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CN105409005A - 在mos晶体管的iv族衬底上沉积的iii-v沟道的高阻层 - Google Patents

在mos晶体管的iv族衬底上沉积的iii-v沟道的高阻层 Download PDF

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CN105409005A CN201380078418.8A CN201380078418A CN105409005A CN 105409005 A CN105409005 A CN 105409005A CN 201380078418 A CN201380078418 A CN 201380078418A CN 105409005 A CN105409005 A CN 105409005A
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Abstract

公开了针对诸如金属-氧化物-半导体(MOS)晶体管的半导体器件使用介于III-V沟道层和IV族衬底之间的高阻层的技术。高阻层可用于使得从源极到漏极的沿着除了直接经过沟道以外的路径的电流流动最小化(或消除)。在一些情况下，高阻层可以是III-V宽带隙层。在一些这样的情况下，宽带隙层可以具有大于1.4电子伏特(eV)的带隙，并且甚至可以具有大于2.0eV的带隙。在其它情况下，通过例如氧化或氮化，可以将宽带隙层部分地或完全地转化成绝缘体。作为结果的结构可以与平面、鳍式或纳米线/纳米管晶体管架构一起使用，以帮助防止衬底泄漏问题。

Description

在MOS晶体管的IV族衬底上沉积的III-V沟道的高阻层
背景技术
晶体管是通常作为能够选择性地关断电流的开关来使用的半导体器件。在金属-氧化物-半导体(MOS)晶体管中，在该器件的导通状态期间想要使得电流从源极直接经过沟道区域流动到漏极。然而，分流路径可能使得电流流动经过绕开沟道区域的其它路径。这样的分流路径可能使得晶体管具有高泄漏，并且甚至有可能短路。
附图说明
图1a示出了根据本公开的一个或多个实施例的一种用于制造具有介于III-V沟道层和IV族衬底之间的高阻层的集成电路的“沉积然后图案化”方法。
图1b示出了根据一个或多个实施例的一种用于制造具有介于III-V沟道层和IV族衬底之间的高阻层的集成电路的“图案化然后沉积”方法。
图2a-c示出了根据一个实施例的在实施图1a的方法时形成的、包括一个高阻层的示例结构，该高阻层是III-V宽带隙层。
图3a-f示出了根据一个实施例的在实施图1a的方法时形成的、包括一个高阻层的示例结构，该高阻层已被转化成绝缘体层。
图4a-f示出了根据一个实施例的在实施图1b的方法时形成的、包括一个高阻层的示例结构，该高阻层是III-V宽带隙层。
图5a-i示出了根据一个实施例的在实施图1b的方法时形成的、包括一个高阻层的示例结构，该高阻层已被转化成绝缘体层。
图6示出了利用根据本发明的一个实施例配置的一个或多个集成晶体管结构来实现的计算系统。
应当意识到，附图不一定是按比例绘制的，也不是想要将所要求保护的本公开局限于所示出的特定配置。例如，虽然一些附图大致指示了直线、直角以及平滑表面，但考虑到所使用的加工设备和加工技术在现实世界中的局限，集成电路结构的实际实现方式可以具有不太完美的直线、直角，并且一些特征可以具有表面拓扑结构或者是以其它方式不平滑的。简言之，提供附图只是为了示出示例结构。
具体实施方式
公开了针对诸如金属-氧化物-半导体(MOS)晶体管的半导体器件使用介于III-V沟道层和IV族衬底之间的高阻层的技术。高阻层可用于使得从源极到漏极的沿着除了直接经过沟道的以外的路径的电流流动最小化(或消除)。在一些情况下，高阻层可以是III-V宽带隙层。在一些这样的情况下，宽带隙层可具有大于1.4电子伏特(eV)的带隙，并且甚至可具有大于2.0eV的带隙。在其它情况下，通过例如氧化或氮化，可以将宽带隙层部分地或完全地转化成绝缘体(或者至少转化成带隙更大的半导体)。作为结果的结构可以与平面、鳍式或纳米线/纳米管的晶体管架构一起使用，以帮助防止衬底泄漏的问题。根据本公开，很多变型将是显而易见的。
总体概述
如先前所解释的，晶体管应当能够关断电流，并且要避免分流路径。将III-V材料沉积在IV族衬底(例如，硅衬底)上会创建这样的区域，其中来自III-V层的材料(或III-V材料沉积过程的前体)扩散到衬底内，和/或来自衬底的材料扩散到III-V材料层内。另外，在衬底/III-V交界面附近的区域随着堆垛层错(stackingfaults)、位错(dislocations)以及畴界(domainboundaries)而严重地紊乱。这些缺陷可能会增大总体导电率，或者为电流泄漏提供分流路径。对在金属-氧化物-半导体(MOS)晶体管中的沟道层进行的掺杂必须小心控制，并保持低于阈值水平，以避免电流泄漏。在将III-V材料沉积在IV族衬底上时，这些以及其它材料相容性问题可能造成不期望的分流路径，其中从源极到漏极的电流流动沿着除了直接经过沟道以外的路径。
因此，并且根据一个或多个实施例，提供了针对诸如MOS晶体管的半导体器件使用介于III-V沟道层和IV族衬底之间的高阻层的技术。所述技术可用于将III-V沟道层与所有下方层(underlyinglayer)电气隔离。注意，在本文中所用的“电气隔离”并不一定是完全的或完整的电气隔离。例如，在一些实施例中，高阻层可以对电流流动造成高电阻，这在正常操作条件下会起到将沟道层在实质上与所有下方层电气隔离的作用。在一些实施例中，高阻层可以是III-V宽带隙层(例如，具有大于1.4电子伏特(eV)的带隙)，而在其它实施例中，高阻层可以起初作为III-V宽带隙材料、但然后至少部分地被转化成绝缘体材料。高阻层可以用于使得从源极到漏极的沿着除了直接经过沟道以外的路径的电流流动最小化(或消除)。
III-V层(宽带隙层和沟道层)的沉积可以在对IV族衬底进行图案化之前或之后执行。例如，在一些实施例中，所述层可以沉积在整个衬底上(或衬底的大部分上)以建立衬底/宽带隙层/沟道层的原坯体(blank)，而在其它实施例中，如将依次讨论的，可以更加有选择性地在形成于衬底中的沟槽(trench)内将III-V层沉积成堆叠。在将III-V层沉积在衬底上之后，使用例如鳍下氧化(UFO)过程，可以将宽带隙层转化成绝缘体。UFO过程可以包括对III-V层堆叠进行掩模以覆盖并且保护沟道层，并且然后将沟道堆叠暴露于转化气体(conversiongas)，以引起对宽带隙层的例如氧化或氮化。如果宽带隙层未被转化成绝缘体，则整个III-V层堆叠可能是有半导体特性的，并且可被用作沟道区域的一部分。如果宽带隙层已被转化成绝缘体，则沟道堆叠将会具有一个将会保持半导体特性的有源顶层(activetoplayer)，而下面部分(lowersection)的一部分或全部可被转化成绝缘体(取决于转化的完整性)。
根据本公开将显而易见的是，作为结果的沟道堆叠可被用于一个或多个n沟道半导体器件(例如，对于n-MOS)。在一些实施例中，作为结果的结构(包括：III-V多层沟道堆叠，或具有在至少部分转化的绝缘体层上的III-V沟道层的沟道堆叠)可以与平面的、鳍式的、或纳米线/纳米带的晶体管架构一起使用。如将在下文更详细地描述的，也可将所述结构与p沟道扩散区域集成(例如，对于p-MOS)，诸如通过对III-V层堆叠进行掩模、并且将适当的材料(例如，硅、锗或IV族材料的合金)沉积在已经形成的III-V层堆叠之间的空间中。
根据本公开将会显而易见的是，沟道层可以包括具有等于或小于1.4eV的带隙的高电载流子迁移率材料(highelectricalcarriermobilitymaterial)，例如锑化铟(InSb)、砷化铟镓(InGaAs)、砷化镓(GaAs)、砷化铟(InAs)，或者其它适当的III-V材料。根据本公开将会显而易见的是，高阻层可被选取为具有大于1.4eV(并且在一些情况下，大于2.0eV)的带隙，并且可包括例如下列材料：砷化铟铝(InAlAs)、磷化铟铝(InAlP)、磷化铝(AlP)、锑化铝(AlSb)、砷化铝(AlAs)、磷化铟镓(GaInP)、磷化铟(InP)、磷化镓(GaP)，或其它适当的III-V材料。在一些实施例中，可以基于沟道层材料选择宽带隙层材料(或者反之亦然)，以确保在两个III-V层之间的带隙差为例如至少0.4电子伏特。
针对III-V层选择的厚度可以基于多种不同的考量，例如：所选取的材料，提供给沟道层的电隔离的期望的量，制造考量(例如，成本)和环境考量(例如，毒性)，以及宽带隙层是否将被转化成绝缘体，只是举出少数几个示例考量。在一些实施例中，根据本公开将会显而易见的是，III-V层的厚度可以小于或厚，或者小于其它的某个适当的量。在一些实施例中，III-V层可以每个均具有单一成分，其中在每个层的沉积物之间存在陡然改变。而在其它实施例中，III-V材料的沉积物可以包括从宽带隙层材料到沟道层材料的分级的(graded)、阶梯的或过渡的沉积物。在一些实施例中，对材料和成分梯度进行的选择能够将位错和堆垛层错的密度降低到每平方厘米1E6位错(或更少)。因此，根据本公开将会显而易见的是，用于III-V沟道的多层方法可以提供更高质量的薄膜。
在进行分析(例如，成分映射)时，根据一个或多个实施例配置的结构将会有效地示出在III-V沟道层材料和IV族衬底材料之间夹着的高阻层材料。在一些实施例中，其它层(例如，在衬底/III-V层交界面处的高度缺陷层)可以是显而易见的。对与半导体器件的栅极线或沟道区域垂直的截面进行的扫描电子显微镜(SEM)分析、透射电子显微镜(TEM)分析和/或能量色散X射线(EDX)分析，可以用于测量该器件的层的成分。带隙是成分的直接结果。因此，根据本发明的实施例配置的半导体器件的每个层的带隙，可以基于例如该层的成分来确定。在一些实施例中，高阻层的成分可以是具有被确定为比III-V沟道材料更大的带隙的III-V宽带隙材料。在其它实施例中，高阻层的成分可以是被部分地或完全地转化成绝缘体材料的III-V宽带隙材料。
根据本发明的一个实施例配置的晶体管结构提供了对常规结构的改进，至少关于在源极区域和漏极区域之间的经过除了直接经过沟道以外的路径的电流流动的较高电阻。任何数量的对高性能晶体管有需要的半导体器件或电路，均会得益于使用介于III-V沟道层和IV族衬底之间的高阻层。在本文中以各种方式描述的技术，与现有技术相比，可以提供成本效益，并且可以将与过程流放液(processeffluent)相关的毒性以及与在寿命结束时的废弃相关的毒性最小化，尤其是在沉积了较薄(例如，小于厚)的III-V层的实施例中。此外，在本文中以各种方式描述的技术与互补MOS(c-MOS)集成是可兼容的，因为结构与交互混合的p型和n型区域可兼容。根据本公开，很多配置和变型将是显而易见的。
方法论和架构
图1a示出了根据本发明的一个或多个实施例的一种用于制造集成电路的“沉积然后图案化”方法，所述集成电路具有介于III-V沟道层和IV族衬底之间的高阻层。如将依次讨论的，图1b示出了根据一个或多个实施例的一种用于制造集成电路的“图案化然后沉积”方法，所述集成电路具有介于III-V沟道层和IV族衬底之间的高阻层。根据本公开将会显而易见的是，所述高阻层包括宽带隙层，所述宽带隙层可以被转化成绝缘体也可以不被转化成绝缘体。因此，术语“沟道堆叠”既可用于指沟道层在宽带隙层上的堆叠，也可以用于指沟道层在绝缘体层(例如，经转化的宽带隙层)上的堆叠。
图2a-c示出了根据一个实施例的在实施图1a的方法时形成的、包括高阻层的示例结构，该高阻层是III-V宽带隙层。在该实施例中，在所述方法中示出的虚线框(其中包括将宽带隙层转化110成绝缘体)不被执行。此外，在该实施例中，如将在下面讨论的，宽带隙层可以是由一个或多个随后形成的MOS晶体管所使用的有半导体特性的沟道堆叠的一部分。图3a-f示出了根据一个实施例的在实施图1a的方法时形成的、包括高阻层的示例结构，该高阻层已被转化成绝缘体层。在该实施例中，在所述方法中所示出的虚线框被执行。此外，在该实施例中，如将在下文讨论的，只有顶部的沟道层保持有半导体特性，以便由一个或多个随后形成的MOS晶体管使用。
在图1a中所示的示例方法包括提供102IV族衬底。IV族衬底可以包括硅(Si)、锗(Ge)、锡(Sn)和/或碳(C)的任意组合，诸如Si、SiGe、Ge等等。所述方法以将III-V层沉积在衬底上继续。首先，在衬底上沉积104III-V宽带隙层，并且然后，在宽带隙层上沉积106III-V沟道层。沉积104III-V宽带隙层，可引起在III-V宽带隙层和IV族衬底的交界面处的初始的高度缺陷的生长区域。根据本公开将显而易见的是，宽带隙层可以用于将沟道层与所有下方层电气隔离，所述下方层包括IV族衬底以及在IV/III-V交界面处的高度缺陷的生长区域。如在下文详细讨论的，III-V的生长可以以平面方式执行，例如，遍及整个衬底，或者在衬底的图案化区域内的大面积中(例如，>1umx>1um)。当已沉积104、106III-V层以后作为结果的结构，在图2a和图3a中示出为衬底/宽带隙层/沟道层的原坯体。
在一些实施例中，可以选取III-V宽带隙层材料以使得与III-V沟道层材料晶格匹配。晶格匹配可以提供将薄膜应力最小化的益处，并且还可以允许在不引入晶体结构中的改变的前提下形成带隙改变的区域。另外，可以选取III-V宽带隙层材料以具有比III-V沟道层材料较高的带隙，以将沟道层与下方层电气隔离。注意，如本文中所用的“电气隔离”并不一定是完整或完全的电气隔离。例如，宽带隙层的相对于沟道层较高的带隙可以引起对于电流流动的高电阻，这会起到在正常工作条件下将沟道层与所有下方层实质上隔离的作用。在一些实施例中，沟道层可包括具有等于或小于1.4eV的带隙的高电载流子迁移率材料。在一些这样的实施例中，基于所选取的沟道层材料，可以选取用于宽带隙层的材料，以使得它具有至少1.4、1.6、1.8、2.0或2.2eV的带隙，或者其它某个适当的带隙。在一些实施例中，可以选取宽带隙层材料和沟道层材料以达到在III-V层之间的期望的带隙差。例如，根据本公开将显而易见的是，可以选取III-V材料以使得所述差为至少0.2、0.4、0.6、0.8或1.0eV，或者某个其它适当的带隙差。
在一些实施例中，根据本公开将显而易见的是，用于沟道层的材料的例子可以包括：锑化铟(InSb)、砷化铟镓(InGaAs)、砷化镓(GaAs)、砷化铟(InAs)，或者其它适当的III-V材料。例如，在一些实施例中，沟道层可以包括具有小于1.4eV的带隙的任何III-V材料。在一些实施例中，根据本公开将会是显而易见的是，用于宽带隙层的材料的例子可以包括：砷化铟铝(InAlAs)、磷化铟铝(InAlP)、磷化铝(AlP)、锑化铝(AlSb)、砷化铝(AlAs)、磷化铟镓(GaInP)、磷化铟(InP)、磷化镓(GaP)，或其它适当的III-V材料。例如，在一些实施例中，宽带隙层可以包括具有大于1.4eV的带隙的任何III-V材料。在一些实施例中，根据本公开将显而易见的是，分别用于沟道层的和用于宽带隙层的材料的组合，可以包括：InGaAs和InAlAs、InGaAs和GaP、GaAs和InAlP、GaAs和AlAs、GaAs和GaInP、InAs和AlSb，或者III-V材料的任何其它适当的组合。在III-V材料的一个示例组合中，沟道层可以包括InGaAs，具有大约0.7eV的带隙，并且宽带隙层可以包括InAlAs(例如，In0.75Al0.25As)，具有大约2eV的带隙。很多用于沟道层的和宽带隙层的其它适当的III-V材料，根据本公开将是显而易见的。
III-V层的厚度可以取决于所选取的材料、沉积技术、以及提供给沟道层的电气隔离的期望的量而变化。在一些实例中，III-V层的厚度也可以基于与沉积这样的层相关的制造成本来选取。例如，在大体积制造场景下沉积未掺杂III-V材料的非常厚的层可能是不切实际的，这是由于与沉积这样的层相关联的高成本。在一些实例中，对环境的影响可以是与III-V层的厚度相关的另一个考量。例如，可以选择厚度以最小化对环境的毒性，例如当含有使用在本文中以各种方式描述的高阻层来装配的晶体管的集成电路被弃置时。对于III-V层的厚度的另一个考量是，如在本文中讨论的，宽带隙层是否将要被转化成绝缘体。在一些实施例中，根据本公开将显而易见的是，III-V层的厚度可以小于或厚，或者小于其它的某个适当的量。在更一般的意义上，III-V层可以具有允许宽带隙层将沟道层与下方层电气隔离的任何厚度，无论宽带隙层是否将要被转化成绝缘体。不是想要将宽带隙层和沟道层限于任何特定的尺寸。
用于III-V层的沉积技术可以包括化学气相沉积(CVD)，快速热化学气相沉积(RTCVD)，分子束外延(MBE)，气源分子束外延(GS-MBE)或任何其它适当的沉积技术。在一个示例实施例中，沉积III-V沟道堆叠(其中InP用于宽带隙层，而InGaAs用于沟道层)可以包括：采用三甲基铟(TMI)和磷化氢(PH3)的过程，其中III/V比为50，在500℃和20乇下；接下来是采用TMI、三甲基镓(TMG)和砷化氢(AsH3)的过程，其中III/V比为50，在500℃和20乇下。在一些实施例中，III-V材料的沉积物可以包括在宽带隙层材料的沉积物和沟道层材料的沉积物之间的陡然改变。在这样的实施例中，所述陡然改变可以增进沟道层与下方层的电气隔离。在其它实施例中，III-V材料的沉积物可以包括从宽带隙层材料到沟道层材料的分级的、阶梯的或过渡的沉积物。在这样的实施例中，沉积物可以是分级的、阶梯的或过渡的，以增进薄膜质量。在一些实施例中，沉积技术可以用于更改沟道层的和/或宽带隙层的带隙，例如用以协助对沟道层进行的电气隔离。在一个示例实施例中，通过利用小的原子分数比例(例如，小于10％、5％或1％)的氮铸成合金，可以增加宽带隙层的带隙。在一些实施例中，可以为III-V沟道堆叠选择材料的梯度和成分的梯度，以减小位错的密度和堆垛层错的密度。在一个示例实施例中，穿透位错(threadingdislocation)的密度和堆垛层错的密度能够减小到每平方厘米1E6位错或更小。
进一步参考图1a，在已将III-V沟道堆叠(宽带隙层和沟道层)沉积在衬底上以形成图2a和图3a中所示的原坯体之后，所述方法以进行蚀刻108形成由沟槽构成的图案而继续。任何适当的干和/或湿蚀刻过程均可使用。根据示例实施例，图2b和3b示出了蚀刻完成后的结构。在一些实施例中，可以基于期望的结构为一个或多个随后形成的MOS晶体管选取沟槽构造(trenchformation)。例如，沟槽可创建线性扩散区域，如果线性扩散区域细窄(例如，<30nm)，则线性扩散区域被视为鳍，或者如果线性扩散区域较宽，则线性扩散区域被视为平面扩散区域。根据本公开将显而易见的是，可以根据需要使用任何适当的沟槽尺寸和沟槽形状。
图1a中所示的方法继续进行，可选地将宽带隙层转化110成绝缘体。如前所述，在图2a至图2c中所示的示例结构不包括转化110，且因此，宽带隙层保持为在沟道堆叠中的高阻层。如在图2c中可见，在图1a中所示的方法(跳过了可选的转化110)继续进行，利用STI材料(例如一种或多种介电材料(例如，二氧化硅))填充112被蚀刻出的沟槽。可以基于用于一个或多个随后形成的MOS晶体管的期望结构来选取STI填充物的深度。例如，STI填充物可以如图2c中所示是凹陷的，以允许沟道堆叠从平面冒出。该STI深度使得只有沟道层在该实施例中如所示从平面冒出；然而，在另一实施例中，STI深度可以更浅，以允许宽带隙层和沟道层二者都冒出。在又一个实施例中，STI填充物可以与沟道层的顶部相齐平，例如用于随后的平面MOS晶体管结构。根据本公开将显而易见的是，可以选择任何适当的STI填充物深度。如前所述，宽带隙层保持为沟道堆叠的一部分，且用于使得从源极到漏极的沿着除了直接经过沟道以外的路径的电流流动最小化(或消除)。
该方法继续进行，在作为结果的结构上形成114一个或多个MOS晶体管。这样的形成114可以包括在沟道堆叠鳍上对于栅极、源极和漏极的任何适当的构造(例如，如图2c中所示)。然而，MOS晶体管结构也可以是平面的或者纳米线/纳米带结构，基于扩散区域的尺寸和/或基于STI填充物深度。在一些实施例中，可以通过对III-V沟道堆叠鳍进行掩模并且将具有不同成分的材料沉积在已经形成的III-V鳍之间的(一个或多个)空间内，来实现与不同成分(例如Si，Ge，或IV族材料的合金)的适当的p沟道材料鳍的集成。在这样的实施例中，可以将III-V沟道堆叠鳍用于n沟道晶体管(例如，n-MOS)，而不同成分的扩散或鳍可以用于p沟道晶体管(例如，p-MOS)，且因此，可以实现c-MOS的集成。
根据一个实施例，在图3a-f中所示的结构包括转化110。当如前所述蚀刻108出由沟槽构成的图案之后，该方法继续进行，将宽带隙层转化110成绝缘体。结果是，在此示例实施例中，经转化的绝缘体层成为在沟道堆叠中的高阻层。在一些实施例中，转化110可以包括鳍下氧化(UFO)过程，以使得宽带隙层被转化成绝缘体，而沟道层没有被转化。这样的UFO过程可以包括在沟道堆叠上方(例如，在沟道层上)形成硬掩模，如图3c所示。可以使用任何适当的硬掩模过程，而硬掩模材料可以包括氮化硅(SiN)、氮化硼(BN)、氧化铝(Al2O3)或任何其它适当的材料。在一些实施例中，间隔物(未示出)或其它保护层可以被沉积在沟道层的侧部，以提供对于沟道层的附加保护。图3d示出了作为结果的在宽带隙层已被转化成可感知的电流不能通过的绝缘体之后的结构。
在一些实施例中，转化110是通过对结构进行退火以使得通过氧化或氮化将宽带隙层转化成绝缘体来实施的。取决于退火过程的持续时间，基本整个宽带隙层可以部分地或完全地转化成介电材料，其将沟道层与所有的下方层电气隔离。在一般情况下，倘若有足够的时间被分配给退火过程，则通常将会首先转化宽带隙层的暴露表面，而宽带隙层的剩余部分随后转化。在一个示例实施例中，使用了氧化(或氮化)气氛，其中氧气(或氮气)气体在退火过程期间提供。气体流量可以是任何适当的流量(例如，从大约1sccm到大约50sccm的氧气流量)，并且退火温度范围可以取决于结构的材料而变化。在一个示例实施例中，转化可以由氧化炉执行，在含氧环境下在400℃持续30分钟。在更一般的意义上，可以在对正在形成的器件的整体结构或性能不损害也不以其它方式造成不利影响的温度下对宽带隙层进行转化。在转化过程期间的持续时间以及其它因素，可以对经转化的层的作为结果的结构造成影响，无论是以度(degree)还是以氧/氮浓度的百分比，或是以已转化的宽带隙层材料的百分比。可以使用很多其它的热退火和氧化(或氮化)方案，例如氧植入和/或利用与宽带隙层相邻的氧化材料。
作为结果的高阻层(其中宽带隙层被转化成绝缘体)的材料，可以取决于宽带隙层的初始III-V材料和/或所使用的转化技术。例如，在一些实施例中，可将铝(Al)纳入宽带隙层材料中，以相对于不含铝的材料增加氧化率和氮化率。在一些这样的实施例中，其中该宽带隙层材料包括铝，所述宽带隙层可以被转化成电介质例如氧化铝(Al2O3)。在其他实施例中，铟(In)和镓(Ga)的氧化物将不大可能形成具有有用的机械性能的氧化物。在一些这样的实施例中，转化过程可以使得经氧化的宽带隙层被当作气隙来处理。氧化物可以被去除以使之成为真正的气隙，或是被留下作为非鲁棒性(例如，易于开裂和碎裂)的材料。一旦宽带隙层已被转化，则硬掩模就可以被去除(例如，使用湿/干蚀刻的任何组合)，并且可以将通过蚀刻108形成的沟槽进行填充112。
图3e示出了作为结果的在已将宽带隙层转化成绝缘体、并且已用STI绝缘材料填充沟槽之后的结构。注意，在某些情况下，经转化的绝缘体层材料与STI填充材料可以是相同的材料。在这样的情况下，可以将在转化过程期间形成的绝缘体层与相邻的其它随后添加的电气隔离材料(例如，STI填充材料)相区分，即使由相同的材料构成。还要注意的是，STI填充物被示出为处于与沟道层相同的水平面，这可能适合于例如一个或多个随后形成的平面MOS晶体管。图3f示出了在栅极区域、源极区域和漏极区域均形成114于平面沟道层上以后的这样的一个示例平面MOS结构。如前文所描述的，该结构可以包括通过利用适当的p沟道材料(例如Si、Ge或IV族材料的合金)填充图3e中所示的沟槽来进行的p沟道晶体管的集成，且因此可实现c-MOS集成。
如前文所描述的，图1b示出了根据一个或多个实施例的一种用于制造具有介于III-V沟道层和IV族衬底之间的高阻层的集成电路的“图案化然后沉积”方法。在图1b中所示的方法类似于在图1a中所示并且在上文所描述的方法，不同的是，在图1b中所示出(并且在这里描述)的方法中，III-V层沟道堆叠被沉积在从IV族衬底中图案化并且蚀刻出的沟槽中，这与如参考图1a所描述的首先沉积III-V层的技术(III-Vlayerdepositionfirsttechnique)相反。图4a-f示出了根据一个实施例的在实施图1b的方法时形成的示例结构，所述结构包括一个高阻层，该高阻层是III-V宽带隙层。在该实施例中，不执行在所述方法中示出的虚线框(其中包括用于将宽带隙层转化成绝缘体的过程)。图5a-i示出了在实施图1b的方法时形成的示例结构，所述结构包括一个高阻层，该高阻层已被转化成绝缘体层。在该实施例中，执行在该方法中所示的虚线框。
在图1b中所示的示例方法包括提供102IV族衬底，如在图4a和图5a中所示。如前文所描述的，IV族衬底可以包括硅(Si)、锗(Ge)、锡(Sn)和/或碳(C)的任意组合，例如Si、SiGe、Ge等等。所述方法继续进行，在衬底中蚀刻108出由沟槽构成的图案，如图4b和图5b所示。可以使用任何适当的干和/或湿蚀刻过程。在图4c中所示的实施例中，该方法继续进行，利用STI材料(例如，如前所述)填充112沟槽，并且还可包括抛光/平坦化的过程。可替代地，在图5c中所示的实施例中，所述方法继续进行，利用牺牲STI(sSTI)材料(例如，牺牲氧化物)填充112沟槽，所述牺牲STI材料可以被去除以将随后沉积的宽带隙层暴露于氧化环境或氮化环境，从而如前所述地将宽带隙层转化成绝缘体。该方法继续进行，在衬底中蚀刻113沟槽，并且通过沉积包括宽带隙层和沟道层的III-V堆叠来取代沟槽。关于宽带隙层和沟道层(包括材料、厚度、和沉积技术)的先前讨论在这里同样适用(不同的是，层被沉积在衬底沟槽内，而不是如前所述作为原坯体沉积在衬底上)。图4d和5d示出了在沟槽的蚀刻以后的结构，而图4e和4d示出了在沉积III-V层之后作为结果的结构。
在图4a-f所示的实施例中，宽带隙层不被转化成绝缘体。相反地，宽带隙层保持为沟道堆叠的一部分，并且用于使得从源极到漏极的沿着除了直接经过沟道以外的路径的电流流动最小化(或消除)。因此，图1b的方法可以继续进行，在如图4e所示的作为结果的结构上形成114一个或多个MOS晶体管。例如，将如图4e中所示的结构旋转90度以示出所述结构的沿着线a-a'的部分，如图4f中所示可以随后在沟道堆叠上形成鳍式MOS晶体管结构(包括栅极、源极和漏极)。注意，STI填充物(例如，如图4c-e中所示)是凹陷的，以形成所示的鳍式沟道结构。关于STI填充物深度的先前讨论在这里同样适用。然而，基于扩散区域的尺寸和/或基于STI填充物深度，MOS晶体管结构也可以是平面的或纳米线/纳米管结构。
在一些实施例中，可以对在图1b的方法中被蚀刻并被取代113的IV族衬底鳍中的一些进行掩模和留存以将它们排除在被蚀刻出的以外，从而集成p沟道晶体管(例如，p-MOS)。可替代地，双蚀刻和取代过程(doubleetchandreplaceprocess)(包括掩模)可以用于创建III-V沟道堆叠以及适当的p沟道材料的沟道堆叠的子集，所述p沟道材料与衬底不同(例如，对于Si衬底的Ge鳍)。在这样的包括p沟道区域的实施例中，可以将III-V沟道堆叠鳍用于n沟道晶体管(例如，n-MOS)，并且可将IV族鳍用于p沟道晶体管(例如，p-MOS)，并且因此可以实现c-MOS集成。
在图5a-i中所示的实施例中，宽带隙层被转化成绝缘体。进一步参考图1b，并且从先前描述的蚀刻和取代113过程继续，所述方法继续进行，去除109sSTI材料，如图5f中所示。任何适当的去除过程均可使用(例如，干/湿蚀刻，取决于sSTI材料)。注意，在此示例实施例中，在sSTI被去除以后，宽带隙层的一部分被暴露，这是因为为制成如图5d中所示的结构而形成的沟槽是切割进入sSTI材料内的。在其他实施例中，可以形成沟槽以暴露更多或更少的宽带隙层。在已将sSTI材料去除之后，该方法继续进行，将宽带隙层转化110成绝缘体。关于将宽带隙层转化110成绝缘体的先前讨论在这里同样适用。例如，可以使用硬掩模以在对宽带隙层的氧化/氮化期间覆盖并且保护沟道层(未示出)。在已将宽带隙层转化110成绝缘体层(例如，如图5g中所示)之后，可以将先前容纳sSTI材料的沟槽利用永久STI材料填充111。图5h示出了在已执行填充111以后的结构。注意，在此示例实施例中STI填充物是凹陷的，以允许沟道堆叠的一部分(包括沟道层和经转化的绝缘体层)被暴露。
图1b的方法可以继续进行，在图5h中所示的作为结果的结构上形成114一个或多个MOS晶体管。例如，将如图5h中所示的结构旋转90度以示出所述结构的沿着线b-b'的部分，如图5i中所示可以随后在沟道堆叠上形成鳍式的MOS晶体管结构(包括栅极、源极和漏极)。然而，MOS晶体管结构也可以是平面的或纳米线/纳米带结构，基于所述沟道堆叠结构的配置和/或基于STI凹陷深度。如前所述，该结构可以包括p沟道晶体管的集成，这是通过例如利用掩模层将IV族衬底的部分排除或利用掩模层进行双处理(double-processing)，来创建III-V沟道堆叠和IV族沟道堆叠的子集，并且因此，可以实现c-MOS集成。
应当理解，在图1a-b中所示并且在此描述的方法论，可以使用任何适当的标准半导体过程来实施，包括：光刻、化学气相沉积(CVD)、原子层沉积(ALD)、旋涂沉积(SOD)、物理气相沉积(PVD)、湿法和干法蚀刻。根据本公开将进一步意识到，任意数量的适当的材料、层的几何形状以及成型过程可以用于实施本公开的实施例，以提供如在本文描述的低泄漏电流器件或结构。将进一步意识到，可以包括未在图2a-c、3a-f、4a-f和5a-i中反映出的其它附加的初始的、中间的和/或后续的结构和处理(例如，附加的图案化、清洗、刨光/平坦化过程，等等)。
在该方法上的很多变化根据本公开将是显而易见的。对于这样的变化和替代实施例的考量，通常可以包括装配一个用于访问的孔，以揭示在半导体主体或鳍下方的用于氧化的区域。在一些示例情况下，可以通过取代栅极过程或沟槽接触过程，或通过两者，来提供对鳍下方的区域的访问。例如，当在牺牲聚合物(sacrificialpoly)下方的沟道区域被暴露时，可以实现在取代栅极过程中在打开栅电极之后的转化。在这样的情况下，可能有机会将沟道区域暴露于转化气体(氧化、氮化或其它)，从而将宽带隙层转化成绝缘体，并且使得沟道层材料相对完好地留存。然后可以将来自在栅极氧化物沉积之前的沟道区域的不想要的绝缘体清除掉。
示例系统
图6示出了利用根据本发明的实施例配置的一个或多个集成电路结构来实现的计算系统。能够看到，计算系统1000安置有主板1002。主板1002可以包括多个部件，包括但不限于：处理器1004，以及至少一个通信芯片1006(在该例子中示出两个)，每个通信芯片可以物理耦合和电气耦合到主板1002，或以其它方式集成到主板中。应当意识到，主板1002可以是例如任何印刷电路板，无论是主板、是安装在主板上的子板、还是系统100的唯一的板，等等。取决于计算系统1000的应用，计算系统1000可以包括一个或多个其他部件，这些部件可以或可以不物理耦合和电气耦合到主板1002上。这些其它部件可以包括但不限于：易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器，密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速计、陀螺仪、扬声器、照相机、以及大容量存储设备(诸如硬盘驱动器、压缩光盘(CD)、数字多功能盘(DVD)，等等)。包括在计算系统1000中的任何部件可以包括如在本文中以各种方式描述的一个或多个晶体管结构(例如，配置有在沟道层下方的高阻层的晶体管)。在一些实施例中，可以将多个功能集成到一个或多个芯片中(例如，注意，通信芯片1006可以部分地或以其他方式集成到处理器1004内)。
通信芯片1006使无线通信能够用于去向和来自计算系统1000的数据传递。术语“无线”及其衍生术语可用于描述可以通过使用经调制的电磁辐射经由非固体介质传送数据的电路、设备、系统、方法、技术、通信信道，等等。该术语并不暗示相关联的设备不包含任何电线，尽管在一些实施例中它们可能没有。通信芯片1006可以实现多种无线标准或协议中的任一种，所述多种无线标准或协议包括但不限于：Wi-Fi(IEEE802.11家族)、WiMAX(IEEE802.16家族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物，以及任何其它被指定为3G、4G、5G或以上的无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，而第二通信芯片1006可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO，以及其他。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器1004的集成电路管芯可以包括如本文中以各种方式描述的在III-V沟道下方的高阻层。术语“处理器”可以指这样的任何设备或设备部分：其处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据。
通信芯片1006也可以包括封装在通信芯片1006之内的集成电路管芯。根据一些这样的示例实施例，通信芯片1006的集成电路管芯包括利用一个或多个如本文中以各种方式描述的晶体管结构(例如，被配置有在沟道层下方的高阻层的晶体管)来实现的一个或多个器件，如本文中描述的那样。根据本公开将意识到，注意，多标准无线功能可以直接集成到处理器1004内(例如，其中任何芯片1006的功能被集成到处理器1004中，而不是具有独立的通信芯片)。还应注意，处理器1004可以是具有这样的无线功能的芯片组。简言之，可以使用任意数量的处理器1004和/或通信芯片1006。相似地，任何一个芯片或芯片组可以具有集成在其内的多种功能。
在各种实施方式中，计算系统1000可以是膝上电脑、上网本、笔记本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、或者数字录像机。在另外的实施方式中，系统1000可以是处理数据或采用一个或多个如本文中以各种方式描述的晶体管器件的任何其它电子设备。
进一步的示例实施例
下面的例子涉及进一步的实施例，根据这些实施例很多排列和配置将是显而易见的。
例子1是半导体器件，包括：IV族衬底；III-V沟道层，其具有带隙，以及一个或多个晶体管沟道区域；以及高阻层，其被夹在所述沟道层和所述衬底之间，其中，所述高阻层具有大于1.4电子伏特(eV)的带隙，并且所述高阻层的带隙大于所述沟道层的带隙。
例子2包括例子1的主题，其中，所述高阻层包括以下项中的一项：砷化铟铝(InAlAs)、磷化铟铝(InAlP)、磷化铝(AlP)、锑化铝(AlSb)、砷化铝(AlAs)、磷化铟镓(GaInP)、磷化镓(GaP)以及磷化铟(InP)。
例子3包括例子1或2的主题，其中，所述沟道层包括以下项中的一项：锑化铟(InSb)、砷化铟镓(InGaAs)、砷化镓(GaAs)以及砷化铟(InAs)。
例子4包括例子1至3中任一项的主题，其中，所述沟道层包括砷化铟镓(InGaAs)，并且所述高阻层包括砷化铟铝(InAlAs)。
例子5包括例子1至3中任一项的主题，其中，所述沟道层包括砷化铟镓(InGaAs)，并且所述高阻层包括磷化镓(GaP)。
例子6包括例子1至3中任一项的主题，其中，所述沟道层包括砷化镓(GaAs)，并且所述高阻层包括磷化铟铝(InAlP)。
例子7包括例子1至3中任一项的主题，其中，所述沟道层包括砷化镓(GaAs)，并且所述高阻层包括砷化铝(AlAs)。
例子8包括例子1至3中任一项的主题，其中，所述沟道层包括砷化镓(GaAs)，并且所述高阻层包括磷化铟镓(GaInP)。
例子9包括例子1至3中任一项的主题，其中，所述沟道层包括砷化铟(InAs)，并且所述高阻层包括锑化铝(AlSb)。
例子10包括任一前述例子的主题，其中，所述沟道层的带隙至少比所述高阻层的带隙小0.4eV。
例子11包括任一前述例子的主题，其中，所述高阻层具有大于2.0eV的带隙，并且所述沟道层具有等于或小于1.4eV的带隙。
例子12包括任一前述例子的主题，其中，所述高阻层包括III-V宽带隙材料。
例子13包括例子1或12的主题，其中，所述高阻层大致与所述沟道层晶格匹配。
例子14包括例子1的主题，其中，所述高阻层包括氮。
例子15包括例子1的主题，其中，所述高阻层是至少部分地由绝缘体材料构成的。
例子16包括例子1的主题，其中，所述高阻层包括电绝缘氧化物材料。
例子17包括任一前述例子的主题，其中，所述高阻层和所述沟道层中的每个均小于5000埃厚。
例子18包括任一前述例子的主题，其中，所述高阻层和所述沟道层中的每个均小于1500埃厚。
例子19包括任一前述例子的主题，其中，所述一个或多个沟道区域是n型沟道区域。
例子20包括例子19的主题，还包括用于互补金属氧化物半导体(c-MOS)器件的p型沟道区域。
例子21包括任一前述例子的主题，其中，一个或多个晶体管器件是以基于鳍的、平面的、纳米线或纳米带架构在所述III-V沟道层上和/或在所述III-V沟道层中形成的。
例子22是集成电路，其包括前述例子中的任一例子的器件。
例子23是移动计算系统，其包括：前述例子1到21中任一项的器件，或例子22中的集成电路。
例子24是半导体器件，包括：IV族衬底；III-V沟道层，其具有1.4eV或更小的带隙，以及一个或多个金属-氧化物-半导体(MOS)晶体管器件；以及高阻层，其被夹在所述沟道层和所述衬底之间，其中，所述高阻层具有至少比所述沟道层的带隙大0.4电子伏特(eV)的带隙。
例子25包括例子24的主题，其中，所述高阻层包括III-V宽带隙材料。
例子26包括例子24的主题，其中，所述高阻层包括至少部分地被转化成绝缘体材料的III-V宽带隙材料。
例子27包括例子26的主题，其中，所述高阻层的所述绝缘体材料部分包括氧化物材料。
例子28是一种用于形成半导体器件的方法，包括：在IV族衬底的至少一部分上和/或在IV族衬底的至少一部分中沉积III-V宽带隙层，所述III-V宽带隙层具有大于1.4电子伏特(eV)的带隙；在所述宽带隙层上沉积III-V沟道层；以及在所述沟道层的至少一部分上形成一个或多个晶体管器件。
例子29包括例子28的主题，其中，所述III-V层是原坯体，所述原坯体在所述衬底的至少一部分上沉积以形成IV/III-V/III-V结构。
例子30包括例子29的主题，还包括：在所述IV/III-V/III-V结构中蚀刻一个或多个沟槽；以及在所述沟槽的至少一个中沉积浅沟槽隔离(STI)材料。
例子31包括例子29的主题，还包括：在所述IV/III-V/III-V结构中蚀刻一个或多个沟槽；以及将所述宽带隙层至少部分地转化成绝缘体。
例子32包括例子28的主题，其中，所述III-V层被选择性地沉积在在沉积所述III-V层之前在所述衬底中形成的一个或多个沟槽中。
例子33包括例子32的主题，还包括：将所述III-V层选择性地沉积在位于先前沉积在所述衬底中的可去除材料旁边的沟槽中；将所述可去除材料去除以暴露所述宽带隙层的至少一部分；以及将所述宽带隙层至少部分地转化成绝缘体。
例子34包括例子31或33的主题，其中，所述转化是通过将所述宽带隙层暴露于氧化和/或氮化环境来实现的。
例子35包括例子34的主题，其中，所述沟道层是在将所述宽带隙层至少部分地转化成绝缘体之前被进行硬掩模的。
对示例实施例进行的上述描述是为了说明和描述的目的而提出的。不是想要进行穷举或将本公开限于所公开的精确形式。根据本公开很多修改和变型是可能的意图在于，本公开的范围不是由该具体实施方式限定，而是由所附的权利要求限定。将来提交的要求本申请的优先权的申请可以以不同的方式要求保护所公开的主题，且通常可以包括以如在本文中公开的各种方式或其他方式展示的一个或多个限制的任意集合。

Claims (25)

1.一种半导体器件，包括：
IV族衬底；
III-V沟道层，其具有带隙以及一个或多个晶体管沟道区域；以及
高阻层，其被夹在所述沟道层和所述衬底之间，其中，
所述高阻层具有大于1.4电子伏特(eV)的带隙，并且所述高阻层的带隙大于所述沟道层的带隙。
2.根据权利要求1所述的器件，其中，所述高阻层包括以下项中的一项：砷化铟铝(InAlAs)、磷化铟铝(InAlP)、磷化铝(AlP)、锑化铝(AlSb)、砷化铝(AlAs)、磷化铟镓(GaInP)、磷化镓(GaP)以及磷化铟(InP)。
3.根据权利要求2所述的器件，其中，所述沟道层包括以下项中的一项：锑化铟(InSb)、砷化铟镓(InGaAs)、砷化镓(GaAs)以及砷化铟(InAs)。
4.根据权利要求1至3中任一项所述的器件，其中，所述沟道层包括砷化铟镓(InGaAs)，并且所述高阻层包括砷化铟铝(InAlAs)。
5.根据权利要求1至3中任一项所述的器件，其中，所述沟道层包括砷化铟镓(InGaAs)，并且所述高阻层包括磷化镓(GaP)。
6.根据权利要求1至3中任一项所述的器件，其中，所述沟道层包括砷化镓(GaAs)，并且所述高阻层包括磷化铟铝(InAlP)。
7.根据权利要求1至3中任一项所述的器件，其中，所述沟道层包括砷化镓(GaAs)，并且所述高阻层包括砷化铝(AlAs)。
8.根据权利要求1至3中任一项所述的器件，其中，所述沟道层包括砷化镓(GaAs)，并且所述高阻层包括磷化铟镓(GaInP)。
9.根据权利要求1至3中任一项所述的器件，其中，所述沟道层包括砷化铟(InAs)，并且所述高阻层包括锑化铝(AlSb)。
10.根据权利要求1至3中任一项所述的器件，其中，所述沟道层带隙是至少比所述高阻层的带隙小0.4eV的。
11.根据权利要求1至3中任一项所述的器件，其中，所述高阻层具有大于2.0eV的带隙，并且所述沟道层具有等于或小于1.4eV的带隙。
12.根据权利要求1至3中任一项所述的器件，其中，所述高阻层包括III-V宽带隙材料。
13.根据权利要求1所述的器件，其中，所述高阻层包括氮。
14.根据权利要求1所述的器件，其中，所述高阻层是至少部分地由绝缘体材料构成的。
15.根据权利要求1至3中任一项所述的器件，其中，所述高阻层和所述沟道层中的每个均小于1500埃厚。
16.根据权利要求1至3中任一项所述的器件，其中，一个或多个晶体管器件是以基于鳍的、平面的、纳米线或纳米带的架构在所述III-V沟道层上和/或在所述III-V沟道层中形成的。
17.一种移动计算系统，其包括：根据权利要求1至3中任一项所述的器件。
18.一种半导体器件，包括：
IV族衬底；
III-V沟道层，其具有1.4eV或更小的带隙，以及一个或多个金属-氧化物-半导体(MOS)晶体管器件；以及
高阻层，其被夹在所述沟道层和所述衬底之间，其中，所述高阻层具有至少比所述沟道层的带隙大0.4电子伏特(eV)的带隙。
19.根据权利要求18所述的器件，其中，所述高阻层包括至少部分地被转化成绝缘体材料的III-V宽带隙材料。
20.一种用于形成半导体器件的方法，包括：
在IV族衬底的至少一部分上和/或在IV族衬底的至少一部分中沉积III-V宽带隙层，所述III-V宽带隙层具有大于1.4电子伏特(eV)的带隙；
在所述宽带隙层上沉积III-V沟道层；以及
在所述沟道层的至少一部分上形成一个或多个晶体管器件。
21.根据权利要求20所述的方法，其中，所述III-V层是在所述衬底的至少一部分上沉积以形成IV/III-V/III-V结构的原坯体。
22.根据权利要求21所述的方法，还包括：
在所述IV/III-V/III-V结构中蚀刻一个或多个沟槽；以及
在所述沟槽的至少一个中沉积浅沟槽隔离(STI)材料。
23.根据权利要求21所述的方法，还包括：
在所述IV/III-V/III-V结构中蚀刻一个或多个沟槽；以及
将所述宽带隙层至少部分地转化成绝缘体。
24.根据权利要求20所述的方法，其中，所述III-V层被选择性地沉积在一个或多个沟槽中，所述一个或多个沟槽是在沉积所述III-V层之前在所述衬底中形成的，所述方法还包括：
将所述III-V层选择性地沉积在位于先前沉积在所述衬底中的可去除材料旁边的沟槽中；
将所述可去除材料去除以暴露所述宽带隙层的至少一部分；以及
将所述宽带隙层至少部分地转化成绝缘体；
其中，所述转化是通过将所述宽带隙层暴露于氧化和/或氮化环境来实现的。
25.根据权利要求24所述的方法，其中，所述沟道层是在将所述宽带隙层至少部分地转化成绝缘体之前被进行硬掩模的。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9882009B2 (en) 2013-08-23 2018-01-30 Intel Corporation High resistance layer for III-V channel deposited on group IV substrates for MOS transistors
US10734488B2 (en) 2015-09-11 2020-08-04 Intel Corporation Aluminum indium phosphide subfin germanium channel transistors
US9484439B1 (en) * 2015-09-21 2016-11-01 International Business Machines Corporation III-V fin on insulator
WO2017111826A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Deuterium anneal for non-planar iii-v field effect transistor
EP3472867A4 (en) 2016-06-17 2020-12-02 INTEL Corporation SELF-ALIGNED GATE ELECTRODE FIELD-EFFECT TRANSISTORS ON A SEMICONDUCTOR FIN
US10504737B2 (en) 2017-05-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of enhancing surface topography on a substrate for inspection
US20190027576A1 (en) * 2017-07-21 2019-01-24 Qualcomm Incorporated Composite channel metal-oxide-semiconductor field effect transistor (mosfet)
US11474579B2 (en) * 2020-04-29 2022-10-18 Intel Corporation Verified high-power transition and fast charging with pre-boot scaling

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0214610A2 (en) * 1985-09-03 1987-03-18 Daido Tokushuko Kabushiki Kaisha Epitaxial gallium arsenide semiconductor wafer and method of producing the same
US20020185642A1 (en) * 1999-09-07 2002-12-12 Toshikazu Suzuki Semiconductor device and method of manufacturing the same
US20050205859A1 (en) * 2003-03-07 2005-09-22 Amberwave Systems Corporation Shallow trench isolation process
US20080073639A1 (en) * 2006-08-02 2008-03-27 Hudait Mantu K Dislocation-free InSb quantum well structure on Si using novel buffer architecture
US20080173639A1 (en) * 2005-04-13 2008-07-24 Jo Vos Plastic container for food
US20080210927A1 (en) * 2007-03-01 2008-09-04 Hudait Mantu K Buffer architecture formed on a semiconductor wafer
EP2071623A2 (en) * 2007-12-14 2009-06-17 Cree, Inc. Metallization structure for high power microelectronic devices
US20110303952A1 (en) * 2010-06-14 2011-12-15 Samsung Electronics Co., Ltd. High Electron Mobility Transistors And Methods Of Fabricating The Same
CN102439713A (zh) * 2009-04-08 2012-05-02 宜普电源转换公司 具有电隔离背表面的凸点自隔离的GaN晶体管芯片
CN103050377A (zh) * 2011-10-14 2013-04-17 台湾积体电路制造股份有限公司 通过注入降低结漏

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4952527A (en) 1988-02-19 1990-08-28 Massachusetts Institute Of Technology Method of making buffer layers for III-V devices using solid phase epitaxy
JPH04506588A (ja) * 1990-01-08 1992-11-12 ハリス　コーポレーシヨン 薄い、絶縁分離したアイランドに納められた、低いコレクタ抵抗を持つ、トランジスタ構造
US5844303A (en) 1991-02-19 1998-12-01 Fujitsu Limited Semiconductor device having improved electronic isolation
KR100269306B1 (ko) 1997-07-31 2000-10-16 윤종용 저온처리로안정화되는금속산화막으로구성된완충막을구비하는집적회로장치및그제조방법
JP3349406B2 (ja) * 1997-08-29 2002-11-25 シャープ株式会社 半導体発光素子及びその製造方法
TW415103B (en) 1998-03-02 2000-12-11 Ibm Si/SiGe optoelectronic integrated circuits
US6876053B1 (en) * 1999-08-13 2005-04-05 Intel Corporation Isolation structure configurations for modifying stresses in semiconductor devices
JP2001338988A (ja) 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
US6703638B2 (en) 2001-05-21 2004-03-09 Tyco Electronics Corporation Enhancement and depletion-mode phemt device having two ingap etch-stop layers
JP3719998B2 (ja) 2002-04-01 2005-11-24 松下電器産業株式会社 半導体装置の製造方法
KR20030096703A (ko) * 2002-06-17 2003-12-31 주식회사 하이닉스반도체 반도체소자의 분리방법
WO2004109767A2 (en) * 2003-06-02 2004-12-16 Yale University High performance polycrystalline transistors
TWI242232B (en) 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
US6846720B2 (en) 2003-06-18 2005-01-25 Agency For Science, Technology And Research Method to reduce junction leakage current in strained silicon on silicon-germanium devices
US7186626B2 (en) 2005-07-22 2007-03-06 The Regents Of The University Of California Method for controlling dislocation positions in silicon germanium buffer layers
US8183556B2 (en) * 2005-12-15 2012-05-22 Intel Corporation Extreme high mobility CMOS logic
US7821015B2 (en) 2006-06-19 2010-10-26 Semisouth Laboratories, Inc. Silicon carbide and related wide-bandgap transistors on semi insulating epitaxy
US7803690B2 (en) * 2006-06-23 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy silicon on insulator (ESOI)
US7875958B2 (en) * 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US8058161B2 (en) * 2006-09-29 2011-11-15 Texas Instruments Incorporated Recessed STI for wide transistors
US7642144B2 (en) * 2006-12-22 2010-01-05 Texas Instruments Incorporated Transistors with recessed active trenches for increased effective gate width
US9006707B2 (en) * 2007-02-28 2015-04-14 Intel Corporation Forming arsenide-based complementary logic on a single substrate
US7867786B2 (en) 2007-12-18 2011-01-11 Intel Corporation Ferroelectric layer with domains stabilized by strain
US7943438B2 (en) 2008-02-14 2011-05-17 International Business Machines Corporation Structure and method for a silicon controlled rectifier (SCR) structure for SOI technology
KR20110056493A (ko) 2008-10-02 2011-05-30 스미또모 가가꾸 가부시키가이샤 반도체 기판, 전자 디바이스 및 반도체 기판의 제조 방법
US7928468B2 (en) 2008-12-31 2011-04-19 Intel Corporation Buffer structure for semiconductor device and methods of fabrication
CN101872737A (zh) * 2010-01-28 2010-10-27 中国科学院上海微系统与信息技术研究所 一种抑制soi浮体效应的mos结构及其制作方法
US8592292B2 (en) 2010-09-02 2013-11-26 National Semiconductor Corporation Growth of multi-layer group III-nitride buffers on large-area silicon substrates and other substrates
CN102142454B (zh) 2010-09-27 2013-05-08 清华大学 半导体器件及其制造方法
US8916906B2 (en) * 2011-07-29 2014-12-23 Kabushiki Kaisha Toshiba Boron-containing buffer layer for growing gallium nitride on silicon
US8604518B2 (en) 2011-11-30 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Split-channel transistor and methods for forming the same
US9105577B2 (en) 2012-02-16 2015-08-11 International Business Machines Corporation MOSFET with work function adjusted metal backgate
WO2013154574A1 (en) 2012-04-13 2013-10-17 Intel Corporation Conversion of strain-inducing buffer to electrical insulator
US9882009B2 (en) 2013-08-23 2018-01-30 Intel Corporation High resistance layer for III-V channel deposited on group IV substrates for MOS transistors
US9240447B1 (en) * 2014-08-21 2016-01-19 International Business Machines Corporation finFETs containing improved strain benefit and self aligned trench isolation structures

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0214610A2 (en) * 1985-09-03 1987-03-18 Daido Tokushuko Kabushiki Kaisha Epitaxial gallium arsenide semiconductor wafer and method of producing the same
US4928154A (en) * 1985-09-03 1990-05-22 Daido Tokushuko Kabushiki Kaisha Epitaxial gallium arsenide semiconductor on silicon substrate with gallium phosphide and superlattice intermediate layers
US20020185642A1 (en) * 1999-09-07 2002-12-12 Toshikazu Suzuki Semiconductor device and method of manufacturing the same
US20050205859A1 (en) * 2003-03-07 2005-09-22 Amberwave Systems Corporation Shallow trench isolation process
CN1774799A (zh) * 2003-03-07 2006-05-17 琥珀波系统公司 浅槽隔离方法
US20080173639A1 (en) * 2005-04-13 2008-07-24 Jo Vos Plastic container for food
US20080073639A1 (en) * 2006-08-02 2008-03-27 Hudait Mantu K Dislocation-free InSb quantum well structure on Si using novel buffer architecture
US20080210927A1 (en) * 2007-03-01 2008-09-04 Hudait Mantu K Buffer architecture formed on a semiconductor wafer
EP2071623A2 (en) * 2007-12-14 2009-06-17 Cree, Inc. Metallization structure for high power microelectronic devices
CN102439713A (zh) * 2009-04-08 2012-05-02 宜普电源转换公司 具有电隔离背表面的凸点自隔离的GaN晶体管芯片
CN102439713B (zh) * 2009-04-08 2015-04-22 宜普电源转换公司 具有电隔离背表面的凸点自隔离的GaN晶体管芯片
US20110303952A1 (en) * 2010-06-14 2011-12-15 Samsung Electronics Co., Ltd. High Electron Mobility Transistors And Methods Of Fabricating The Same
CN103050377A (zh) * 2011-10-14 2013-04-17 台湾积体电路制造股份有限公司 通过注入降低结漏

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