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CN105161129A - 非易失性半导体存储装置及其控制方法 - Google Patents

非易失性半导体存储装置及其控制方法 Download PDF

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CN105161129A CN201510505239.9A CN201510505239A CN105161129A CN 105161129 A CN105161129 A CN 105161129A CN 201510505239 A CN201510505239 A CN 201510505239A CN 105161129 A CN105161129 A CN 105161129A
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Abstract

本发明提供非易失性半导体存储装置及其控制方法。该非易失性半导体存储装置具有存储器单元阵列和控制电路。存储器单元阵列包括：构成为能够保持多个阈值电压分布的多个存储器单元；和共同连接于多个存储器单元的栅的多条字线。控制电路在执行了对存储器单元施加至少一部分为负的阈值电压分布从而删除存储器单元的数据的删除工作后，执行对存储器单元施加正的多种阈值电压分布中的最低的阈值电压分布的多次第一写入工作。控制电路，在多次第一写入工作的执行时、从控制器接受执行除了删除工作和第一写入工作以外的其他的工作的第一执行指令的情况下，在多次第一写入工作之间执行其他的工作。

Description

非易失性半导体存储装置及其控制方法
本申请是2012年3月5日提交的申请号为201210055072.7、发明名称为“非易失性半导体存储装置及其数据写入方法”的专利申请的分案申请。
技术领域
本实施方式涉及非易失性半导体存储装置及其控制方法。
背景技术
近年来，大量提出了为提高存储器单元的集成度而按三维配置有存储器单元的非易失性半导体存储装置(层叠型的非易失性半导体存储装置)。
发明内容
本发明的实施方式提供能够使存储器单元所保持的数据的可靠性提高的非易失性半导体存储装置。
一方式所涉及的非易失性半导体存储装置具有存储器单元阵列以及控制电路。存储器单元阵列包括：构成为能够保持多个阈值电压分布的多个存储器单元；以及共同连接于多个存储器单元的栅的多条字线。控制电路，在执行了对存储器单元施加至少一部分为负的阈值电压分布从而删除存储器单元的数据的删除工作后，执行对存储器单元施加正的多种阈值电压分布中的最低的阈值电压分布的多次的第一写入工作。存储器单元阵列具有半导体基板、半导体层、电荷蓄积层以及导电层。半导体层相对于半导体基板在垂直方向上延伸，作为存储器单元的主体发挥作用。电荷蓄积层设置于半导体层的侧面并蓄积电荷。导电层设置为与半导体层一并夹着电荷蓄积层，作为存储器单元的栅以及字线发挥作用。控制电路对共同连接于各条字线的多个存储器单元的每个执行第一写入工作。控制电路，在多次第一写入工作的执行时从控制器接收了执行除了删除工作以及第一写入工作外的其他的工作的第一执行命令的情况下，在多次的第一写入工作之间执行其他的工作。
根据上述构成，能够使存储器单元所保持的数据的可靠性提高。
附图说明
图1是第一实施方式所涉及的非易失性存储器系统100的框图。
图2是第一实施方式所涉及的存储器芯片200的框图。
图3是第一实施方式所涉及的存储器单元阵列201的电路图。
图4是第一实施方式所涉及的存储器单元阵列201的概略立体图。
图5是第一实施方式所涉及的存储器单元阵列201的剖视图。
图6是表示第一实施方式所涉及的存储器晶体管MTr的阈值电压分布和数据的关系的图。
图7是表示没有执行第一写入工作的情况下的问题的图。
图8是表示第一写入工作所产生的效果的图。
图9是第一实施方式的状态变化图。
图10是第一实施方式中的第一写入工作时的定时图。
图11是表示第一实施方式中的删除状态ST的图。
图12是第一实施方式中的第一写入工作时的定时图。
图13是第二实施方式中的第一写入工作时的定时图。
图14是表示第二实施方式中的删除状态ST(1)、ST(2)的图。
图15是第二实施方式中的第一写入工作时的定时图。
图16是表示在第三实施方式中、在对于连接于字线WL1～4的存储器晶体管MTr1～4的第一写入工作完成后、第一写入工作中断了的情况下的处理的图。
图17是第四实施方式中的第一写入工作时的定时图。
图18是第四实施方式中的第一写入工作时的定时图。
图19是第五实施方式中的第一写入工作时的定时图。
图20是表示其他实施方式中的存储器晶体管MTr的阈值电压分布和数据的关系的图。
具体实施方式
下面，参照附图关于实施方式所涉及的非易失性半导体存储装置进行说明。
(第一实施方式)
(构成)
首先，参照图1关于第一实施方式所涉及的非易失性存储器系统的整体构成进行说明。图1是本发明的第一实施方式所涉及的非易失性存储器系统100的框图。
非易失性存储器系统100，如图1所示具有多个NAND型存储器芯片200(非易失性半导体存储装置)以及控制这些存储器芯片200的控制器300。控制器300与来自于外部的主计算机400的控制信号相应地工作。控制器300对存储器芯片200进行存取以命令执行数据的读出、数据的写入或数据的删除等。
接着，参照图2关于存储器芯片200的具体构成进行说明。存储器芯片200如图2所示，具有非易失地存储数据的存储器单元阵列201以及控制存储器单元阵列201的各种电路202～215。
输入输出电路202经由输入输出数据I/O输入输出指令、地址以及数据。输入输出电路202连接于后述的指令寄存器204、状态寄存器207、地址寄存器208以及数据寄存器211。
逻辑电路203接收芯片使能信号/CE1～4、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号/RE、写保护信号/WP、选择控制信号PSL以及其他的控制信号。逻辑电路203基于这些信号而进行存储器单元阵列201的控制。逻辑电路203连接于输入输出电路202以及后述的控制电路205。指令寄存器204对被输入于输入输出电路202的指令进行译码。指令寄存器204连接于后述的控制电路205。
控制电路205进行数据的转送控制以及写入/删除/读出的顺序控制。控制电路205连接于后述的状态寄存器206、207、数据寄存器211、列译码器212、感测放大器214以及高电压发生电路215。
状态寄存器206(表示图2的RY//BY；下面也称为第一状态寄存器)对就绪(ready)/繁忙(busy)端子输出表示存储器芯片200的就绪(ready)/繁忙(busy)状态的信号。状态寄存器207(下面也称为第二状态寄存器)从控制电路205接受表示存储器芯片200的状态(通过(pass)/失败(fail)、就绪(ready)/繁忙(busy)等)的信号，该信号经由输入输出电路202向主计算机400输出。
上述状态寄存器207具有保持中断信息的区域AR。该中断信息为从控制电路205输入的信息。中断信息，全部在对存储器晶体管MTr进行第一写入工作且在完成前插入中断工作时从控制电路205输入。关于中断信息的详情将后述。
行地址缓冲器209和/或列地址缓冲器210经由地址寄存器208接受、转送地址数据。行地址缓冲器209连接于后述的行译码器213。列地址缓冲器210连接于后述的列译码器212。
数据寄存器211具有如下功能:暂时保持要向存储器单元阵列201写入的写入数据并且暂时保持从存储器单元阵列201读出的数据。该写入数据经由输入输出电路202以及数据总线BUS向数据寄存器211被转送。
列译码器212以及行译码器213，基于从行地址缓冲器209、存储器单元阵列201供给的地址数据，选择后述的存储器单元阵列201内的字线WL、位线BL、源线SL等，并施加预定的电压地进行控制。感测放大器214检测并放大位线BL的电压，从存储器单元阵列201读出数据。
高电压发生电路215与各工作模式相应地产生必需的高电压。高电压发生电路215基于从控制电路205获得的指令而产生预定的高电压。高电压发生电路215连接于存储器单元阵列201、行译码器213以及感测放大器214。
下面，参照图3关于存储器单元阵列201的电路构成详细地进行说明。
存储器单元阵列201如图3所示包括m个存储器块MB(1)、…MB(m)。另外，下面在总称全部的存储器块MB(1)、…(m)的情况下，有时也记载为存储器块MB。
各存储器块MB分别具有按n行2列的矩阵状排列的存储器单元MU(1、1)～MU(2、n)。n行2列最多就是一例，而不限定于此。下面，有时也不区分各存储器单元MU(1、1)～MU(2、n)而是单纯记载为存储器单元MU。
存储器单元MU(1、1)～MU(2、n)的一端连接于位线BL(1)～(n)，存储器单元MU(1、1)～MU(2、n)的另一端连接于源线SL。位线BL(1)～(n)在行方向上具有预定间距，以跨多个存储器块MB的方式在列方向上延伸。下面，在总称全部的位线BL(1)…BL(n)的情况下，有时也记载为位线BL。
存储器单元MU具有存储器串(memorystring)MS、源侧选择晶体管SSTr以及漏侧选择晶体管SDTr。
存储器串MS如图3所示具有串联连接的存储器晶体管MTr1～8(存储器单元)以及背栅晶体管BTr。存储器晶体管MTr1～MTr4、MTr5～MTr8分别串联连接。另外，存储器晶体管MTr1～8如后述的图4以及图5所示按层叠方向排列。背栅晶体管BTr连接于存储器晶体管MTr4和存储器晶体管MTr5之间。
存储器晶体管MTr1～MTr8通过在其电荷蓄积层蓄积电荷而保持数据。背栅晶体管BTr在至少选择存储器串MS作为工作对象的情况下变为导通状态。
在存储器块MB(1)～MB(m)中，在按n行2列的矩阵状排列的存储器晶体管MTr1～MTr8的栅分别共同地连接有字线WL1～WL8。在n行2列的背栅晶体管BTr的栅共同地连接有背栅线BG。
源侧选择晶体管SSTr的漏连接于存储器串MS的源。源侧选择晶体管SSTr的源连接于源线SL。在各存储器块MB中在行方向上排列为1列的n个源侧选择晶体管SSTr的栅，共同地连接有1根源侧选择栅线SGS(1)或SGS(2)。另外，下面，有时不区别源侧选择栅线SGS(1)、(2)而总称为源侧选择栅线SGS。
漏侧选择晶体管SDTr的源连接于存储器串MS的漏。漏侧选择晶体管SDTr的漏连接于位线BL。在各存储器块MB中在行方向上排列为1列的n个漏侧选择晶体管SDTr的栅共同地连接有漏侧选择栅线SGD(1)或SGD(2)。另外，下面，有时不区别漏侧选择栅线SGD(1)、(2)而总称为漏侧选择栅线SGD。
(层叠结构)
1个存储器块MB如图4以及图5所示，具有依次层叠于半导体基板20上的背栅层30、存储器层40、选择晶体管层50以及布线层60。背栅层30作为背栅晶体管BTr发挥作用。存储器层40作为存储器晶体管MTr1～MTr8发挥作用。选择晶体管层50作为漏侧选择晶体管SDTr以及源侧选择晶体管SSTr发挥作用。布线层60作为源线SL以及位线BL发挥作用。
背栅层30如图4以及图5所示具有背栅导电层31。背栅导电层31作为背栅线BG以及背栅晶体管BTr的栅发挥作用。背栅导电层31在与半导体基板21平行的行方向以及列方向上按二维扩展为板状。背栅导电层31使用例如多晶硅(poly-Si)材料。
背栅层30如图5所示具有存储器栅绝缘层43以及连接半导体层44B。存储器栅绝缘层43设置于连接半导体层44B和背栅导电层31之间。连接半导体层44B作为背栅晶体管BTr的主体(沟道)发挥作用。连接半导体层44B挖入(埋入)背栅导电层31。连接半导体层44B从顶面看形成为以列方向为较长方向的大致矩形形状。连接半导体层44B在1个存储器块MB中在行方向和列方向上按矩阵状形成。连接半导体层44B使用例如多晶硅(poly-Si)材料。
存储器层40如图4以及图5所示，形成于背栅层30的上层。存储器层40具有4层字线导电层41a～41d。字线导电层41a作为字线WL4以及存储器晶体管MTr4的栅而发挥作用。此外，字线导电层41a也作为字线WL5以及存储器晶体管MTr5的栅而发挥作用。同样地，字线导电层41b～41d分别作为字线WL1～WL3以及存储器晶体管MTr1～MTr3的栅发挥作用。此外，字线导电层41b～41d也分别作为字线WL6～WL8以及存储器晶体管MTr6～MTr8的栅发挥作用。
字线导电层41a～41d，在其上下间夹着层间绝缘层45而层叠。字线导电层41a～41d在列方向上具有间距而以行方向(垂直于图3的纸面的方向)为较长方向地延伸。字线导电层41a～41d使用例如多晶硅(poly-Si)材料。
存储器层40如图5所示，具有存储器栅绝缘层43、柱状半导体层44A以及虚设半导体层44D。存储器栅绝缘层43设置于柱状半导体层44A和字线导电层41a～41d之间。柱状半导体层44A作为存储器晶体管MTr1～MTr8的主体(沟道)发挥作用。虚设半导体层44D不作为存储器晶体管MTr1～MTr8的主体发挥作用。
存储器栅绝缘层43从字线导电层41a～41d的侧面侧向柱状半导体层44A侧具有块绝缘层43a、电荷蓄积层43b以及隧道绝缘层43c。电荷蓄积层43b构成为能够蓄积电荷。
块绝缘层43a以具有预定的厚度的方式形成于字线导电层41a～41d的侧壁。电荷蓄积层43b以具有预定的厚度的方式形成于块绝缘层43a的侧壁。隧道绝缘层43c以具有预定的厚度的方式形成于电荷蓄积层43b的侧壁。块绝缘层43a以及隧道绝缘层43c使用氧化硅(SiO2)的材料。电荷蓄积层43b使用氮化硅(SiN)的材料。
柱状半导体层44A贯通字线导电层41a～41d以及层间绝缘层45。柱状半导体层44A相对于半导体基板20在垂直方向延伸。一对柱状半导体层44A在连接半导体层44B的列方向的端部附近整合。柱状半导体层44A使用例如多晶硅(poly-Si)材料。另外，虚设半导体层44D贯通字线导电层41a～41d以及层间绝缘层45。在虚设半导体层44D的下方没有设置背栅导电层31。
在上述背栅层30以及存储器层40中，一对柱状半导体层44A以及连接其下端的连接半导体层44B，构成作为存储器串MS的主体(沟道)发挥作用的存储器半导体层44。存储器半导体层44从行方向观察形成为U形。
如果对上述背栅层30的构成换个方式说明，则背栅导电层31经由存储器栅绝缘层43而包围连接半导体层44B的侧面以及底面。此外，如果对上述存储器层40的构成换个方式说明，则字线导电层41a～41d经由存储器栅绝缘层43而包围柱状半导体层44A的侧面。
选择晶体管层50如图4以及图5所示，具有源侧导电层51a、漏侧导电层51b以及虚设导电层51c。源侧导电层51a作为源侧选择栅线SGS以及源侧选择晶体管SSTr的栅发挥作用。漏侧导电层51b作为漏侧选择栅线SGD以及漏侧选择晶体管SDTr的栅发挥作用。虚设导电层51c不作为源侧选择栅线SGS以及漏侧选择栅线SGD发挥作用。
源侧导电层51a形成于构成存储器半导体层44的一方的柱状半导体层44A的上层。漏侧导电层51b与源侧导电层51a同层，形成于构成存储器半导体层44的另一方的柱状半导体层44A的上层。虚设导电层51c与源侧导电层51a同层，设置于柱状半导体层44A的上层以外的部位。多个源侧导电层51a、漏侧导电层51b以及虚设导电层51c，在列方向上具有预定间距而在行方向上延伸。源侧导电层51a以及漏侧导电层51b使用例如多晶硅(poly-Si)材料。
选择晶体管层50如图5所示具有源侧栅绝缘层53a、源侧柱状半导体层54a、漏侧栅绝缘层53b、漏侧柱状半导体层54b以及虚设半导体层54D。源侧柱状半导体层54a作为源侧选择晶体管SSTr的主体(沟道)发挥作用。漏侧柱状半导体层54b作为漏侧选择晶体管SDTr的主体(沟道)发挥作用。
源侧栅绝缘层53a设置于源侧导电层51a和源侧柱状半导体层54a之间。源侧柱状半导体层54a贯通源侧导电层51a。源侧柱状半导体层54a连接于源侧栅绝缘层53a的侧面以及一对柱状半导体层44A的一方的顶面，相对于半导体基板20在垂直方向上延伸而形成为柱状。源侧柱状半导体层54a使用例如多晶硅(poly-Si)材料。
漏侧栅绝缘层53b设置于漏侧导电层51b和漏侧柱状半导体层54b之间。漏侧柱状半导体层54b贯通漏侧导电层51b。漏侧柱状半导体层54b连接于漏侧栅绝缘层53b的侧面以及一对柱状半导体层44A的另一方的顶面，相对于半导体基板20在垂直方向上延伸而形成为柱状。漏侧柱状半导体层54b使用例如多晶硅(poly-Si)材料。
虚设半导体层54D贯通虚设导电层51c。虚设半导体层54D形成为I形。虚设半导体层54D的底面与虚设半导体层44D的顶面接触。
布线层60具有源线层61、位线层62以及栓塞层63。源线层61作为源线SL发挥作用。位线层62作为位线BL发挥作用。
源线层61与源侧柱状半导体层54a的顶面接触，在行方向上延伸。位线层62经由栓塞层63与漏侧柱状半导体层54b的顶面接触，在列方向上延伸。源线层61、位线层62以及栓塞层63使用例如钨等金属材料。
(工作)
接下来，关于第一实施方式所涉及的删除工作、第一写入工作以及第二写入工作进行说明。为了方便说明，以2位/单元为例进行说明。具体地，存储器晶体管MTr的阈值电压分布可具有1个负分布(E)、4种正分布(EP、A、B、C)。图6表示存储器晶体管MTr所存储的2位的4值数据(数据“11”、“10”、“01”、“00”)和存储器晶体管MTr的阈值电压分布的关系。这里，数据“11”(E、EP)表示删除状态，数据“10”、“01”、“00”(A、B、C)表示写入状态。阈值电压分布E的下限具有负的值。阈值电压分布EP、A、B、C的下限具有正的值。阈值电压分布EP、A、B、C间隔预定裕量地在正方向上排列。
删除工作使空穴俘获到存储器晶体管MTr的电荷蓄积层43b以使阈值电压分布EP、A、B、C向负方向移动而设定为阈值电压分布E。第一写入工作在删除工作后执行。第一写入工作使电子俘获到存储器晶体管MTr的电荷蓄积层43b以使阈值电压分布E向正方向移动而设定为阈值电压分布EP。
第二写入工作，使电子俘获到存储器晶体管MTr的电荷蓄积层43b以与该俘获量相应地使阈值电压分布E或EP向正方向移动而设定为阈值电压分布A、B、C(A＜B＜C)。
接着，说明执行第一写入工作的理由。为此，首先参照图7关于没有执行第一写入工作的情况进行说明。该情况下，因为电荷蓄积层43b在存储器晶体管MTr1～8连续，所以在某一存储器晶体管MTr具有例如阈值电压分布A而与该存储器晶体管MTr相邻的存储器晶体管MTr具有阈值电压分布E时，伴随时间的经过，在相邻的存储器晶体管MTr1～8之间引起电荷(电子、空穴)的移动。具体地，如果使用图7进行说明，则假定在删除工作执行后没有执行第一写入工作，只对选择存储器晶体管MTr2执行第二写入工作，其他的非选择存储器晶体管MTr1、3～8维持为删除状态。该情况下，选择存储器晶体管MTr2的电荷蓄积层43b变为俘获了电子的状态，其以外的非选择存储器晶体管MTr1、3～8的电荷蓄积层43b变为俘获了空穴的状态。因此，有时在相邻的存储器晶体管MTr1、2、3间电荷(电子、空穴)再结合，选择存储器晶体管MTr2的数据消失。
因此，第一实施方式的非易失性半导体存储装置，在删除工作执行后执行第一写入工作。由此，如图8所示，存储器晶体管MTr1～8的电荷蓄积层43b不管保持数据如何都变为俘获有电子的状态。因此，第一实施方式能够降低在相邻的存储器晶体管MTr1～8间的电荷的再结合。其结果，能够抑制数据的消失(劣化)。
以上那样的第一写入工作通过控制电路205而执行多次。第一写入工作如图8所示，对共同连接于各字线WL1～8的存储器晶体管MTr1～8的每个各执行一次。第一写入工作按存储器晶体管MTr1～8的顺序执行。
接下来，参照图9关于控制电路205的工作的大致情况进行说明。控制电路205，在删除工作执行后而第二写入工作、读出工作等各种工作未执行的闲置状态下(空闲时)，执行多次第一写入工作。而且，在多次第一写入工作执行时接受了第二写入工作和/或读出工作的执行指令的情况下，控制电路205在多次第一写入工作之间执行第二写入工作和/或读出工作(中断工作)。通过该中断工作，第一实施方式即便在第一写入工作执行期间也能够迅速地执行第二写入工作和/或读出工作。
如图9所示，控制电路205通常时处于空闲状态(S101)，从控制器300接受删除指令CMDe。这里，第一实施方式中的删除指令CMDe是接着删除工作连续地执行多次第一写入工作的指令。因此，控制电路205，如果在步骤S101接受删除指令CMDe，则在首先执行删除工作(S102)后，执行连续多次的第一写入工作(S103、S104)。
具体地，在步骤S103，控制电路205确认是否有使第一写入工作中断的中断指令CMDb。这里，如果没有中断指令CMDb，则控制电路205对例如共同连接于一根字线WL1的存储器晶体管MTr1执行第一写入工作(S104)。接着，再次确认中断指令CMDb的有无(S103)，如果没有中断指令CMDb，则对共同连接于一根字线WL2的存储器晶体管MTr2执行第一写入工作(S104)。而且，反复进行步骤S103、S104，在判定为对全部的存储器晶体管MTr1～8完成了第一写入工作的情况下，控制电路205回到空闲状态(S101)。
在上述步骤S103中，在有中断指令CMDb的情况下，控制电路205判定是否存在其他的读出工作和/或第二写入工作的执行指令CMDr、CMDw或再次开始指令CMDs(S105)。在接受了其他的执行指令CMDr、CMDw的情况下，控制电路205在执行了该工作后(S106)，再次回到步骤S105的处理。在步骤S105，控制电路205在接受了再次开始指令CMDs的情况下，按照该再次开始指令CMDs使第一写入工作再次开始(S104)。
这里，作为比较例考虑：例如紧跟删除工作或第二写入工作之后，优先于其他的工作而断续地执行第一写入工作的处理。但是，在该比较例所涉及的处理中，在第一写入工作时所请求的其他的工作，在第一写入工作完成后执行。此外，本实施方式中的存储器单元阵列201为按三维排列有存储器晶体管MTr1～8的阵列，因此变为比以往的按二维排列有存储器晶体管的存储器单元阵列大的尺寸。因此，如果将比较例所涉及的处理应用于本实施方式，则延迟时间变得显著。然而，本实施方式，执行图9所示的处理，即便在第一写入工作执行期间中也迅速地执行第二写入工作和/或读出工作。
接下来，参照图10，说明删除工作以及第一写入工作不中断地执行的一例。如图10所示，控制电路205从控制器300接受删除地址输入指令CMDeadd、地址数据ADDe。接着，控制电路205接受删除指令CMDe。接着，控制电路205对基于删除指令CMDe、地址数据ADDe所指定的地址的存储器晶体管MTr执行删除工作(删除)。存储器芯片200变为繁忙状态。接着，控制电路205与删除工作连续地连续执行多次第一写入工作。在第一写入工作结束、存储器芯片200变为就绪状态后，控制电路205接受状态指令CMDst，将删除状态ST经由状态寄存器207向控制器300输出。控制器300保持该删除状态ST。
删除状态ST由例如3位的数据表示。图11是表示该删除状态ST的构成和I/O0～7的对应关系的图。
删除状态ST的第1位的数据(与I/O0对应)，为表示删除工作通过或失败的数据。而且，第二位的数据(与I/O1对应)，为表示对于连接于全部的字线WL1～8的全部存储器单元晶体管MTr1～8是否完成了第一写入工作的数据。进而，第三位的数据(与I/O2对应)，为表示对于全部存储器晶体管MTr1～8的第一写入工作通过或失败的数据。例如，即便在仅对1个存储器晶体管MTr1而第一写入工作失败的情况下(仅存储器晶体管MTr1有缺陷)，与I/O2对应的数据也为“失败”。因此，通过与I/O2对应的数据能够特定有缺陷的存储器块MB。
接下来，参照图12，说明在第一写入工作的途中中断而执行读出工作等的一例。在图12所示的一例中，在对于连接于字线WL1～4的存储器晶体管MTr1～4的第一写入工作完成后，执行读出工作。如图12所示，控制电路205与图10同样地接着删除工作(删除)而连续地执行多次第一写入工作(删除、对MTr1～4执行EP(第一写入)工作)。在该多次第一写入工作的执行期间中，从主计算机400进行了与读出工作相关的存取的情况下，控制电路205从控制器300接受中断指令CMDb。接着，控制电路205基于中断指令CMDb使多次连续的第一写入工作中断。接着，控制电路205接受状态指令CMDst，与其相应地将删除状态ST向控制器300输出。此时，与删除状态ST的输出一并，控制电路205将中断信息保持于存储器芯片200内的状态寄存器207的区域AR(参照图2)。中断信息为与第一写入工作中断了的状态相关的信息，这里，为表示对存储器晶体管MTr1～4执行了第一写入工作而对存储器晶体管MTr5～8未执行第一写入工作的意思的信息。
接着，控制电路205接受读出地址输入指令CMDradd、地址数据ADDr。接着，控制电路205接受读出指令CMDr，对基于地址数据ADDr所指定的地址的存储器晶体管MTr执行读出工作(read)。接着，控制电路205输出所读出的数据Data。
接着，控制电路205从控制器300接受再次开始指令CMDs，由此对于未执行第一写入工作的剩余的存储器晶体管MTr5～8再次开始第一写入工作(对MTr5～8执行EP(第一写入)工作)。这里，控制电路205从状态寄存器207中读出中断信息，基于该中断信息从存储器晶体管MTr5开始再次开始第一写入工作。
通过以上，在本实施方式中，能够提供能够使存储器晶体管(存储器单元)所保持的数据的可靠性提高的非易失性半导体存储装置。
将能够在删除工作后继续进行第一写入工作、然后进行读出工作和/或第二写入工作的非易失性半导体存储装置作为比较例，研究本实施方式的非易失性半导体存储装置。
在比较例中，如果不在第一写入工作结束后则不能执行读出工作和/或第二写入工作。即，删除工作和第一写入工作的合计时间变长，下面的读出工作和/或第二写入工作必须长时间等待。
但是，在本实施方式的非易失性半导体存储装置中，在闲置状态时进行第一写入工作。即，在没有读出工作和/或第二写入工作的情况下，在删除工作后进行第一写入工作，而在第一写入工作期间中读出工作和/或第二写入工作进行中断的情况下，该中断工作优先。接着，在中断工作结束而变为闲置状态时，第一写入工作再次开始。
其结果，能够在删除工作后进行下面的读出工作和/或第二写入工作，没有必要等待第一写入工作的执行时间。本实施方式的非易失性半导体存储装置，与比较例相比，能够在删除工作后更快(更早)地执行读出工作和/或第二写入工作。其结果，本实施方式的非易失性半导体存储装置与比较例相比能够提高性能。
(第二实施方式)
接下来，关于第二实施方式所涉及的非易失性存储器系统进行说明。第二实施方式，因为具有与第一实施方式相同的构成，所以省略关于其的说明。如下面将说明的那样，第二实施方式的第一写入工作与第一实施方式不同。
首先，参照图13，说明删除工作和第一写入工作不中断地执行的一例。这里，在上述第一实施方式中，对于1次的状态指令CMDst，向控制器300输出1个删除状态ST。但是，删除状态ST不具有表示是否对每个存储器晶体管MTr完成了第一写入工作的信息(中断信息)，所以控制器300不能特定第一写入工作的中断状态。相对于此，在第二实施方式中，如图13所示，对于1次的状态指令CMDst，向控制器300输出多个删除状态ST(1)、(2)…。第一个删除状态ST(1)表示删除工作通过或失败。第二个以后的删除状态ST(2)、(3)…分别包括：表示对于连接于一根字线WL1、WL2…的存储器晶体管MTr1、MTr2…的第一写入工作是否完成的信息(中断信息)；和表示各个第一写入工作通过或失败的信息。在本实施方式中，字线WL1～8是8根，所以9个删除状态ST(1)～(9)被输出到控制器300并被存储。因此，通过这些删除状态ST(1)～(9)，控制器300能够特定第一写入工作的中断状态，并且能够特定有缺陷的存储器晶体管MTr。
接下来，参照图14关于删除状态ST(1)、(2)的一例进行说明。删除状态ST(1)例如由1位的数据表示，删除状态ST(2)例如由2位的数据表示。图14是表示删除状态ST(1)、(2)的构成与I/O0～7的对应关系的图。
删除状态ST(1)的第一位的数据(与I/O0对应)，为表示删除工作通过或失败的数据。删除状态ST(2)的第一位的数据(与I/O0对应)，为表示对存储器晶体管MTr1是否完成了第一写入工作的数据。而且，删除状态ST(2)的第二位的数据(与I/O1对应)，为表示对于存储器晶体管MTr1的第一写入工作通过或失败的数据。另外，删除状态ST(3)～(9)，与删除状态ST(2)仅作为对象的存储器晶体管MTr不同，所以省略其具体的说明。
接下来，参照图15，说明在第一写入工作的途中中断而执行读出工作等的一例。在图15所示的一例中，在对于连接于字线WL1～4的存储器晶体管MTr1～4的第一写入工作完成后，执行读出工作。如图15所示，在读出工作(Read)后，控制电路205从控制器300接受使第一写入工作再次开始的再次开始指令CMDs、地址Adds，从通过地址Adds所指定的存储器晶体管MTr5开始再次开始第一写入工作。这里，控制器300，如上所述通过多个删除状态ST(1)～(9)，存储是否对每个存储器晶体管MTr1～8完成了第一写入工作(中断信息)。由此，控制器300能够在第一写入工作再次开始时生成地址Adds。
如上那样，在第二实施方式中，第一写入工作的中断信息通过多个删除状态ST(1)～(9)而被保持于控制器300。因此，第二实施方式中，没有必要像第一实施方式那样在存储器芯片200内(状态寄存器207)中保持中断信息。
另外，第二实施方式起到与第一实施方式的非易失性半导体存储装置同样的效果。
(第三实施方式)
接下来，关于第三实施方式所涉及的非易失性存储器系统进行说明。第三实施方式具有与第一实施方式同样的构成，所以省略关于其的说明。如下面将说明的那样，第三实施方式的第一写入工作与第一实施方式不同。
图16表示在第三实施方式中，在对于连接于字线WL1～4的存储器晶体管MTr1～4的第一写入工作完成后、第一写入工作中断了的情况下的处理。在直到存储器晶体管MTr4为止都完成了第一写入工作的情况下，第一实施方式中的第一写入工作从存储器晶体管MTr5开始再次开始。相对于此，第三实施方式中所涉及的第一写入工作，如图16所示，从存储器晶体管MTr4开始再次开始。另外，第三实施方式中，在该再次开始时，对于存储器晶体管MTr4的第一写入工作，在判定存储器晶体管MTr4的阈值是否被设定为预定值的验证工作后执行。
接着，关于如图16所示使第一写入工作再次开始的理由进行说明。如上所述，如果在对于存储器晶体管MTr1～4的第一写入工作完成后第一写入工作中断，则存储器晶体管MTr1～4的电荷蓄积层43b变为俘获了电子的状态。另一方面，存储器晶体管MTr5～8的电荷蓄积层43b保持俘获了空穴的状态不变。因此，存储器晶体管MTr4、5的电荷(电子、空穴)再结合，存储器晶体管MTr4的阈值电压有可能会降低。因此，第三实施方式中，从存储器晶体管MTr4开始再次开始第一写入工作，由此抑制存储器晶体管MTr4的阈值电压的降低。因此，第三实施方式，在直到第一写入工作再次开始为止需要的时间越长的情况下越高效。
另外，第三实施方式也起到与第一实施方式的非易失性半导体存储装置同样的效果。
(第四实施方式)
接下来，关于第四实施方式所涉及的非易失性存储器系统进行说明。第四实施方式，具有与第一实施方式同样的构成，所以省略关于其的说明。如下面将说明的那样，第四实施方式的第一写入工作与第一实施方式不同。
首先，参照图17，说明删除工作以及第一写入工作不中断地执行的一例。如图17所示，在第四实施方式中，控制电路205，与第一实施方式不同，与删除指令CMDe独立地接受第一写入指令CMDep。在第四实施方式中，删除指令CMDe是使删除工作执行的指令，第一写入指令CMDep是连续地使多次的第一写入工作执行的指令。控制电路205，基于第一写入指令CMDep，连续地执行多次第一写入工作。如果全部的第一写入工作完成，则控制电路205接受状态指令CMDst，伴随于此地输出删除状态ST。
接着，参照图18，说明在第一写入工作的途中中断而执行读出工作等的一例。在图18所示的一例中，在对于连接于字线WL1～4的存储器晶体管MTr1～4的第一写入工作完成后，执行读出工作。如图18所示，在读出工作Read后，控制电路205，从控制器300接受使第一写入工作再次开始的再次开始指令CMDs，从存储器晶体管MTr5开始使第一写入工作再次开始。
另外，第四实施方式也起到与第一实施方式的非易失性半导体存储装置同样的效果。
(第五实施方式)
接下来，关于第五实施方式所涉及的非易失性存储器系统进行说明。第五实施方式具有与第一实施方式同样的构成，所以省略关于其的说明。如下面将说明的那样，第五实施方式的第一写入工作与第一实施方式不同。
如图19所示，在第五实施方式中，控制电路205接受对于存储器晶体管MTr1～8的各个使得执行1次第一写入工作的多个第一写入指令CMDep(1)～(8)的输入。接着，控制电路205基于第一写入指令CMDep(1)～(8)对存储器晶体管MTr1～8的各个执行第一写入工作。接着，控制电路205，在对各存储器晶体管MTr1～8执行第一写入工作后，接受状态指令CMDst，与此相应地将删除状态ST，向控制器300输出。删除状态ST，包括表示对各存储器晶体管MTr1～8是否完成了第一写入工作的信息。
在上述第五实施方式中，对各存储器晶体管MTr1～8的第一写入工作通过各个第一写入指令CMDep(1)～(8)来执行。因此，控制电路205，能够在第一写入工作之间接受读出指令CMDr和/或写入指令CMDw，基于这些执行读出工作和/或第二写入工作。另外，控制器300，因为按每个1次的第一写入工作而接受删除状态ST，，所以能够特定完成了第一写入工作的存储器晶体管MTr。
这里，在上述的第一～第四实施方式中，控制器300需要发布中断指令CMDb以及再次开始指令CMDs。另一方面，第五实施方式，不需要中断指令CMDb以及再次开始指令CMDs。因此，第五实施方式与第一～第四实施方式相比能够缩短处理时间。
另外，第五实施方式也起到与第一实施方式的非易失性半导体存储装置同样的效果。
说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并非用于限定发明的范围。这些新的实施方式能够以其他的各种各样的方式来实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式和/或其变形包括于发明的范围和/或主旨，并且包括于技术方案所记载的发明和其等同的范围内。
例如，在上述实施方式中，对存储4值的数据的存储器晶体管MTr执行第一写入工作。但是，也可以对存储如图20所示的2值数据的存储器晶体管MTr执行第一写入工作。
图20表示存储器晶体管MTr所存储的1位的2值数据(数据“1”、“0”)和存储器晶体管MTr的阈值电压分布的关系。这里，数据“1”(E、EP)表示删除状态，数据“0”(A)表示写入状态。阈值电压分布E的下限有负的值。阈值电压分布EP、A的下限有正的值。阈值电压分布EP、A间隔预定裕量地在正方向上排列。
在图20中，删除工作使空穴俘获到存储器晶体管MTr的电荷蓄积层43b，使阈值电压分布EP、A向负方向移动而设定为阈值电压分布E。第一写入工作，使电子俘获到存储器晶体管MTr的电荷蓄积层43b，使阈值电压分布E向正方向移动而设定为阈值电压分布EP。第二写入工作，使电子俘获到存储器晶体管MTr的电荷蓄积层43b，与该俘获量相应地使阈值电压分布E或EP向正方向移动而设定为阈值电压分布A。

Claims (33)

1.一种非易失性半导体存储装置，其特征在于，具备：
存储器单元阵列，其包括：构成为能够保持多个阈值电压分布的多个存储器单元及共同连接于多个所述存储器单元的栅的多条字线；和
控制电路，其执行对所述存储器单元施加正的多种阈值电压分布的写入工作，
所述存储器单元阵列具备：
半导体基板；
相对于所述半导体基板延伸于垂直方向，作为所述存储器单元的主体发挥作用的第一半导体层；
设置于所述第一半导体层的侧面，蓄积电荷的电荷蓄积层；和
设置为与所述第一半导体层一起夹着所述电荷蓄积层，作为所述存储器单元的栅及所述字线发挥作用的第一导电层，
所述控制电路，从控制器接受了使写入工作执行的第一执行指令之后，向所述字线执行所述写入工作，在所述写入工作的执行时从所述控制器接受了中断指令的情况下，中断所述写入工作，并在所述中断后从所述控制器接受了再次开始指令的情况下，再次开始所述写入工作，
所述控制电路，在所述中断后且所述再次开始前从所述控制器接受了状态指令的情况下，向所述控制器发送表示所述写入工作通过或失败的写入通过/失败信息及表示所述写入工作是否中断的信息。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述控制电路，在对于预定的字线执行了所述写入工作之后，中断了所述写入工作的情况下，从所述预定的字线使所述写入工作再次开始。
3.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
还具备就绪/繁忙端子，
所述控制电路，接受了所述第一执行指令之后，向所述就绪/繁忙端子输出表示繁忙状态的信号，在所述中断后向所述就绪/繁忙端子输出表示就绪状态的信号，并在所述再次开始后向所述就绪/繁忙端子输出表示繁忙状态的信号。
4.根据权利要求3所述的非易失性半导体存储装置，其特征在于，
还具备输入输出电路，
所述控制电路，经由所述输入输出电路输出所述写入通过/失败信息及表示所述写入工作是否中断的信息。
5.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述控制电路，基于表示对于连接于所述字线的所述存储器单元的所述写入工作是否完成的中断信息再次开始所述写入工作。
6.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
还具备状态寄存器，
所述控制电路，使所述写入通过/失败信息保持于所述状态寄存器。
7.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述控制电路，在再次开始所述写入工作时，至少对于未执行所述写入工作的所述字线再次开始所述写入工作。
8.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述控制电路，在使所述写入工作再次开始之前，对于所述预定编号的字线，执行对连接于所述预定编号的字线的所述存储器单元的阈值是否设定为预定值进行判定的验证工作。
9.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述第一执行指令包括删除地址输入指令、地址数据和删除指令。
10.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述第一执行指令包括写入地址输入指令、地址数据和写入指令。
11.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述控制电路，在进行所述写入工作之前，执行删除工作。
12.根据权利要求11所述的非易失性半导体存储装置，其特征在于，
所述写入工作多次进行，通过所述删除工作，连接于所述字线的存储器单元的至少一部分具有负的阈值电压，所述多次写入工作执行后，具有了负的阈值电压的存储器单元至少具有正的阈值电压。
13.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述写入工作多次进行，至少对于具有了负的阈值电压的存储器单元，执行所述写入工作，所述多次写入工作执行后，具有了所述负的阈值电压的存储器单元具有正的阈值电压。
14.一种非易失性半导体存储装置，其特征在于，包括：
半导体基板；
配置于所述半导体基板的上方的第一存储器单元；和
配置于所述第一存储器单元的上方的第二存储器单元，
所述非易失性半导体存储装置，从控制器接受了使写入工作执行的指令的情况下，向所述第一存储器单元的栅施加写入电压，在此后从所述控制器接受了中断指令的情况下，中断所述写入工作，并在所述中断后从所述控制器接受了再次开始指令的情况下，再次开始所述写入工作，
所述非易失性半导体存储装置，在所述中断后且所述再次开始前从所述控制器接受了状态指令的情况下，从I/O向所述控制器发送表示所述写入工作通过或失败的写入通过/失败信息、表示所述写入工作是否中断的信息。
15.根据权利要求14所述的非易失性半导体存储装置，其特征在于，
还具备就绪/繁忙端子，
所述非易失性半导体存储装置，接受了所述第一执行指令之后，向所述就绪/繁忙端子输出表示繁忙状态的信号，在所述中断后向所述就绪/繁忙端子输出表示就绪状态的信号，并在所述再次开始后向所述就绪/繁忙端子输出表示繁忙状态的信号。
16.根据权利要求15所述的非易失性半导体存储装置，其特征在于，
还具备状态寄存器，
所述非易失性半导体存储装置，使所述写入通过/失败信息保持于所述状态寄存器。
17.根据权利要求14所述的非易失性半导体存储装置，其特征在于，
所述控制电路，在使所述写入工作再次开始之前，对于所述第一存储器单元，执行对所述第一存储器单元的阈值是否设定为预定值进行判定的验证工作。
18.根据权利要求14所述的非易失性半导体存储装置，其特征在于，
所述第一执行指令包括删除地址输入指令、地址数据和删除指令。
19.根据权利要求14所述的非易失性半导体存储装置，其特征在于，
所述第一执行指令包括写入地址输入指令、地址数据和写入指令。
20.根据权利要求14所述的非易失性半导体存储装置，其特征在于，
所述控制电路，在进行所述写入工作之前，执行删除工作。
21.根据权利要求14所述的非易失性半导体存储装置，其特征在于，
通过所述删除工作，所述第一存储器单元具有负的阈值电压，所述写入工作执行后至少具有正的阈值电压。
22.根据权利要求14所述的非易失性半导体存储装置，其特征在于，
使写入工作执行的所述指令，包括地址数据。
23.根据权利要求14所述的非易失性半导体存储装置，其特征在于，
所述再次开始指令，包括地址数据。
24.根据权利要求14所述的非易失性半导体存储装置，其特征在于，
在再次开始所述写入工作时，对于所述第一存储器单元再次开始所述写入工作。
25.根据权利要求14所述的非易失性半导体存储装置，其特征在于，
在再次开始所述写入工作时，对于所述第二存储器单元再次开始所述写入工作。
26.一种非易失性半导体存储装置的控制方法，其特征在于，所述非易失性半导体存储装置包括：
半导体基板；
配置于所述半导体基板的上方的第一存储器单元；和
配置于所述第一存储器单元的上方的第二存储器单元，
所述方法，在所述非易失性半导体存储装置从控制器接受了使写入工作执行的指令的情况下，向所述第一存储器单元的栅施加写入电压，在此后从所述控制器接受了中断指令的情况下，中断所述写入工作，并在所述中断后从所述控制器接受了再次开始指令的情况下，再次开始所述写入工作，
所述方法，在所述中断后且所述再次开始前从所述控制器接受了状态指令的情况下，从I/O向所述控制器发送表示所述写入工作通过或失败的写入通过/失败信息、表示所述写入工作是否中断的信息。
27.根据权利要求26所述的非易失性半导体存储装置的控制方法，其特征在于，
所述非易失性半导体存储装置，还具备就绪/繁忙端子，
在接受了第一执行指令之后使得向所述就绪/繁忙端子输出表示繁忙状态的信号，在所述中断后使得向所述就绪/繁忙端子输出表示就绪状态的信号，在所述再次开始后使得向所述就绪/繁忙端子输出表示繁忙状态的信号。
28.根据权利要求27所述的非易失性半导体存储装置的控制方法，其特征在于，
所述非易失性半导体存储装置，还具备状态寄存器，使所述写入通过/失败信息保持于所述状态寄存器。
29.根据权利要求26所述的非易失性半导体存储装置的控制方法，其特征在于，
所述非易失性半导体存储装置，具备控制电路，使所述控制电路，在使写入工作再次开始之前，对于所述第一存储器单元，执行对所述第一存储器单元的阈值是否设定为预定值进行判定的验证工作。
30.根据权利要求26所述的非易失性半导体存储装置的控制方法，其特征在于，
所述第一执行指令包括删除地址输入指令、地址数据和删除指令。
31.根据权利要求26所述的非易失性半导体存储装置的控制方法，其特征在于，
所述第一执行指令包括写入地址输入指令、地址数据和写入指令。
32.根据权利要求26所述的非易失性半导体存储装置的控制方法，其特征在于，
使所述控制电路，在进行所述写入工作之前，执行删除工作。
33.根据权利要求26所述的非易失性半导体存储装置的控制方法，其特征在于，
通过所述删除工作，使所述第一存储器单元具有负的阈值电压，所述写入工作执行后至少具有正的阈值电压。
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