CN105097889A - 半导体元件的终端结构及其制造方法 - Google Patents

Abstract

本发明提供一种半导体元件的终端结构及其制造方法。半导体元件包含主动区及与主动区相邻的终端区，其中终端区具有终端结构。终端结构包含基板、磊晶层、介电层、导电材料层及导电层。磊晶层设置于基板上，且具有一耐压区。耐压区具有多个沟槽，其中各沟槽是彼此平行排列。介电层设置于沟槽内及部分磊晶层上。导电材料层设置于沟槽内的介电层上。导电层覆盖沟槽，接触导电材料层及部分磊晶层，且电性连接主动区及终端区。

Description

半导体元件的终端结构及其制造方法

技术领域

本发明是关于一种半导体元件的终端结构，特别是关于一种具有多沟槽的终端结构及其制造方法。

背景技术

在功率半导体元件中，耐电压能力是非常重要的指标。举例来说，由于一般沟槽式场效晶体管具备高耐电压能力、低导通电阻及高电流等特性，因此沟槽式场效晶体管已广泛应用于电源管理装置中做为功率半导体元件。

制作上述沟槽式场效晶体管通常需要繁复且多次的光罩制程，将增加制程时间及污染机会，使得功率半导体元件的良率及产能受到限制。

另一方面，一般沟槽式场效晶体管具有较大面积的终端结构，以提升崩溃电压。然而，对于目前体积微小化的电子元件发展趋势而言，此类具有大面积的终端结构显然已不合时宜。

发明内容

本发明的一方面在于提供一种半导体元件的终端结构。此半导体元件包含主动区及终端区，且终端区与主动区相邻。终端区具有上述终端结构，且终端结构包含基板、磊晶层、介电层、导电材料层及导电层。

磊晶层设置于基板上，且具有一耐压区。耐压区具有多个第一沟槽(trench)，其中第一沟槽是沿第一方向延伸。介电层是设置于诸第一沟槽内及部分磊晶层上。导电材料层是设置于诸第一沟槽内的介电层上。导电层覆盖诸第一沟槽，接触导电材料层及部分磊晶层，且电性连接上述主动区。

本发明的另一方面在于提供一种半导体元件的终端结构的制造方法。此半导体元件包含主动区及终端区，且终端区与主动区相邻且具有终端结构。此制造方法包含形成磊晶层于基材上，磊晶层具有一耐压区；形成多个沟槽于磊晶层的耐压区中，其中沟槽沿第一方向延伸且彼此平行排列；形成介电层于各沟槽内；形成导电材料层于各沟槽内的介电层上；以及形成导电层于各沟槽上，导电层接触导电材料层及部分磊晶层。

由于各沟槽的介电层是相互连接，透过沟槽结构增加，能在较小的面积中承受较高的崩溃电压，因此本发明所提供的半导体元件的终端结构可显着提升整体元件的崩溃电压。

附图说明

图1A是根据本发明的实施例所绘示的半导体元件100的剖面图；

图1B是根据本发明的实施例所绘示图1A的半导体元件沿A-A’剖面线的剖面上视图；

图2是根据本发明的实施例所绘示半导体元件200的剖面图；

图3A是根据本发明的实施例所绘示半导体元件300的剖面图；

图3B是根据本发明的实施例所绘示图3A的半导体元件沿B-B’剖面线的剖面上视图；

图4A是根据本发明的实施例所绘示半导体元件400a的剖面图；

图4B是根据本发明的实施例所绘示半导体元件400a的上视图；

图4C是根据本发明的实施例所绘示半导体元件400b中沟槽431b的上视图；

图4D是根据本发明的实施例所绘示的半导体元件400b的剖面上视图；

图5A～图5J是根据本发明的实施例所绘示的制造半导体元件的阶段示意图；

图6A～图6F是根据本发明的实施例所绘示的制造半导体元件的阶段示意图；

图7是根据本发明的实施例所绘示的制造半导体元件的阶段示意图；以及

图8是根据本发明的实施例所绘示的制造半导体元件的阶段示意图。

具体实施方式

本发明所提出的是一种半导体元件的终端结构及其制造方法，其可应用于如沟槽式金氧半萧特基能障二极管(TMBSdiode)、沟槽式绝缘栅双极性晶体管(TrenchIGBT)或沟槽式功率金氧半场效晶体管(TrenchPowerMOSFET)之类的沟槽式功率半导体元件。以下列举几个实施例来说明本发明的半导体元件的终端结构及其制造方法。

图1A是根据本发明的实施例所绘示的半导体元件100的剖面图。在图1A中，半导体元件100包含主动区101及终端区102，且终端区102与主动区101相邻。终端区102具有终端结构，且终端结构包含基板110、磊晶层120、介电层132、导电材料层133及导电层140。

磊晶层120是设置于基板110上，且具有耐压区130。耐压区130位于主动区101的沟槽式半导体单元103附近，且具有多个第一沟槽131。根据本发明的一实施例，基板110可为硅基板。根据本发明的一实施例，磊晶层120可为N型磊晶层。根据本发明的实施例，各第一沟槽131的宽度可为不相同设计。根据本发明的实施例，各第一沟槽131的宽度可为渐宽或渐窄设计。

介电层132是设置于诸第一沟槽131内及部分磊晶层120上。根据本发明的一实施例，介电层132是由氧化物所构成。根据本发明的实施例，每二相邻的第一沟槽131内的介电层132是彼此接触。

导电材料层133是设置于诸第一沟槽131内的介电层132上。根据本发明的一实施例，导电材料层133是由多晶硅或金属所构成。其中介电层132与导电材料层133两者宽度大小可根据实际所需耐压程度做比例上调整。

导电层140覆盖诸第一沟槽131，接触导电材料层133及部分磊晶层120，且电性连接上述主动区101及终端区102。根据本发明的实施例，导电层140为萧特基能障金属层。

根据本发明的实施例，终端结构还包含第二介电层夹置于导电层与部分导电材料层之间，令使导电层电性连接于部分第一沟槽内的导电材料层。由于内层介电层夹置于导电层与部分导电材料层之间，可令使导电材料层具有不同电位，提供不同的耐电压效果。

图1B是根据本发明的实施例所绘示图1A的半导体元件沿A-A’剖面线的剖面上视图。在图1B中，终端结构中磊晶层120的耐压区130具有第一沟槽131。第一沟槽131是沿一方向延伸且彼此平行排列，且介电层132及导电材料层133是设置于第一沟槽131内。

图2是根据本发明的实施例所绘示的半导体元件200的剖面图。在图2中，半导体元件200包含主动区201及终端区202，且终端区202与主动区201相邻。终端区202具有终端结构，且终端结构包含基板210、磊晶层220、介电层232、导电材料层233及导电层240。

磊晶层220是设置于基板210上，且具有耐压区230。耐压区230位于主动区201的沟槽式半导体单元203附近，且具有多个第一沟槽231。根据本发明的一实施例，基板210可为硅基板。根据本发明的一实施例，磊晶层220可为N型磊晶层。根据本发明的实施例，各第一沟槽231的宽度可为不相同设计。根据本发明的实施例，各第一沟槽231的宽度可为渐宽或渐窄设计。根据本发明的实施例，各第一沟槽231之间的各沟槽间隔250的宽度不相同。根据本发明的实施例，各第一沟槽231之间的各沟槽间隔250呈渐疏或渐密排列。

介电层232是设置于诸第一沟槽231内及部分磊晶层220上。根据本发明的一实施例，介电层232是由氧化物所构成。根据本发明的实施例，每二相邻的第一沟槽231内的介电层232是由一沟槽间隔250所隔开。根据本发明的实施例，各第一沟槽231之间的各沟槽间隔250还包含掺杂区251。根据本发明的实施例，掺杂区251可为P型掺杂。加入P型掺杂可防止漏电流从外围提早发生，藉此提升崩溃电压。

导电材料层233是设置于诸第一沟槽231内的介电层232上。根据本发明的一实施例，导电材料层233是由多晶硅或金属所构成。根据本发明的实施例，各第一沟槽231内的介电层232及导电材料层233与磊晶层220具有一平坦化表面。当然终端结构也可以以非平坦方式进行，例如图1A中终端结构还包含第一介电层134设置于上述介电层132及导电材料层133与磊晶层120所构成平坦化表面上，其中第一介电层134与介电层132可为同一步骤所形成。此第一介电层134是位于每二相邻的第一沟槽131间彼此接触的介电层132上。

导电层240覆盖诸第一沟槽231，接触导电材料层233及部分磊晶层220，且电性连接上述主动区201及终端区202。根据本发明的实施例，导电层240为萧特基能障金属层。

图3A是根据本发明的实施例所绘示的半导体元件300的剖面图。在图3A中，半导体元件300包含主动区301及终端区302，且终端区302与主动区301相邻。终端区302具有终端结构，且终端结构包含基板310、磊晶层320、介电层332、导电材料层333及导电层340。

磊晶层320是设置于基板310上，且具有耐压区330。耐压区330与主动区301的沟槽式半导体单元303相邻，且具有多个第一沟槽331。根据本发明的一实施例，基板310可为硅基板。根据本发明的一实施例，磊晶层320可为N型磊晶层。根据本发明的实施例，各第一沟槽331的宽度不相同。根据本发明的实施例，各第一沟槽331的宽度可为渐宽或渐窄。根据本发明的实施例，各第一沟槽331之间的各沟槽间隔350的宽度不相同。根据本发明的实施例，各第一沟槽331之间的各沟槽间隔350呈渐疏或渐密排列。

介电层332是设置于诸第一沟槽331内及部分磊晶层320上。根据本发明的一实施例，介电层332是由氧化物所构成。根据本发明的实施例，每二相邻的第一沟槽331内的介电层332是由一沟槽间隔350所隔开。

导电材料层333是设置于诸第一沟槽331内的介电层332上。根据本发明的一实施例，导电材料层333是由多晶硅或金属所构成。根据本发明的实施例，各第一沟槽331内的介电层332与部分磊晶层320上包含一第一介电层334。此第一介电层334是位于每二相邻的第一沟槽331间的沟槽间隔350上方，如图3A所示第一介电层334还根据制程变化扩大到位于沟槽间隔350接邻的介电层332上方。

导电层340覆盖诸第一沟槽331，接触导电材料层333及部分磊晶层320，且电性连接上述主动区301及终端区302。根据本发明的实施例，导电层340为萧特基能障金属层。

图3B是根据本发明的实施例所绘示的图3A的半导体元件沿B-B’剖面线的剖面上视图。在图3B中，介电层332及导电材料层333是设置于第一沟槽331内，且每二相邻的第一沟槽331之间具有沟槽间隔350。

图4A是根据本发明的实施例所绘示的半导体元件400a的剖面图。在图4A中，半导体元件400a包含主动区401及终端区402，且终端区402与主动区401相邻。终端区402具有终端结构，且终端结构包含基板410、磊晶层420、介电层432、导电材料层433及导电层440。

磊晶层420是设置于基板410上，且具有耐压区430。耐压区430位于主动区401的沟槽式半导体单元403附近，且包含一个以上的第二沟槽431a沿一方向延伸。根据本发明的一实施例，基板410可为硅基板。根据本发明的一实施例，磊晶层420可为N型磊晶层。根据本发明的实施例，第二沟槽431a具有和图3A中的各第一沟槽331相同的介电层332及导电材料层333。

介电层432是设置于第二沟槽431a内及部分磊晶层420上。根据本发明的一实施例，介电层432是由氧化物所构成。

导电材料层433是设置于第二沟槽431a内的介电层432上。根据本发明的一实施例，导电材料层433是由多晶硅或金属所构成。

导电层440覆盖第二沟槽431a，接触导电材料层433及部分磊晶层420，且电性连接上述主动区401及终端区402。根据本发明的实施例，导电层440为萧特基能障金属层。

图4B是根据本发明的实施例所绘示半导体元件的剖面上视图。其中，图4A为沿着图4B的C-C’剖面线的剖面图。在图4B中，具有介电层332及导电材料层333位于第一沟槽331内(图未标示第一沟槽331)，介电层432及导电材料层433位于第二沟槽431a(图未标示第一沟槽431a)，终端结构中磊晶层420的耐压区430具有第一沟槽331及第二沟槽431a。第一沟槽331是沿第一方向延伸且彼此平行排列。每二相邻的第一沟槽331之间具有沟槽间隔350。第二沟槽431a是沿第二方向延伸。根据本发明的实施例，上述各第一沟槽331的第一方向与第二沟槽431a的第二方向呈正交。

图4C是根据本发明的实施例所绘示的半导体元件的沟槽431b的剖面上视图。在图4C中，终端结构中磊晶层420的耐压区430具有第一沟槽331及第二沟槽431b。第一沟槽331是沿第一方向延伸且彼此平行排列。第二沟槽431b是沿第二方向延伸且彼此平行。根据本发明的实施例，上述各第一沟槽331的第一方向与第二沟槽431b的第二方向呈正交，且第二沟槽431b可视所需要状况在部分平行的第一沟槽331呈正交，不需如图4B只有一条第二沟槽431a贯穿所有第一沟槽331。

图4D是根据本发明的实施例所绘示半导体元件的400b的剖面上视图。为图4C的第一沟槽331与第二沟槽431a上面的架构，在图4D中，介电层332及导电材料层333是设置于第一沟槽331内，且每二相邻的第一沟槽331之间具有沟槽间隔350。介电层432及导电材料层433是设置于第二沟槽431b内。根据本发明的实施例，介电层332及介电层432的材料相同，且导电材料层333及导电材料层433的材料相同。由于在此实施例中将导电材料层333与导电材料层433做部分正交连接，因此可以根据不同耐压的需求，设计出各种不同的耐压架构。

图5A～图5J是根据本发明的实施例所绘示的制造半导体元件的阶段示意图。在图5A中，提供基板510。根据本发明的实施例，基板510为硅基板。在图5B中，形成磊晶层520于基板510上，其中磊晶层520可分为主动区501及终端区502，且形成磊晶层520是形成N型磊晶层。

在图5C中，磊晶层520具有耐压区530与主动区501相邻。形成多个沟槽531于耐压区530，且各沟槽531是沿第一方向延伸。每二相邻的沟槽531之间具有沟槽间隔，且沟槽间隔的宽度为d1。根据本发明的实施例，形成各沟槽531的步骤包含蚀刻磊晶层520以形成各沟槽531，及移除各沟槽531表面的一氧化层，如地5D图所示。各沟槽531表面的一氧化层被移除之后，每二相邻的沟槽531之间的沟槽间隔宽度为d2，其中d2小于d1。

在图5E中，形成介电层532于各沟槽531内。根据本发明的实施例，每二相邻的沟槽531内的介电层532是彼此接触。

在图5F中，形成导电材料层533于各沟槽531内的介电层532上。如图5G所示，形成导电材料层533的步骤包含将导电材料填入并覆盖各沟槽531；以及移除部分导电材料，以形成导电材料层533于各沟槽531中。根据本发明的实施例，上述制造方法还包含如图5H所示形成第二介电层534于磊晶层520、介电层532及导电材料层533上；以及如图5I所示移除部分第二介电层534，以暴露导电材料层533以及部分磊晶层520。根据本发明的实施例，移除部分第二介电层534，以形成第一介电层535于每二相邻的沟槽531间彼此接触的介电层532上。

在图5J中，形成导电层540于各沟槽531上，导电层540接触导电材料层533及部分磊晶层520。根据本发明的实施例，形成导电层540是形成萧特基能障金属层。

图6A～图6F是根据本发明的实施例所绘示的制造半导体元件的阶段示意图。图6A是接续图5D的另一实施例。在图6A中，形成介电层632于各沟槽631内。根据本发明的实施例，每二相邻的沟槽631内的介电层632是由一沟槽间隔650所隔开。

在图6B中，形成导电材料层633于各沟槽631内的介电层632上。根据本发明的实施例，形成导电材料层633的步骤包含将导电材料填入并覆盖各沟槽631；以及移除部分导电材料，以形成导电材料层633于各沟槽631中，如图6C所示。根据本发明的实施例，上述制造方法还包含形成第二介电层634于磊晶层620、介电层632及导电材料层633上；以及移除部分第二介电层634，以暴露导电材料层633以及部分磊晶层620，如第6D～6E图所示。根据本发明的实施例，移除部分第二介电层634，以形成第一介电层635于每二相邻的沟槽631间的沟槽间隔650上。根据本发明的实施例，上述制造方法还包含使磊晶层、介电层及导电材料层形成平坦化表面。

在图6F中，形成导电层640于各沟槽631上，导电层640接触导电材料层633及部分磊晶层620。根据本发明的实施例，形成导电层640是形成萧特基能障金属层。

图7是根据本发明的实施例所绘示的制造半导体元件的阶段示意图。在图7中，位于基板710上的磊晶层720具有耐压区730。先在耐压区730以外的区域覆盖介电层732及光阻层740，再进行掺杂制程741。透过掺杂制程741，在磊晶层720的表面形成掺杂区751。根据本发明的实施例，掺杂区751为P型掺杂区。根据本发明的实施例，此掺杂步骤可设计在磊晶层尚未形成沟槽之前。

图8是根据本发明的实施例所绘示的制造半导体元件的阶段示意图。在图8中，位于基板810上的磊晶层820具有耐压区830。耐压区830已形成多个沟槽831、介电层832及导电材料层833，其中每二相邻的沟槽831之间具有沟槽间隔850。先在耐压区830以外的区域覆盖光阻层840，再进行掺杂制程841。透过掺杂制程841，在每二相邻的沟槽831之间具有沟槽间隔850形成掺杂区851。根据本发明的实施例，掺杂区851为P型掺杂区。根据本发明的实施例，此掺杂步骤是在形成导电层之前。

在本发明的实施例中，半导体元件的终端结构包含多个沟槽位于耐压区，且各沟槽内均具有介电层及导电材料层。本发明的实施例所提供的终端结构可以有效缩减功率半导体元件中终端区的占有面积，以达到体积微小化的目的。另一方面，由于各沟槽的介电层是相互连接，透过沟槽的起伏结构以增加介电层的表面积，能在较小的面积中承受较高的崩溃电压，因此本发明所提供的半导体元件的终端结构可显着提升整体元件的崩溃电压。在本发明的一实施例中，终端结构的崩溃电压可提升10～20％以上，且其面积减少50％以上。在本发明的实施例所提供的终端结构的制造方法中，仅需三至四道光罩制程即可完成先前技术所需繁琐的光罩制程，如此便能有效简化制程时间及提高生产效能。

虽然本发明的实施例已揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当以所附的权利要求书所界定的范围为准。

Claims (15)

1.一种半导体元件的终端结构，其特征在于，该半导体元件包含一主动区及一终端区与该主动区相邻，该终端区具有该终端结构，该终端结构包含：

一基板；

一磊晶层，设置于该基板上，该磊晶层具有一耐压区，且该耐压区具有多个第一沟槽，其中所述第一沟槽沿一第一方向延伸且彼此平行排列；

一介电层，设置于每一第一沟槽内及部分该磊晶层上；

一导电材料层，设置于每一第一沟槽内的该介电层上；以及

一导电层，覆盖所述第一沟槽，接触该导电材料层及部分该磊晶层，且电性连接该主动区。

2.根据权利要求1所述的半导体元件的终端结构，其特征在于，每二相邻的第一沟槽内的该介电层是彼此接触。

3.根据权利要求1所述的半导体元件的终端结构，其特征在于，每二相邻的第一沟槽内的该介电层是由一沟槽间隔所隔开。

4.根据权利要求3所述的半导体元件的终端结构，其特征在于，位于所述第一沟槽之间的所述沟槽间隔的宽度相异。

5.根据权利要求3所述的半导体元件的终端结构，其特征在于，位于所述第一沟槽之间的所述沟槽间隔还包含一掺杂区。

6.根据权利要求1所述的半导体元件的终端结构，其特征在于，所述第一沟槽的该介电层、该导电材料层具有一平坦化表面。

7.根据权利要求1所述的半导体元件的终端结构，其特征在于，还包含一第一介电层，其中该第一介电层是位于每二相邻的第一沟槽内彼此接触的该介电层上方，或每二相邻的第一沟槽间由一沟槽间隔所隔开，该第一介电层位于该沟槽间上方。

8.根据权利要求1所述的半导体元件的终端结构，其特征在于，还包含一个以上的第二沟槽沿第二方向延伸，该第二沟槽内具有和所述第一沟槽相同的该介电层及该导电材料层。

9.根据权利要求8所述的半导体元件的终端结构，其特征在于，所述第一沟槽的第一方向与该第二沟槽的第二方向是呈正交。

10.一种半导体元件的终端结构的制造方法，其特征在于，该半导体元件包含一主动区及一终端区与该主动区相邻，该终端区具有一终端结构，该终端结构的制造方法包含：

形成一磊晶层于一基材上，该磊晶层具有一耐压区；

形成多个沟槽于该磊晶层的该耐压区中，其中所述沟槽沿一第一方向延伸且彼此平行排列；

形成一介电层于每一沟槽内；

形成一导电材料层于每一沟槽内的该介电层上；以及

形成一导电层于所述沟槽上，该导电层接触该导电材料层及部分该磊晶层。

11.根据权利要求10所述的半导体元件的终端结构的制造方法，其特征在于，形成所述沟槽的步骤包含：

蚀刻该磊晶层以形成所述沟槽；以及

移除所述沟槽表面的一氧化层。

12.根据权利要求10所述的半导体元件的终端结构的制造方法，其特征在于，每二相邻的沟槽内的该介电层是彼此接触。

13.根据权利要求10所述的半导体元件的终端结构的制造方法，其特征在于，每二相邻的沟槽内的该介电层是由一沟槽间隔所隔开。

14.根据权利要求13所述的半导体元件的终端结构的制造方法，其特征在于，还包含形成一掺杂区于所述沟槽之间的该沟槽间隔中。

15.根据权利要求10所述的半导体元件的终端结构的制造方法，其特征在于，还包含使该磊晶层、该介电层及该导电材料层形成一平坦化表面。