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CN104979401A - 半导体器件和集成电路 - Google Patents

半导体器件和集成电路 Download PDF

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CN104979401A CN201510150408.1A CN201510150408A CN104979401A CN 104979401 A CN104979401 A CN 104979401A CN 201510150408 A CN201510150408 A CN 201510150408A CN 104979401 A CN104979401 A CN 104979401A
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Abstract

本发明涉及半导体器件和集成电路。一种半导体器件在包括主表面的半导体衬底中包括晶体管。该晶体管包括源极区、漏极区、主体区和相邻于主体区的栅电极结构。源极区和漏极区沿着第一方向布置，第一方向平行于主表面。主体区被布置在源极区和漏极区之间。主体区包括在主表面处的上主体区和远离主表面的下主体区，下主体区的第一宽度小于上主体区的第二宽度。在与第一方向正交的方向上测量第一宽度和第二宽度。

Description

半导体器件和集成电路
背景技术
在汽车和工业电子器件中普遍采用的功率晶体管需要低的导通状态电阻（Ron），同时确保高电压阻塞能力。例如，MOS（“金属氧化物半导体”）功率晶体管应当能够根据应用需求阻塞几十到几百或几千伏的漏到源电压Vds。MOS功率晶体管通常在一般大约2到20V的栅源电压下传导可以高达几百安培的非常大的电流。
其中电流流动主要平行于半导体衬底的主表面进行的横向功率器件对于半导体器件是有用的，在该半导体器件中集成了另外的部件，例如开关、桥和控制电路。
此外，存在关于电气SOA（“安全操作区”）的特定要求。这一方面适用于在较高栅极电压下的线性操作区域，以及适用于对在0V的栅源电压下的雪崩击穿的抗性。特别地，期望抑制寄生双极晶体管，因为寄生双极晶体管的激活可能导致由于电流细丝的生成所致的半导体器件的毁坏。
发明内容
本发明的目的是提供具有改进的电气特性的半导体器件。
根据本发明，上述目的是通过根据独立权利要求所要求保护的主题来实现的。在从属权利要求中定义另外的实施例。
本领域技术人员在阅读以下详细描述并且观看附图之后将认识到附加的特征和优点。
附图说明
附图被包括以提供对实施例的进一步理解并且被并入该说明书中并且构成该说明书的一部分。附图图示了主要实施例并且与描述一起用于解释原理。将容易认识到其它实施例和预期优点中的很多，因为通过参考以下详细描述它们变得更好地被理解。附图的元素不一定是相对于彼此按照比例的。同样的附图标记指定对应的类似部分。
图1A示出在平行于半导体衬底的主表面的平面中的根据一实施例的半导体器件的横截面视图；
图1B示出图1A中示出的半导体器件的另外横截面视图；
图1C示出在平行于半导体衬底的主表面的平面中的根据另外的实施例的半导体器件的横截面视图；
图1D示出图1C中示出的半导体器件的另外横截面视图；
图2A示出在平行于半导体衬底的主表面的平面中的根据另外的实施例的半导体器件的横截面视图；
图2B示出图2A中示出的半导体器件的第一横截面视图；
图2C示出在与图2B的横截面视图的方向正交的方向上的在图2A中示出的半导体器件的横截面视图；
图2D示出在平行于半导体衬底的主表面的另一平面中的根据图2A的实施例的半导体器件的横截面视图；
图2E示出包括变型的对应于图2D的横截面视图的半导体器件的横截面视图；
图2F示出在不同位置截取的对应于图2C的横截面视图的半导体器件的横截面视图；
图2G示出在与图2B的横截面视图的方向正交的方向上的在图2A中示出的半导体器件的另外部分的横截面视图；
图3A示出根据另外实施例的半导体器件的横截面视图；
图3B示出在与图3A的横截面视图的方向正交的方向上的图3A的半导体器件的横截面视图；以及
图4A和4B图示根据实施例的转换器的等效电路图。
具体实施方式
在以下详细描述中参考附图，附图形成该描述的一部分并且在附图中通过图示的方式图示其中可实践本发明的具体实施例。就此而言，参考被描述的图的取向，使用诸如“顶”、“底”、“前”、“背”、“居首”、“拖尾”等的方向性术语。因为可以以若干不同取向来定位本发明的实施例的部件，所以方向性术语用于图示的目的并且绝非限制性的。应当理解的是，可以利用其他实施例，并且可以在不背离权利要求所定义的范围的情况下做出结构或逻辑改变。
实施例的描述不是限制性的。特别地，下文描述的实施例的元素可以与不同实施例的元素组合。
在以下描述中使用的术语“晶片”、“衬底”或“半导体衬底”可包括具有半导体表面的任何基于半导体的结构。晶片和结构应当被理解为包括硅、绝缘体上硅（SOI）、蓝宝石上硅（SOS）、掺杂和未掺杂半导体、由基本半导体基础支撑的硅的外延层和其它半导体结构。半导体不需要是基于硅的。半导体还可以是硅锗、锗、或砷化镓。根据其它实施例，碳化硅（SiC）或氮化镓（GaN）可形成半导体衬底材料。
如在本说明书中使用的术语“横向”和“水平”旨在描述与半导体衬底或半导体本体的第一表面平行的取向。这可以例如是晶片或管芯的表面。
如在本说明书中使用的术语“垂直”旨在描述被布置为与半导体衬底或半导体本体的第一表面正交的取向。
图和描述通过指示紧挨着掺杂类型“n”或“p”的“-”或“+”来说明相对掺杂浓度。例如“n-”表示比“n”掺杂区域的掺杂浓度更低的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域更高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不一定具有相同的绝对掺杂的浓度。例如，两个不同“n”掺杂区域可具有相同或不同绝对掺杂浓度。在图和描述中，为了更好理解的目的，经常将掺杂部分指定为“p”或“n”掺杂。如将清楚理解的，该指定决非旨在是限制性的。掺杂类型可以是任意的，只要实现所描述的功能。此外，在所有实施例中，掺杂类型可相反。
如本文使用的，术语“具有”、“包含”、“包括”、“含有”等是指示陈述的元素或特征的存在的开放式术语，但不排除附加的元素或特征。冠词“一个”、“一种”和“该”旨在包括复数以及单数，除非上下文清楚地另有声明。
如在该说明书中采用的，术语“耦合”和/或“电耦合”不意味着表示元件必须直接耦合在一起，可在“耦合”或“电耦合”的元件之间提供介于中间的元件。术语“电连接”旨在描述在电连接在一起的元件之间的低欧姆电连接。
本说明书涉及半导体部分被掺杂有的“第一”和“第二”导电类型的掺杂剂。第一导电类型可以是p型并且第二导电类型可以是n型或反之亦然。如通常已知的，根据源极和漏极区的掺杂类型或极性，MOSFET可以是n沟道或p沟道MOSFET。例如，在n沟道MOSFET中，源极和漏极区被掺杂有n型掺杂剂，并且电流方向是从漏极区到源极区。在p沟道MOSFET中，源极和漏极区被掺杂有p型掺杂剂，并且电流方向是从源极区到漏极区。如将清楚理解的，在本说明书的上下文中，掺杂类型可以是相反的。
如果使用方向性语言描述具体电流路径，该描述应当仅仅被理解为指示该路径而不是电流流动的极性，即晶体管是p沟道还是n沟道晶体管。图可包括极性敏感部件，例如二极管。如将清楚理解的，这些极性敏感部件的具体布置被给出作为示例并且可以是相反的，以便实现所描述的功能，这取决于第一导电类型是表示n型还是p型。
描述实施例，同时特别参考所谓的常关断晶体管，即当没有施加栅极电压或施加0V的栅极电压时处于关断状态的晶体管。如将清楚理解的，本教导可等同适用于常导通晶体管，即当没有施加栅极电压或施加0V的栅极电压时处于导通状态的晶体管。
图1A示出在平行于半导体衬底的主表面的平面中截取的半导体器件1或集成电路的横截面视图。半导体器件1在包括主表面的半导体衬底中包括晶体管200。晶体管200包括源极区201、漏极区205和主体区220。晶体管还包括相邻于主体区220的栅电极结构209。例如，栅电极结构209可包括栅极电介质211和栅电极210，栅极电介质211被布置在栅电极210和主体区220之间。源极区201和漏极区205沿着第一方向被布置，第一方向平行于主表面。主体区220被布置在源极区201和漏极区205之间。
图1B示出如还在图1A中指示的II和II'之间的横截面视图，示出半导体衬底100和主表面110。如在图1B中具体图示的，主体区220包括在主表面110处的上主体区212和远离主表面110的下主体区213。下主体区213的第一宽度小于上主体区212的第二宽度。在与第一方向正交的方向上测量第一宽度和第二宽度。根据一实施例，源极区201可以电耦合到源电极202。漏极区205可以电耦合到漏电极206。根据实施方式，源电极202和漏电极206可被布置在相对于第一方向正交地延伸的相应接触沟槽中。
图1C和1D图示根据另外实施例的半导体器件的元件。如在图1C和1D中示出的，半导体器件1在包括主表面110的半导体衬底100中包括晶体管200。晶体管200包括源极区201、漏极区205、主体区220，主体区220被布置在源极区201和漏极区205之间。晶体管还包括相邻于主体区220的栅电极结构209。栅电极结构209可包括栅电极210和被布置在栅电极210和主体区220之间的栅极电介质211。晶体管200还包括与主体区200的顶表面接触的主体接触部分225，主体接触部分电耦合到源极端子226。主体区的顶表面被布置在半导体衬底100的主表面110的一侧上。源极区和漏极区201、205沿着第一方向被布置，第一方向平行于主表面110。根据图1C中所示的实施例，主体接触部分经由源极连接布线227电耦合到源极端子226。然而，根据另外实施例，该电连接可以以替换的方式被实施。
图1C和1D示出根据再另外实施例的半导体器件的横截面视图。图1C和1D中示出的半导体器件1在包括主表面110的半导体衬底100中包括晶体管200。晶体管200包括源极区201、漏极区205、主体区220，主体区220包括沟道区213。晶体管还包括栅电极结构209。例如，栅电极结构209可包括栅极电介质211和栅电极210，栅极电介质211被布置在栅电极210和主体区220之间。半导体器件还包括与主体区220接触的主体接触部分225。源极区201和漏极区205沿着平行于主表面110的第一方向被布置。主体区220被布置在源极区201和漏极区205之间。主体区220具有沿第一方向延伸的鳍片的形状。鳍片具有在主表面110处的顶侧220a以及到侧壁220b。主体接触部分225接触鳍片的顶侧220a。
当施加适当电压到栅电极210时，在主体区220和栅电极结构209之间的边界处形成反型层。相应地，晶体管200处于从源极区201到漏极区205的导电状态。通过形成栅电极结构209的部件的栅电极来控制在主体区220中定义的沟道的导电性。通过控制在主体区220中形成的沟道的导电性，可控制从源极区201经由在主体区220中形成的沟道到漏极区205的电流流动。当晶体管被切断时，在主体区220和栅电极结构209之间的边界处未形成导电沟道，从而亚阈值电流流动。
由于图1B和1D图示的具体结构（根据其，下主体区的第一宽度小于上主体区的第二宽度），可以容易接触上主体区并且上主体区可具有低电阻值。此外，由于小的第一宽度，可通过施加适当栅极电压到栅电极210来完全耗尽下主体区。因此，考虑到由第一宽度确定的沟道宽度以及使能到主体区的低欧姆接触的上主体区的宽度，优化半导体器件。特别地，图1A到1D图示的结构使能具有低电阻率的主体接触部分。由此使能主体区到源极端子的低欧姆接触，并且寄生双极晶体管可退化或被抑制。
图2A示出根据另外实施例的半导体器件1或集成电路的横截面视图。在如还在图2C中指示的V和V'之间截取图2A的横截面视图，换言之，靠近半导体衬底的主表面截取图2A的横截面视图。
半导体器件1包括晶体管200。图2A中示出的晶体管200包括源极区201、漏极区205、主体区220、和漂移区260。源极区201、漏极区205和漂移区260可被掺杂有第一导电类型的掺杂剂，例如n型掺杂剂。源极和漏极区201、205的掺杂浓度可以高于漂移区260的掺杂浓度。主体区220被布置在源极区201和漂移区260之间。主体区220被掺杂有第二导电类型的掺杂剂，例如有p型掺杂剂。漂移区260可被布置在主体区220和漏极区205之间。沿着平行于半导体衬底100的主表面110的第一方向布置源极区201、主体区220、漂移区260和漏极区205。源极区201连接到源电极202。漏极区205连接到漏电极206。半导体器件1还包括栅电极结构209。栅电极结构209可包括栅电极210，栅电极210可凭借诸如硅氧化物之类的绝缘栅极电介质材料211来与主体区220绝缘。根据另外实施方式，栅电极结构209并不包括栅极电介质层并且该器件可实施例如JFET（“结型场效应晶体管”）。根据一实施例，该晶体管可还包括相邻于漂移区260布置的场板250。场板250凭借诸如硅氧化物之类的绝缘场电介质层251与漂移区260绝缘。晶体管200是横向晶体管。相应地，从源极区201到漏极区205的电流流动主要在平行于半导体衬底的主表面的第一方向上完成。
当将适当的电压施加到栅电极210时，在主体区220和绝缘栅极电介质材料211之间的边界处形成反型层。相应地，晶体管处于从源极区201经由漂移区260到漏极区205的导电状态。通过栅电极控制在主体区220中形成的沟道的导电性。通过控制在沟道区中形成的沟道的导电性，可控制从源极区201经由在主体区220和漂移区260中形成的沟道到漏极区205的电流流动。
当晶体管被切断时，在主体区220和绝缘栅极电介质材料211之间的边界处未形成导电沟道，从而亚阈值电流流动。
根据一实施例，晶体管可被实施为常关断晶体管。根据另外实施例，晶体管可被实施为常导通晶体管。在该情况下，主体区220可被掺杂有第一导电类型的掺杂剂，例如n型掺杂剂。
可以将适当的电压施加到处于关断状态的场板。例如，场板250可电耦合到源极端子，源极端子还电耦合到源电极202。在关断状态中，场板250耗尽来自漂移区260的电荷载流子，从而改进晶体管200的击穿电压特性。在包括场板250的晶体管200中，相比于不具有场板的器件，可增大漂移区260的掺杂浓度，而不使击穿电压特性退化。由于漂移区的更高掺杂浓度，进一步减小导通电阻RDSon，导致改进的器件特性。
图2B图示了如还在图2A中指示的沿着第一方向的I和I'之间的半导体器件1的横截面视图。图2B的横截面视图被截取以使得横断主体区220和漂移区260。如由虚线指示的，栅极沟槽212被布置为在附图的描绘平面之前和之后的平面中相邻于主体区220。此外，场板沟槽252可被布置为在附图的描绘平面之前和之后的平面中相邻于漂移区260。栅极沟槽212和场板沟槽252在衬底100的深度方向上从主表面110延伸。因此，栅电极相邻于主体区220的至少两侧（例如相对侧）。此外，主体区220具有第一脊的形状。由于场板沟槽252的存在，根据一实施例，漂移区260可具有第二脊的形状。
源极区201从主表面110延伸到衬底100的深度方向（即相对于主表面110正交）中。漏极区205同样在衬底100的深度方向上从主表面110延伸。
图2C图示了如还在图2A中指示的II和II'之间截取的半导体器件的横截面视图。在II和II'之间的方向与第一方向正交。如在图2C中示出的，主体区220具有脊或鳍片的形状。例如，脊可具有顶侧220a以及第一和第二侧壁220b。
如在图2C中进一步示出的，主体区220包括具有第一宽度d1的下主体区213和具有第二宽度d2的上主体区212，第一和第二宽度在II-II'的方向（即与第一方向正交）上被测量。
当半导体器件1被操作在导通状态中时，沿着第一和第二侧壁220b形成导电反型层。
根据一实施例，下主体区220的宽度d1满足以下关系：
d1 ≤ 2 * ld，其中ld 指示在栅极电介质层211和主体区220之间的界面处形成的耗尽区的长度。例如耗尽区的最大宽度可被确定为：
其中，εs指示半导体材料的介电常数（对于硅是11.9 × ε0，ε0 = 8.85 x 10-14 F/cm），k指示玻尔兹曼常数（1.38066 × 10-23 J/k），T指示温度，ln指示自然对数，NA 指示半导体主体的杂质浓度，ni指示本征载流子浓度（对于在27℃下的硅是1.45 × 1010 cm-3 ），并且q指示元电荷（1.6 × 10-19 C）。
通常，耗尽区的长度根据栅极电压而变化。假定在晶体管中，在对应于阈值电压的栅极电压下耗尽区的长度对应于耗尽区的最大宽度。例如，第一脊的宽度沿着半导体衬底100的主表面110可以是大约20到400nm，例如40到120nm。
而且，长度对宽度的比率可以满足以下关系：s1/d1 > 2.0，其中s1指示与栅电极210重叠的第一脊的长度，或换句话说，如还在图2A中图示的沿着第一方向测量的沟道区的长度。根据另外的实施例，s1/d1 > 2.5。
根据其中宽度d1 ≤ 2 * ld的实施例，晶体管200的一部分是所谓的“完全耗尽”晶体管，其中当栅电极210被设置到导通电压时，下主体区213被完全耗尽。在这样的晶体管中，可以实现最优亚阈值电压，并且可有效抑制短沟道效应，导致改进的器件特性。
上主体区212实施主体连接注入区。主体接触部分被配置为将主体区220电耦合到源极端子。由此，寄生双极晶体管可退化或被抑制。上主体区212可被掺杂有处于比下主体区213更高的浓度的第二导电类型的掺杂剂。例如，上主体区212的第二导电类型的掺杂剂的杂质浓度可超过下主体区213的掺杂剂的杂质浓度50%或更多，例如超过100%或更多。通过对应地设置上主体区212的杂质浓度，可设置上主体区212中的阈值电压以优化器件特性。例如，可设置上主体区212中的阈值电压，使得在某一栅极电压下，包括上主体区212的晶体管未被设置为导通状态，而包括下主体区213的晶体管被设置到导通状态。例如，上主体区213的深度t2可以小于1μm。
上主体区212具有比第一宽度d1更大的第二宽度d2。因此，用于将上主体区212电耦合到源极连接布线227的源极接触225可被形成为具有第四宽度d4。例如，第四宽度d4可以大于下主体区220的第一宽度。由于与下主体区213的d1相比的上主体区212的较大宽度d2，所以可改进源极接触225的对准。而且，源极接触225的第四宽度可被设置为减小在源极连接布线227和主体区220之间的接触的电阻的值。作为结果，寄生双极晶体管可被进一步退化或抑制，导致改进的器件特性。例如，第二宽度d2可以是第一宽度d1的至少两倍。根据具体示例，d2可以是至少140nm。
如在图2C中进一步示出的，栅电极210可以被布置在栅极沟槽212中。主体区220可以被布置在相邻的栅极沟槽212之间。栅极沟槽在其下部分中具有比在相邻于半导体衬底的主表面110的部分更大的宽度。因此，如上文已经讨论的，在相邻栅极沟槽212之间的主体区或台面具有变化的宽度。
图2D示出在平行于衬底的主表面的平面中在远离主表面110的一侧处的半导体器件的横截面视图。在如还在图2C中指示的VI和VI'之间截取图2D的横截面视图。图2D的横截面视图被截取为横断下主体区213。图2D的横截面视图与图2A的横截面视图尤其不同，因为主体区213的第一宽度d1小于图2A中示出的上主体区212的第二宽度。
图2E示出半导体器件的另外实施例。如在图2E中示出的，与图2A中图示的实施例不同，栅电极并不沿着第一方向延伸到主体区220的右手侧边界或左手侧边界。换言之，上主体区的一部分横向延伸到栅电极之外。相应地，当将用于在包括下主体区的晶体管上切换的适当栅极电压施加到栅电极时，上主体区的该部分未贡献于从源极区201到漏极区205的电流流动。因此，从源极区到漏极区的该电流流动主要通过栅电极的下部分来控制。根据该实施例，当将导电沟道解释为上主体区212和下主体区213的并联电路时，下主体区213主要贡献于电流流动。因为由于下主体区的小宽度，可以通过施加适当栅极电压到栅电极210来完全耗尽下主体区213，可进一步改进得到的半导体器件的电流电压特性。
图2F示出如还在图2A中指示的VII和VII'之间截取的半导体器件的另外横截面视图。在图2F中，相同附图标记指定如在图2C所示的相同部件。然而，与图2C中图示的横截面视图不同，存在接触被布置在沟槽中的相应栅电极210的栅极导电线228。栅极导电线228可以平行于源极连接布线227。
根据实施例，漂移区260可包括不被图案化以形成脊的平坦表面。根据另外实施例，场板250可被布置在沟槽252中，使得漂移区260包括脊。图2G示出其中场板210被布置在场板沟槽252中的半导体器件的实施例。由于在场板沟槽252之间的距离，漂移区260具有大于主体区的宽度d1或d2的宽度d3。因此，场板沟槽252可被布置在较大距离处，使得被布置在相邻场板沟槽252之间的漂移区260的部分具有较大的宽度。根据另一实施例，d3可被选择为大致等于d2。通常，在场板和漂移区之间的场电介质层的厚度比栅极电介质层的厚度更厚，以增大漏源击穿电压。这可导致与栅极沟槽相比的场板沟槽的较大节距。
为了改进在沟道区中的半导体器件的特性并且进一步改进在漂移区中的器件特性，可使用适当蚀刻掩模来完成对栅电极和场板的图案化，以致分别提供在栅极沟槽和场板沟槽之间的不同距离。
例如，这可通过形成具有较小节距的一组栅极沟槽212并且通过形成具有较大节距的一组场板沟槽252来完成。根据一实施例，栅极沟槽212和场板沟槽252可以与彼此分离。根据另外实施例，栅极沟槽212和场板沟槽252可合并以致形成一个具有不同宽度的单个沟槽。根据另外实施例，栅极沟槽212和场板沟槽252可通过各向异性蚀刻方法或通过具有与垂直方向相比在水平方向上的相当小的蚀刻速率的蚀刻方法来形成。另外，可使用用于定义上主体区的主要各向异性蚀刻方法，并且使用具有大各向同性部件的蚀刻方法以致定义较宽的沟槽部分来蚀刻栅极沟槽212。由此，可减小下主体区213的宽度。
图2A到2G中图示的半导体器件实施横向功率晶体管。它们可以在DC/DC或AC/DC转换器中被采用，因为可以以容易的方式来集成它们。此外，它们可实现高电流密度，从而它们可被采用用于小功率和在10V和几百伏之间的电压。
可以以各种方式修改上文解释的概念。例如，漂移区260可以以不同方式来实施。此外，可以在不具有包括导电填充的场板的情况下实施半导体器件。例如，半导体器件可例如包括如常规的在第一方向上延伸的交替p和n掺杂补偿区域的堆叠。由此，可实施补偿器件或超级结器件。根据再另外实施例，漂移区可被免除。
图3A和3B图示半导体器件的另外实施例，根据该实施例，在SOI（“绝缘体上硅”）衬底中形成晶体管。SOI衬底包括被布置在衬底基础层125之上的半导体层115和掩埋氧化物层130。衬底基础层和半导体层115可以被掺杂有适当的掺杂剂。根据该实施例，在半导体层115中布置晶体管的相应部件。栅极沟槽212和可选场板沟槽252可延伸到掩埋氧化物层130。在图3A和3B中，附图标记指定与图1A到1D和图2A到2G中相同的部件。因为根据实施例的半导体器件包括接触主体区或鳍片的顶侧的主体接触，半导体器件可使用SOI衬底来容易地实施。
描述的晶体管指代MOSFET（“金属氧化物半导体场效应晶体管”），其中在栅电极和沟道区之间布置诸如硅氧化物之类的栅极电介质材料。根据另外的实施例，晶体管可以是JFET（“结型场效应晶体管”），其中栅电极直接相邻于沟道区，不具有被布置在栅电极和沟道区之间的栅极电介质材料。根据该实施例，沟道区可被掺杂有n型掺杂剂。可通过p掺杂半导体材料，例如p掺杂多晶硅来实施栅电极。可以以已经如上文描述的方式来实施半导体器件的另外部件。此外，如通常已知的，半导体器件通常包括具有上述配置的多个单个晶体管。多个单个晶体管相互并联连接。
可以在转换器，例如回扫转换器和同步降压转换器中采用所描述的半导体器件。根据一实施方式，可以在这些器件中采用所描述的半导体器件，以取代在这些转换器中通常使用的二极管。所描述的半导体器件具有改进的正向电压，从而结果在转换器中的损耗被最小化。因此，实施例还涉及包括如上文描述的半导体器件的转换器。例如，转换器可包括半导体器件，该半导体器件在包括主表面的半导体衬底中包括晶体管。该晶体管包括源极区、漏极区、主体区和相邻于主体区的栅电极结构。源极区和漏极区沿着第一方向布置，第一方向平行于主表面。主体区被布置在源极区和漏极区之间。主体区包括在主表面处的上主体区和远离主表面的下主体区，下主体区的第一宽度小于上主体区的第二宽度。在与第一方向正交的方向上测量第一宽度和第二宽度。根据另外的实施例，转换器可以是回扫转换器或同步降压转换器。
图4A示出降压转换器的等效电路图的示例。如示出的，根据一实施例的降压转换器可包括电压源42、开关41、电感器43、电容44、电阻器45和包括根据如上文描述的任何实施例的晶体管的半导体器件4。
图4B示出回扫转换器的等效电路图的示例。如示出的，根据一实施例的回扫转换器可包括电压源42、开关41、电容44、电阻器45和包括根据如上文描述的任何实施例的晶体管的半导体器件4。回扫转换器还包括与包括初级侧46a和次级侧46b的变压器46分裂的电感器。
尽管上文已描述本发明的实施例，显然可实施另外的实施例。例如，另外的实施例可包括在权利要求中记载的特征的任何子组合或在上文给出的示例中描述的元件的任何子组合。相应地，所附权利要求的该精神和范围不应当受限于本文包含的实施例的描述。

Claims (20)

1. 一种半导体器件，在包括主表面的半导体衬底中包括晶体管，所述晶体管包括：
源极区；
漏极区；
主体区，和
相邻于所述主体区的栅电极结构，
所述源极区和所述漏极区沿着第一方向布置，所述第一方向平行于所述主表面，
所述主体区被布置在所述源极区和所述漏极区之间，
所述主体区包括在所述主表面处的上主体区和远离所述主表面的下主体区，所述下主体区的第一宽度小于所述上主体区的第二宽度，在与所述第一方向正交的方向上测量所述第一宽度和所述第二宽度。
2. 根据权利要求1所述的半导体器件，其中所述主体区具有沿着所述第一方向延伸的鳍片的形状，
所述鳍片包括在所述主表面处的上鳍片部分和远离所述主表面的下鳍片部分，所述上鳍片部分具有所述第一宽度并且所述下鳍片部分具有所述第二宽度。
3. 根据权利要求2所述的半导体器件，其中所述鳍片包括定义所述上鳍片部分的上侧壁和定义所述下鳍片部分的下侧壁并且在导通状态中沿着所述下侧壁形成导电沟道。
4. 根据前述权利要求中的任意一项所述的半导体器件，其中以下关系适用所述下主体区的所述第一宽度d1：
d1 ≤ 2 x ld
其中ld表示在所述下主体区和作为所述栅电极结构的部件的栅极电介质之间的界面处形成的耗尽区的最大长度。
5. 根据权利要求2-4中的任意一项所述的半导体器件，其中以下等式适用：
s1/d1 > 2.0，
其中s1表示沿着所述第一方向测量的所述鳍片的长度，并且d1表示所述下鳍片部分的所述第一宽度。
6. 根据前述权利要求中的任意一项所述的半导体器件，还包括在所述主表面中的栅极沟槽，所述栅极沟槽沿着所述第一方向延伸，所述主体区被布置在所述沟槽中的相邻沟槽之间。
7. 根据权利要求6所述的半导体器件，其中所述栅极沟槽中的每个包括在所述主表面处的上沟槽部分和远离所述主表面的下沟槽部分，所述栅极沟槽中的每个在所述上沟槽部分处的第二宽度小于所述栅极沟槽中的每个在所述下沟槽部分处的第一宽度。
8. 根据前述权利要求中的任意一项所述的半导体器件，还包括在所述主体区和所述漏极区之间的漂移区。
9. 根据权利要求8所述的半导体器件，还包括相邻于所述漂移区的场板，所述场板被布置在所述主表面中的场板沟槽中。
10. 根据权利要求9所述的半导体器件，其中所述场板沟槽之间的距离大于所述下主体区的所述第一宽度。
11. 根据前述权利要求中的任意一项所述的半导体器件，其中相邻于上鳍片部分的所述上主体区横向延伸到所述栅电极结构之外。
12. 根据前述权利要求中的任意一项所述的半导体器件，还包括与所述上主体区接触的主体接触部分，所述主体接触部分电耦合到源极端子。
13. 根据权利要求12所述的半导体器件，其中所述主体接触部分具有比所述下主体区的所述第一宽度更大的接触宽度。
14. 根据前述权利要求中的任意一项所述的半导体器件，其中所述上主体区的掺杂剂的浓度高于所述下主体区的掺杂剂的浓度。
15. 一种包括根据前述权利要求中的任意一项所述的半导体器件的集成电路。
16. 一种半导体器件，在包括主表面的半导体衬底中包括晶体管，所述晶体管包括：
源极区；
漏极区；
主体区，所述主体区包括沟道区；
相邻于所述主体区的栅电极结构；以及
与所述主体区接触的主体接触部分，
所述源极区和所述漏极区沿着第一方向布置，所述第一方向平行于所述主表面，
所述主体区被布置在所述源极区和所述漏极区之间，
所述主体区具有沿着所述第一方向延伸的鳍片的形状，所述鳍片具有在所述主表面处的顶侧和两个侧壁，
所述主体接触部分接触所述鳍片的所述顶侧。
17. 根据权利要求16所述的半导体器件，其中所述主体接触部分被布置在所述半导体衬底的所述主表面的一侧上。
18. 根据权利要求16或17所述的半导体器件，其中所述主体接触部分电耦合到源极端子。
19. 根据权利要求16-18中的任意一项所述的半导体器件，其中所述鳍片包括在所述主表面处的上鳍片部分和远离所述主表面的下鳍片部分，其中所述沟道区被布置为相邻于所述下鳍片部分。
20. 一种半导体器件，在包括主表面的半导体衬底中包括晶体管，所述晶体管包括：
源极区；
漏极区；
主体区，所述主体区被布置在所述源极区和所述漏极区之间；
相邻于所述主体区的栅电极结构；以及
与所述主体区的顶表面接触的主体接触部分，所述主体接触部分电耦合到源极端子，所述顶表面被布置在所述半导体衬底的所述主表面的一侧上，
所述源极区和所述漏极区沿着第一方向布置，所述第一方向平行于所述主表面。
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