CN104966496A - 栅极驱动电路单元及使用其的栅极驱动电路 - Google Patents

Abstract

本发明提供一种栅极驱动电路单元以及应用该栅极驱动电路单元的栅极驱动电路，所述栅极驱动电路单元包括第一开关元件至第五开关元件。其中，第五开关元件的第五控制端与第九通路端均与第一脉冲信号相连。本发明的栅极驱动电路单元利用第五开关元件提高关键节点的电位，从而使栅极驱动电路单元输出稳定的栅极驱动信号，且仅仅利用五个开关元件，结构简单，更易实现窄边框的设计。

Description

栅极驱动电路单元及使用其的栅极驱动电路

技术领域

本发明涉及一种驱动电路，尤其涉及一种栅极驱动电路单元及使用其的栅极驱动电路。

背景技术

液晶显示装置(Liquid Crystal Display，LCD)具备轻薄、节能、无辐射等诸多优点，因此已经逐渐取代传统的阴极射线管(CRT)显示器。目前液晶显示器被广泛地应用于高清晰数字电视、台式计算机、个人数字助理(PDA)、笔记本电脑、移动电话、数码相机等电子设备中。

以薄膜晶体管(Thin Film Transistor，TFT)液晶显示装置为例，其包括：液晶显示面板和驱动电路，其中，液晶显示面板包括多条栅极线与多条数据线，且相邻的两条栅极线与相邻的两条数据线交叉形成一个像素单元，每个像素单元至少包括一个薄膜晶体管。而驱动电路包括：栅极驱动电路(gate drive circuit)和源极驱动电路(source drive circuit)。随着生产者对液晶显示装置的低成本化追求以及制造工艺的提高，原本设置于液晶显示面板以外的驱动电路集成芯片被设置于液晶显示面板的玻璃基板上成为了可能，例如，将栅极驱动集成电路设置于阵列基板(Gate IC in Array，GIA)上从而简化液晶显示装置的制造过程，而且能够实现窄边框设计，并降低生产成本。

液晶显示面板与驱动电路的基本工作原理为：栅极驱动电路通过与栅 极线电性连接向栅极线送出栅极驱动信号，依序将每一行的扫描线上的TFT打开，然后由源极驱动电路同时将一整行的像素单元充电到各自所需的电压，以显示不同的灰阶。即首先由第一行的栅极驱动电路通过其输出的栅极驱动信号将第一行的薄膜晶体管打开，然后由源极驱动电路对第一行的像素单元进行充电。第一行的像素单元充好电时，栅极驱动电路便将该行薄膜晶体管关闭，然后第二行的栅极驱动电路通过其输出的栅极驱动信号将第二行的薄膜晶体管打开，再由源极驱动电路对第二行的像素单元进行充放电。如此依序下去，当充好了最后一行的像素单元，便又重新从第一行开始充电。

其中，栅极驱动电路包括多个薄膜晶体管开关元件，其利用时序信号向多个开关元件的栅极施加高电平信号或低电平信号，以控制多个开关元件的导通与关闭，从而输出理想的栅极驱动信号。但是，当开关元件的栅极被施加高电平信号的时间过长时，其阈值电压就会发生偏移，这样就会导致开关元件的充电能力下降，其中，栅极驱动电路中的控制节点的电位相比之下也就会变低，导致充电能力不足，进而栅极驱动电路输出栅极信号波形的上升沿和下降沿的时间会变长。特别是，对于采用前后级反馈的栅极驱动电路而言，由于关键开关元件的阈值电压的偏移，经过多级的累积，更易造成栅极驱动电路输出的栅极信号波形失真，导致画面显示异常。因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

本发明的目的包括提供一种输出稳定且电路结构简单的栅极驱动电 路。

本发明提供一种栅极驱动电路单元，所述栅极驱动电路单元包括第一开关元件、第二开关元件、第三开关元件、第四开关元件及第五开关元件。所述第一开关元件包括第一通路端、第二通路端和第一控制端，所述第一通路端接收第一脉冲信号，所述第一控制端接收第一时序信号。所述第二开关元件包括第三通路端、第四通路端和第二控制端，所述第三通路端接收第二时序信号，所述第二控制端与所述第一开关元件的第二通路端相连。所述第三开关元件包括第五通路端、第六通路端和第三控制端，所述第五通路端与所述第一开关元件的第二通路端相连，所述第三控制端接收第五时序信号，所述第六通路端接收参考低电压。所述第四开关元件包括第七通路端、第八通路端和第四控制端，所述第七通路端与所述第二开关元件的第四通路端相连，所述第四控制端接收第四时序信号，所述第八通路端接收所述参考低电压。所述第五开关元件包括第九通路端、第十通路端及第五控制端，所述第五控制端与所述第九通路端接收所述第一脉冲信号，所述第十通路端与所述第二开关元件的第二控制端相连。

优选地，所述第一脉冲信号的跳变时间与所述第一时序信号的第一个脉冲的跳变时间同步。

优选地，当所述第二时序信号由低电平变为高电平时，所述第一时序信号为高电平。

本发明还提供一种栅极驱动电路，所述栅极驱动电路包括多个重复单元，其中每个重复单元包括n级栅极驱动电路单元，其中n为自然数且n＝6，所述n级栅极驱动电路单元从第一级至第n级栅极驱动电路单元级联连接， 并且前一重复单元的第n级栅极驱动电路单元与后一重复单元的第一级栅极驱动电路单元级联连接，每个重复单元的第一级至第(n-1)级栅极驱动电路单元的内部电路结构相同，第一级至第n级栅极驱动电路单元均包括输入端、参考电压接收端、第一接收端、第二接收端、第三接收端、第四接收端以及输出端，每个重复单元的每一级栅极驱动电路单元的内部电路结构包括第一开关元件、第二开关元件、第三开关元件、第四开关元件及第五开关元件。

其中，所述第一开关元件包括第一通路端、第二通路端和第一控制端，所述第一通路端与本级栅极驱动电路单元的输入端相连，所述第一控制端与本级栅极驱动电路单元的第一接收端相连。所述第二开关元件包括第三通路端、第四通路端和第二控制端，所述第三通路端与本级栅极驱动电路单元的第二接收端相连，所述第二控制端与所述第一开关元件的第二通路端相连，所述第四通路端与本级栅极驱动电路单元的输出端相连。所述第三开关元件，包括第五通路端、第六通路端和第三控制端，所述第五通路端与所述第一开关元件的第二通路端相连，所述第三控制端与本级栅极驱动电路单元的第四接收端相连，第六通路端与本级栅极驱动电路单元的参考电压输入端相连。所述第四开关元件，包括第七通路端、第八通路端和第四控制端，所述第七通路端与所述第二开关元件的第四通路端相连，所述第四控制端与本级栅极驱动电路单元的第三接收端相连，所述第八通路端与本级栅极驱动电路单元的所述参考电压接收端相连。所述第五开关元件包括第九通路端、第十通路端及第五控制端，所述第五控制端与所述第九通路端与本级栅极驱动电路单元的所述输入端相连，所述第十通路端与 所述第二开关元件的第二控制端相连。

优选地，第n级栅极驱动电路单元进一步包括用于接收第二脉冲信号的复位端，每个重复单元的第n级栅极驱动电路单元的内部电路结构进一步包括第六开关元件，所述第六开关元件包括第十一通路端、第十二通路端及第六控制端，所述第十一通路端与所述第五开关元件的第十通路端相连，所述第六控制端与本级栅极驱动电路单元的复位端相连，所述第十二通路端与本级栅极驱动电路单元的参考电压接收端相连。

优选地，每级栅极驱动电路单元的输入端接收的脉冲信号的跳变时间与所述栅极驱动电路单元的第一接收端所接收的时钟信号的第一个脉冲的跳变时间同步。

优选地，除第一个重复单元的第一级栅极驱动电路单元外，每级栅极驱动电路单元的输入端分别与向上相差一级的栅极驱动电路单元的输出端相连。

优选地，每级栅极驱动电路单元的第二接收端接收的时序信号由低电平变为高电平时，第一接收端接收的时序信号为高电平。

优选地，所述栅极驱动电路单元接收n个周期相同、脉宽相同的时钟信号与一个参考低电压，所述n个时钟信号的占空比均为2/n，且所述n个时钟信号依次从第一时钟信号至第n时钟信号由低电平转为高电平的间隔时间为T/n，其中T为时钟周期的时间长度，n＝6。

优选地，每个重复单元的第i级栅极驱动电路单元的输出端用于提供输出本级栅极驱动信号，输入端用于接收脉冲信号，参考电压接收端接收参考低电压，其中i为自然数且1≦i≦n；第一接收端接收第i时钟信号；当 i+1≦n时，第二接收端接收第(i+1)时钟信号，当i+1﹥n时，第二接收端接收第(i+1-n)时钟信号；当i+3≦n时，第三接收端接收第(i+3)时钟信号，当i+3﹥n时，第三接收端接收第(i+3-n)时钟信号；以及当i+4≦n时，第四接收端接收第(i+4)时钟信号，当i+4﹥n时，第四接收端接收第(i+4-n)时钟信号。

本发明的栅极驱动电路单元及栅极驱动电路将第五开关元件的第五控制端与第九通路端均与第一脉冲信号相连，以用于提高关键节点的电位，从而使栅极驱动电路单元输出稳定的栅极驱动信号、且仅仅利用五个开关元件，结构简单。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1为本发明第一实施例的每一级栅极驱动电路单元的电路结构示意图。

图2为本发明第一实施例的每一级栅极驱动电路单元的时序示意图。

图3为本发明第二实施例的栅极驱动电路单元的电路结构示意图。

图4为本发明一实施例栅极驱动电路的模块示意图。

图5为本发明一实施例栅极驱动电路的时序示意图。

图6为本发明的第156级栅极驱动电路单元中的第一开关元件的阈值 电压向左及向右偏移时输出的栅极驱动信号的模拟结果示意图。

图7为图6所示的第156级栅极驱动电路单元中的第一开关元件的阈值电压向左及向右偏移时输出的栅极驱动信号的模拟结果的局部放大示意图。

图8为栅极驱动电路输出的第一级至第六级栅极驱动信号、以及第一百五十一级至第一百五十六级栅极驱动信号的模拟结构的局部放大示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

尽管本发明使用第一、第二、第三等术语来描述不同的元件、信号、端口、组件或部分，但是这些元件、信号、端口、组件或部分并不受这些术语的限制。这些术语仅是用来将一个元件、信号、端口、组件或部分与另一个元件、信号、端口、组件或部分区分开来。在本发明中，一个元件、端口、组件或部分与另一个元件、端口、组件或部分“相连”、“连接”，可以理解为直接电性连接，或者也可以理解为存在中间元件的间接电性连接。除非另有定义，否则本发明所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思。

本发明的栅极驱动电路(也称为移位寄存器)包括多级栅极驱动电路单元(也称为栅极驱动单元电路)，每一级的栅极驱动电路单元分别与显示面板上的每一行栅极线对应电性连接，从而将栅极驱动电路单元输出的栅极驱动信号Gn依序逐次施加到每行栅极线上，栅极驱动电路单元之间的连接关系将在下文中做详细阐述。

图1为本发明第一实施例的栅极驱动电路单元的电路结构示意图。每级栅极驱动电路单元用于输出栅极驱动信号Gn，以分别驱动显示面板上的 一条对应的栅极线。每级栅极驱动电路单元包括第一开关元件M1、第二开关元件M2、第三开关元件M3、第四开关元件M4、第五开关元件M5。

具体地，第一开关元件M1包括第一通路端、第二通路端和第一控制端，第一通路端接收第一脉冲信号STV1，第一控制端接收第一时序信号CLK1。第二开关元件M2包括第三通路端、第四通路端和第二控制端，第三通路端接收第二时序信号CLK2，第二控制端与第一开关元件M1的第二通路端相连。第三开关元件M3包括第五通路端、第六通路端和第三控制端，第五通路端与第一开关元件M1的第二通路端相连，第三控制端接收第五时序信号CLK5，第六通路端接收参考低电压VGL。第四开关元件M4包括第七通路端、第八通路端和第四控制端，第七通路端与第二开关元件M2的第四通路端相连，第四控制端接收第四时序信号CLK4，第八通路端接收参考低电压VGL。第五开关元件M5包括第九通路端、第十通路端及第五控制端，第五控制端与第九通路端接收第一脉冲信号STV1，第十通路端与第二开关元件M2的第二控制端相连。

在本发明的一实施方式中，第一开关元件至第五开关元件M1～M5为N型晶体管。第一控制端至第五控制端为栅极。第一开关元件M1的第一通路端、第二开关元件M2的第三通路端、第三开关元件M3的第五通路端、第四开关元件M4的第七通路端、第五开关元件M5的第九通路端均为漏极或源极。相应的，第一开关元件M1的第二通路端、第二开关元件M2的第四通路端、第三开关元件M3的第六通路端、第四开关元件M4的第八通路端、第五开关元件M5的第十通路端均为源极或漏极。

当然，本领域技术人员可以理解的是，第一开关元件至第五开关元件 M1～M5也可以采用其他的开关元件而实现，例如P型晶体管。以下以第一开关元件M1至第五开关元件M1～M5为N型晶体管为例来具体地介绍本发明的具体实施方式及其工作原理。

在本发明一实施方式中，第一脉冲信号STV1的跳变时间与第一时序信号CLK1的第一个脉冲的跳变时间同步，也就是说，当第一时序信号CLK1第一次由低电平变为高电平时，第一脉冲信号STV1也由低电平变为高电平。

在本发明一实施方式中，当第二时序信号CLK2由低电平变为高电平时，第一时序信号CLK1为高电平，也就是说，第一时序信号CLK1与第二时序信号CLK2有一定的时期的高电平交叠期。

请参见图2，其为第一实施例的栅极驱动电路单元的时序示意图，如图2所示，第一时序信号CLK1、第二时序信号CLK2、第四时序信号CLK4及第五时序信号CLK5的周期、脉宽均相同，其占空比均为1/3，且依次从第一时钟信号至第5时钟信号由低电平转为高电平的间隔时间为T/6，其中T为时钟周期的时间长度。

栅极驱动电路单元的工作过程分为预充电阶段、上拉阶段、下拉阶段、稳定阶段4个阶段：

通过对本实施例时序控制的描述可以看到，本实施例的栅极驱动电路单元的第一开关元件M1的控制端接收第一时序信号CLK1，第二开关元件M2第三通路端接收第二时序信号CLK2，第三开关元件M3控制端接收第五时序信号CLK5，第四开关元件M4的控制端接收第四时序信号CLK4，第五开关元件M5的控制端接收第一脉冲信号STV1。

预充电阶段：第一时序信号CLK1及与第一脉冲信号STV1同时为高电平，第一开关元件M1及第五开关元件M5均导通，节点Q通过导通的第一开关元件M1及第五开关元件M5被预充电。 

本发明的栅极驱动电路单元的节点Q通过导通的第一开关元件M1及第五开关元件M5预充电，避免了第一开关元件M1的控制端由于长时间被施加第一时序信号CLK1而产生偏移，从而造成节点Q的预充电能力降低的风险。

上拉阶段：第二时序信号CLK2的电平由低变高时，由于在预充电阶段节点Q被预充电，因此第二开关元件M2导通。由于第二开关元件M2的导通，栅极驱动电路单元的输出端的电压被第二时序信号CLK2的高电平拉高，且由于第二开关元件M2的第二控制端与第四通路端之间的寄生电容的耦合作用，随着栅极驱动电路单元输出端的电压的升高，其可以使Q点的电压被进一步拉高，且节点Q处电压的进一步拉高，使得第二开关元件M2导通地更加充分，从而使得栅极驱动电路单元输出端的电压被进一步拉高，从而输出高电平的栅极驱动信号Gn。

值得注意的是，在本发明中，为了提升上拉效果，还可以在第一开关元件M1的第一控制端与第二通路端之间设置独立存储电容。

下拉阶段：第二时序信号CLK2的电平由高变低时，且第四时序信号CLK4的电平由低变高，第四开关元件M4导通，且由于第二开关元件M2在上拉阶段已经导通，因此，栅极驱动电路单元的输出端输出的栅极驱动信号Gn通过导通的第二开关元件M2、第四开关元件M4被拉低到低电平。此外，由于第二开关元件M2的第二控制端与第四通路端之间的寄生电容的 耦合作用，随着栅极驱动电路单元的输出端的电压的拉低，其可以使Q点的电压被一定程度的拉低。

稳定阶段：在下拉阶段时，本级栅极驱动电路单元所输出的本级栅极驱动信号Gn已经被拉低至低电平，因此，在后续的时间内，即稳定阶段，需要使本级栅极驱动信号Gn维持在低电平，从而获得理想的波形。

但是，由于第二时序信号CLK2为时钟信号，其在后续的时间内(即稳定阶段之后)还会不停地产生脉冲，会对本级栅极驱动电路单元的输出的栅极驱动信号Gn产生影响，为了消除这些影响，本发明实施例利用第一开关元件M1来进行改善。

具体地，在后续的时间内，当第二时序信号CLK2由低变高时，第一时序信号CLK1均为高电平，因此第一开关元件M1导通，节点Q处的电压通过导通的第一开关元件M1被第一脉冲信号STV1拉低。

因此，尽管受第二时序信号CLK2高电平的影响，节点Q及本级栅极驱动电路单元的输出端Gn处的电压会被拉升，但是，由于第一开关元件M1的作用，其可以拉低节点Q的电压，进而使本级栅极驱动电路单元的输出端输出的栅极驱动信号Gn能够维持在低电平。

本实施例栅极驱动电路单元接收第一脉冲信号STV1。假设本实施例栅极驱动电路单元是第n级栅极驱动电路单元，其中，n≥2，其输出的栅极驱动信号为Gn，则第一脉冲信号STV1为向上相差一级的栅极驱动电路单元所输出的上一级栅极驱动信号Gn-1。

图3为本发明第二实施例的栅极驱动电路单元的电路结构示意图。图4为本发明一实施例栅极驱动电路的模块示意图。图5为本发明一实施例栅 极驱动电路的时序示意图。请同时参阅图1、图3、图4及图5，一种栅极驱动电路包括多个重复单元，其中每个重复单元包括n级栅极驱动电路单元，其中n为自然数且n＝6，n级栅极驱动电路单元从第一级至第n级栅极驱动电路单元级联连接，也就是说，n级栅极驱动电路的从第一级至第n级驱动电路单元的输出端与其向下相差一级的栅极驱动电路单元的输入端相连，例如第一级栅极驱动电路单元的输出端G1与第二级栅极驱动电路单元的输入端Gn-5相连，第二级栅极驱动电路单元的输出端G2与第三级栅极驱动电路单元的输入端Gn-4相连。并且前一重复单元的第n级栅极驱动电路单元与后一重复单元的第一级栅极驱动电路单元级联连接，也就是说，前一重复单元的第n级栅极驱动电路单元的输出端与后一重复单元的第一级栅极驱动电路单元的输入端相连，每个重复单元的第一级至第(n-1)级栅极驱动电路单元的内部电路结构相同。第一级至第n级栅极驱动电路单元均包括输入端、参考电压接收端、第一接收端、第二接收端、第三接收端、第四接收端以及输出端，每个重复单元的每一级栅极驱动电路单元的内部电路结构包括第一开关元件M1、第二开关元件M2、第三开关元件M3、第四开关元件M4及第五开关元件M1。

其中，第一开关元件M1包括第一通路端、第二通路端和第一控制端，第一通路端与本级栅极驱动电路单元的输入端相连，第一控制端与本级栅极驱动电路单元的第一接收端相连。第二开关元件M2包括第三通路端、第四通路端和第二控制端，第三通路端与本级栅极驱动电路单元的第二接收端相连，第二控制端与第一开关元件M1的第二通路端相连，第四通路端与本级栅极驱动电路单元的输出端相连。第三开关元件M3，包括第五通路端、 第六通路端和第三控制端，第五通路端与第一开关元件M1的第二通路端相连，第三控制端与本级栅极驱动电路单元的第四接收端相连，第六通路端与本级栅极驱动电路单元的参考电压输入端相连。第四开关元件M4，包括第七通路端、第八通路端和第四控制端，第七通路端与第二开关元件M2的第四通路端相连，第四控制端与本级栅极驱动电路单元的第三接收端相连，第八通路端与本级栅极驱动电路单元的参考电压接收端相连。第五开关元件M5包括第九通路端、第十通路端及第五控制端，第五控制端与第九通路端与本级栅极驱动电路单元的输入端相连，第十通路端与第二开关元件M2的第二控制端相连。

其中，第n级栅极驱动电路单元进一步包括用于接收第二脉冲信号的复位端，每个重复单元的第n级栅极驱动电路单元的内部电路结构进一步包括第六开关元件M6，第六开关元件M6包括第十一通路端、第十二通路端及第六控制端，第十一通路端与第五开关元件M5的第十通路端相连，第六控制端与本级栅极驱动电路单元的复位端相连，第十二通路端与本级栅极驱动电路单元的参考电压接收端相连。

其中，栅极驱动电路接收n个周期相同、脉宽相同的时钟信号与一个参考低电压，n个时钟信号的占空比均为2/n，且n个时钟信号依次从第一时钟信号至第n时钟信号由低电平转为高电平的间隔时间为T/n，其中T为时钟周期的时间长度，n＝6。

其中，每个重复单元的第i级栅极驱动电路单元的输出端用于提供输出本级栅极驱动信号，输入端用于接收第一脉冲信号STV1，参考电压接收端接收参考低电压VGL，其中i为自然数且1≦i≦n；在每个重复单元的第i 级栅极驱动电路单元中，第一接收端接收第i时钟信号；当i+1≦n时，第二接收端接收第(i+1)时钟信号，当i+1﹥n时，第二接收端接收第(i+1-n)时钟信号；当i+3≦n时，第三接收端接收第(i+3)时钟信号，当i+3﹥n时，第三接收端接收第(i+3-n)时钟信号；以及当i+4≦n时，第四接收端接收第(i+4)时钟信号，当i+4﹥n时，第四接收端接收第(i+4-n)时钟信号。

其中，每级栅极驱动电路单元的输入端接收的脉冲信号的跳变时间与栅极驱动电路单元的第一接收端所接收的时钟信号的第一个脉冲的跳变时间同步。

其中，除第一个重复单元的第一级栅极驱动电路单元外，每级栅极驱动电路单元的输入端分别与向上相差一级的栅极驱动电路单元的输出端相连。

其中，每级栅极驱动电路单元的第二接收端接收的时序信号由低电平变为高电平时，第一接收端接收的时序信号为高电平。

以n＝6为例，每个重复单元的第一级栅极驱动电路单元的内部电路结构包括如图1所示的第一开关元件M1、第二开关元件M2、第三开关元件M3、第四开关元件M4及第五开关元件M5。

每个重复单元的第n级栅极驱动电路单元的内部电路结构进一步包括如图3所示的本发明第二实施例的栅极驱动电路单元。如图3所示的栅极驱动电路单元的电路结构与图1所示的电路内部结构基本相同，不同之处仅仅在于：本实施例的栅极驱动电路单元还包括第六开关元件M6，第六开关元件M6包括第十一通路端、第十二通路端及第六控制端，第十一通路端 与第五开关元件M5的第十通路端相连，第六控制端与本级栅极驱动电路单元的复位端相连。第十二通路端与本级栅极驱动电路单元的参考电压接收端VGL相连，以接收参考低电压VGL。其中，复位端用于接收由低电平变为高电平的跳变时间早于第一时序信号CLK1的跳变时间的第二脉冲信号STV2，以抵消节点Q由于第二开关元件M2接收的第一时序信号CLK1的第一个脉冲的跳变时间早于第一开关元件M1接收的第六时序信号CLK6的第一脉冲的跳变时间而产生的耦合。

图6为本发明的第156级栅极驱动电路单元中的第一开关元件M1的阈值电压向左及向右偏移时输出的栅极驱动信号的模拟结果示意图。图7为图6所示的第156级栅极驱动电路单元中的第一开关元件的阈值电压向左及向右偏移时输出的栅极驱动信号的模拟结果的局部放大示意图。请同时参考图6与图7，本发明的第156级栅极驱动电路单元中的第一开关元件M1的阈值电压向左偏移6V及向右偏移10V时输出的栅极驱动信号仍然能保持稳定，且上升沿与下降沿的时间均小于1us。

本发明的栅极驱动电路单元利用第五开关元件M5提高关键节点的电位，从而使栅极驱动电路单元输出稳定的栅极驱动信号，且仅仅利用五个开关元件，结构简单。

本文中应用了具体个例对本发明的栅极驱动电路及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种栅极驱动电路单元，其特征在于，所述栅极驱动电路单元包括：

第一开关元件，包括第一通路端、第二通路端和第一控制端，所述第一通路端接收第一脉冲信号，所述第一控制端接收第一时序信号；

第二开关元件，包括第三通路端、第四通路端和第二控制端，所述第三通路端接收第二时序信号，所述第二控制端与所述第一开关元件的第二通路端相连；

第三开关元件，包括第五通路端、第六通路端和第三控制端，所述第五通路端与所述第一开关元件的第二通路端相连，所述第三控制端接收第五时序信号，所述第六通路端接收参考低电压；

第四开关元件，包括第七通路端、第八通路端和第四控制端，所述第七通路端与所述第二开关元件的第四通路端相连，所述第四控制端接收第四时序信号，所述第八通路端接收所述参考低电压；及

第五开关元件，包括第九通路端、第十通路端及第五控制端，所述第五控制端与所述第九通路端接收所述第一脉冲信号，所述第十通路端与所述第二开关元件的第二控制端相连。

2.如权利要求1所述的栅极驱动电路单元，其特征在于，所述第一脉冲信号的跳变时间与所述第一时序信号的第一个脉冲的跳变时间同步。

3.如权利要求1所述的栅极驱动电路单元，其特征在于，当所述第二时序信号由低电平变为高电平时，所述第一时序信号为高电平。

4.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个重复单元，其中每个重复单元包括n级栅极驱动电路单元，其中n为自然数且n＝6，所述n级栅极驱动电路单元从第一级至第n级栅极驱动电路单元级联连接，并且前一重复单元的第n级栅极驱动电路单元与后一重复单元的第一级栅极驱动电路单元级联连接，每个重复单元的第一级至第(n-1)级栅极驱动电路单元的内部电路结构相同，第一级至第n级栅极驱动电路单元均包括输入端、参考电压接收端、第一接收端、第二接收端、第三接收端、第四接收端以及输出端，每个重复单元的每一级栅极驱动电路单元的内部电路结构包括：

第一开关元件，包括第一通路端、第二通路端和第一控制端，所述第一通路端与本级栅极驱动电路单元的输入端相连，所述第一控制端与本级栅极驱动电路单元的第一接收端相连；

第二开关元件，包括第三通路端、第四通路端和第二控制端，所述第三通路端与本级栅极驱动电路单元的第二接收端相连，所述第二控制端与所述第一开关元件的第二通路端相连，所述第四通路端与本级栅极驱动电路单元的输出端相连；

第三开关元件，包括第五通路端、第六通路端和第三控制端，所述第五通路端与所述第一开关元件的第二通路端相连，所述第三控制端与本级栅极驱动电路单元的第四接收端相连，第六通路端与本级栅极驱动电路单元的参考电压输入端相连；

第四开关元件，包括第七通路端、第八通路端和第四控制端，所述第七通路端与所述第二开关元件的第四通路端相连，所述第四控制端与本级栅极驱动电路单元的第三接收端相连，所述第八通路端与本级栅极驱动电路单元的所述参考电压接收端相连；及

第五开关元件，包括第九通路端、第十通路端及第五控制端，所述第五控制端与所述第九通路端与本级栅极驱动电路单元的所述输入端相连，所述第十通路端与所述第二开关元件的第二控制端相连。

5.如权利要求4所述的栅极驱动电路，其特征在于，第n级栅极驱动电路单元进一步包括用于接收第二脉冲信号的复位端，每个重复单元的第n级栅极驱动电路单元的内部电路结构进一步包括：

第六开关元件，包括第十一通路端、第十二通路端及第六控制端，所述第十一通路端与所述第五开关元件的第十通路端相连，所述第六控制端与本级栅极驱动电路单元的复位端相连，所述第十二通路端与本级栅极驱动电路单元的参考电压接收端相连。

6.如权利要求5所述的栅极驱动电路，其特征在于，每级栅极驱动电路单元的输入端接收的脉冲信号的跳变时间与所述栅极驱动电路单元的第一接收端所接收的时钟信号的第一个脉冲的跳变时间同步。

7.如权利要求6所述的栅极驱动电路，其特征在于，除第一个重复单元的第一级栅极驱动电路单元外，每级栅极驱动电路单元的输入端分别与向上相差一级的栅极驱动电路单元的输出端相连。

8.如权利要求6所述的栅极驱动电路，其特征在于，每级栅极驱动电路单元的第二接收端接收的时序信号由低电平变为高电平时，第一接收端接收的时序信号为高电平。

9.如权利要求5所述的栅极驱动电路，其特征在于，所述栅极驱动电路接收n个周期相同、脉宽相同的时钟信号与一个参考低电压，所述n个时钟信号的占空比均为2/n，且所述n个时钟信号依次从第一时钟信号至第n时钟信号由低电平转为高电平的间隔时间为T/n，其中T为时钟周期的时间长度，n＝6。

10.如权利要求9所述的栅极驱动电路，其特征在于，每个重复单元的第i级栅极驱动电路单元的输出端用于提供输出本级栅极驱动信号，输入端用于接收脉冲信号，参考电压接收端接收参考低电压，其中i为自然数且1≦i≦n；第一接收端接收第i时钟信号；

当i+1≦n时，第二接收端接收第(i+1)时钟信号，当i+1﹥n时，第二接收端接收第(i+1-n)时钟信号；

当i+3≦n时，第三接收端接收第(i+3)时钟信号，当i+3﹥n时，第三接收端接收第(i+3-n)时钟信号；以及

当i+4≦n时，第四接收端接收第(i+4)时钟信号，当i+4﹥n时，第四接收端接收第(i+4-n)时钟信号。