CN104934478A - 高性能的鳍式场效应晶体管 - Google Patents

Abstract

本公开涉及高性能的鳍式场效应晶体管。公开了一种FinFET，其具有第一多个鳍、第二多个鳍和第三多个鳍，其中栅极结构以及源极区和漏极区形成在这些鳍上，使得PMOS晶体管形成在第一多个鳍上，NMOS晶体管形成在第二多个鳍上，并且PMOS晶体管形成在第三多个鳍上。在一个实施例中，该第一多个鳍和第二多个鳍由应变硅制成；并且该第三多个鳍由具有比应变硅更高的空穴迁移率的材料例如锗或硅锗制成。在第二实施例中，该第一多个鳍由硅制成，该第二多个鳍由应变硅、锗或III-V族化合物制成；并且该第三多个鳍由锗或硅锗制成。

Description

高性能的鳍式场效应晶体管

技术领域

本申请涉及半导体器件例如FinFET(鳍式场效应晶体管)(a/k/a三栅晶体管)。

背景技术

传统场效应晶体管(FET)为基本平面型器件，具有跨例如单晶硅的半导体的表面而延伸的栅极结构，以及在栅极两侧上的半导体中的掺杂的源极区和漏极区。栅极通过例如氧化硅的薄层绝缘体与半导体绝缘。施加到栅极的电压控制在栅极下半导体中的、延伸于掺杂的源极区和漏极区之间的未掺杂的沟道中的电流流动。

FET的开关速度取决于在源极区和漏极区之间的电流流动量。电流流动取决于栅极的宽度，其中宽度是沟道中垂直于电流流动方向的方向。随着对应用在通信和计算机设备中的更高速度晶体管的不断需求，在制造具有更宽栅极的晶体管器件存有持续的兴趣。

已经开发了FinFET以获得更大的栅极宽度。鳍是立在边缘上的半导体材料的薄段，从而可获得用于形成栅极结构的多个表面。鳍具有彼此相对的且通常关于纵向均分鳍的中心面对称的第一主面和第二主面。这些主面通常示意为平行的，例如在通过引用被包含在本申请中的USP 7,612,405 B2或者公开号US2008/0128797 A1中的那样；但是工艺的局限通常导致表面从鳍的顶部至底部向外倾斜，导致鳍的截面是梯形形状。在某些情形中，两个主面在顶部相交。在某些实施例中，在每个鳍的每个表面上可以设置单独的栅极结构。在另外的实施例中，所有的表面具有共同的栅极结构。

掺杂的源极区和漏极区位于栅极的相对侧上。如同在平面型FET中，施加到栅极的电压控制在栅极下半导体中的、延伸于掺杂的源极区和漏极区之间的未掺杂的沟道中的电流流动。

关于FinFET的更多细节可以在N.H.E.Weste和D.Harris的CMOS VLSI Design(Pearson，3^rded.，2005)的第137-138页找到，其通过引用被包含在本申请中。

尽管从硅FinFET可获得增加了的速度，但仍然需要更快的操作。这通过在鳍中使用应变硅代替NMOS器件的硅和PMOS器件的锗或硅锗(SiGe)获得。然而，锗和SiGe的带隙比硅小，结果是由这些材料形成的PMOS器件具有明显更高的泄漏电流(Iboff)。高的泄漏电流不仅增加静态泄漏，而且产生其中形成有PMOS晶体管的半导体芯片的过度加热。这在使用大量PMOS晶体管的电路例如静态随机存取存储器(SRAM)电路中尤其麻烦。

发明内容

本发明是一种降低FinFET中功率损耗的集成电路以及一种制造该电路的方法。

本发明的示例性FinFET包括第一多个鳍、第二多个鳍和第三多个鳍，FinFET具有形成在鳍上的栅极结构以及源极区和漏极区，使得PMOS晶体管形成在第一多个鳍上，NMOS晶体管形成在第二多个鳍上，以及PMOS晶体管形成在第三多个鳍上。在一个实施例中，第一多个鳍和第二多个鳍由应变硅制成；并且第三多个鳍由具有比应变硅更高的空穴迁移率的材料例如锗或硅锗制成。在第二实施例中，第一多个鳍由硅制成，第二多个鳍由应变硅、锗或III-V族化合物制成；并且第三多个鳍由具有比应变硅更高的空穴迁移率的材料例如锗或硅锗制成。

形成FinFET的鳍有多种方法。示例性地，通过在鳍上形成栅极结构，接着使用N型掺杂剂的离子注入来形成NMOS晶体管的源极区和漏极区，并且使用P型掺杂剂的离子注入来形成PMOS晶体管的源极区和漏极区，从而在鳍上形成晶体管。

已经发现，形成在应变硅鳍上的PMOS晶体管的泄漏电流与形成在锗或SiGe鳍上的相似PMOS晶体管的泄漏电流的十五分之一(1/15)同样低、甚至更低。这种PMOS晶体管的一种应用是在例如那些用于存储对现场可编程门阵列(FPGA)的开关电路以及逻辑元件进行编程的配置位的静态RAM单元中。在当前技术中，这种配置存储器可能包括数百万的静态RAM单元。

在优选的实施例中可以实施大量的变形。

附图说明

鉴于下面的详细描述，本发明的这些以及其他目的和优点对于本领域技术人员会是明显的，其中：

图1是本发明的第一示例性实施例的透视图；

图2是本发明的第二示例性实施例的透视图；

图3是描述现场可编程门阵列和它的配置存储器的示意图；

图4是描述本发明的方法的示例性实施例的流程图；以及

图5是描述各种半导体材料的电子和空穴迁移率的图。

具体实施方式

图1是本发明的第一示例性实施例FinFET 100的截面图。FinFET 100包括硅衬底110、形成在硅衬底110上的硅锗应变松弛阻碍物120、形成在应变松弛阻碍物120上的第一多个应变硅鳍130，形成在应变松弛阻碍物120上的第二多个应变硅鳍140以及形成在应变松弛阻碍物120上并且由空穴迁移率比应变硅的大的半导体材料制成的第三多个鳍150。示例性地，该半导体材料是锗或硅锗。每个鳍具有两个主面162、164。栅极结构170以及源极区和漏极区180、190形成在鳍130、140和150的表面上，使得PMOS晶体管形成在鳍130上，NMOS晶体管形成在鳍140上，以及PMOS晶体管形成在鳍150上。

图2是本发明的第二示例性实施例FinFET 200的截面。FinFET 200包括硅衬底210、形成在衬底210的部分上的应变松弛阻碍物220、形成在衬底210上的第一多个硅鳍230、形成在应变松弛阻碍物220的第一部分222上的第二多个应变硅、锗或III-V族化合物例如InGaAs的鳍240、以及形成在应变松弛阻碍物220的第二部分224上的由空穴迁移率比应变硅的大的半导体材料制成的第三多个鳍250。示例性地，半导体材料是锗或硅锗。每个鳍具有两个主面262、264。栅极结构270以及源极区和漏极区280、290形成在鳍230、240和250的表面上，使得PMOS晶体管形成在鳍230上，NMOS晶体管形成在鳍240上，以及PMOS晶体管形成在鳍250上。

已经发现，形成在应变硅鳍上的PMOS晶体管的泄漏电流与形成在锗或SiGe鳍上的相似PMOS晶体管的泄漏电流的十五分之一(1/15)同样低、甚至更低。这种PMOS晶体管的一种应用是在例如用于存储配置FPGA的配置位的六晶体管静态RAM单元中。图3是描述FPGA 300、它的配置RAM 310以及该配置RAM的一个单元320的示意图。如图3所示，该单元包括锁存器，该锁存器具有：与第二对串联连接的PMOS和NMOS晶体管323、324交叉耦合的第一对串联连接的PMOS和NMOS晶体管321、322，以及用于将锁存器连接到位线bit和bit_b的NMOS传输晶体管325、326。由于当今技术中的配置RAM可能包括数百万的静态RAM单元，所以应用在这种单元中的PMOS晶体管的泄漏电流的明显下降具有很大的价值。对于一些FPGA产品，静态功率需求的降低高达约百分之三十(30％)；并且总功耗需求的降低高达约百分之十(10％)。

有利地，本发明的FinFET的NMOS晶体管可以用作配置RAM 310的静态RAM单元中的NMOS晶体管。

形成FinFET的鳍有很多种方法。其中的几种中，从块材料形成鳍，使用传统的光刻工艺去除不需要的材料并留下在衬底上的边缘上立着的多个鳍的最终形状。通常衬底是例如硅的半导体材料的晶片；并且在今天的科技中，晶片可能达到12英寸(300毫米)直径。

图4是用于制造图1所示的FinFET晶体管的流程图。工艺以步骤410开始，其中在硅衬底上的硅锗应变松弛阻碍物上形成多个鳍。用于制造这种结构的步骤在本领域中是公知的。在步骤420，在基本垂直于鳍的脊和谷的方向上形成跨鳍而延伸的栅极结构。用于形成这种栅极结构的工艺是熟知的。在步骤430，在PMOS晶体管130和150将要设置的FinFET的部分之上形成第一掩膜。接着在步骤440，通过例如砷的N型掺杂剂的离子注入来在没有被第一掩膜保护的栅极的侧上的鳍的主面上形成N型源极和漏极区，从而形成NMOS晶体管140。接着去除第一掩膜并且在步骤450，在其中刚刚形成N型源极和漏极区的FinFET的部分上形成第二掩膜。接着在步骤460，通过例如硼的P型掺杂剂的离子注入来在没有被第二掩膜保护的栅极的侧上的鳍的主面上形成P型源极和漏极区，从而形成PMOS晶体管130、150。第二掩膜接着被去除。

在本发明的精神和范围之内可以实施大量的变形，这对于本领域技术人员而言将是显而易见的。例如，可以在本发明的实施中使用大量的半导体材料。图5是描述针对硅、锗和各种III-V族化合物的电子和空穴迁移率与带隙之间关系的图。这些材料包括可以在本发明的实施中使用的、具有空穴迁移率比硅的大的化合物，例如锑化镓(GaSb)和锑化铟(InSb)。这些材料也包括可以在本发明的实施中使用的、具有电子迁移率比硅的大的化合物，例如GaSb、InSb、砷化铟(InAs)和铟镓砷(InGaAs)。也可以使用许多其他没有在图中标明但是在本领域熟知的III-V族化合物。尽管描述了一种形成FinFET的工艺，但也可以使用其他的工艺；并且也可以实施这些工艺中的大量变形。可以使用不同的材料作为帽层、掩膜层等；并且可以使用各种各样的刻蚀剂和刻蚀工艺以去除这些材料。

Claims (20)

1.一种鳍式场效应晶体管FinFET，包括：

至少第一鳍，具有相对的第一主面和第二主面，并且由第一半导体材料制成；

至少第一PMOS晶体管，形成在所述第一鳍的所述第一主面和所述第二主面上；

至少第二鳍，具有相对的第三主面和第四主面，并且由所述第一半导体材料制成；

至少第一NMOS晶体管，形成在所述第二鳍的所述第三主面和所述第四主面上；

至少第三鳍，具有第五主面和第六主面，并且由第二半导体材料制成，所述第二半导体材料具有比应变硅的空穴迁移率更大的空穴迁移率；以及

至少第二PMOS晶体管，形成在所述第三鳍的所述第五主面和所述第六主面上。

2.根据权利要求1所述的FinFET，其中所述第一半导体材料是应变硅。

3.根据权利要求2所述的FinFET，其中所述第一鳍、所述第二鳍和所述第三鳍形成于在硅衬底上形成的硅锗应变松弛阻碍物上。

4.根据权利要求2所述的FinFET，其中所述具有比应变硅的空穴迁移率更大的空穴迁移率的半导体材料是锗或硅锗。

5.根据权利要求2所述的FinFET，其中所述具有比应变硅的空穴迁移率更大的空穴迁移率的半导体材料是III-V族化合物。

6.根据权利要求5所述的FinFET，其中所述III-V族化合物是锑化铟或锑化镓。

7.根据权利要求1所述的FinFET，其中所述相对的第一主面和第二主面基本平行，所述相对的第三主面和第四主面基本平行，以及所述相对的第五主面和第六主面基本平行。

8.根据权利要求1所述的FinFET，包括多个第一鳍、多个第二鳍和多个第三鳍。

9.一种鳍式场效应晶体管FinFET，包括：

硅衬底；

至少第一硅鳍，形成在所述硅衬底上，所述鳍具有相对的第一主面和第二主面；

至少第一MOS晶体管，形成在所述第一鳍的所述第一主面和所述第二主面上；

硅锗应变松弛阻碍物，形成在其中不形成所述第一鳍的硅衬底上；

至少第二鳍，形成在所述应变松弛阻碍物上，所述第二鳍具有相对的第三主面和第四主面并且由具有比硅的电子迁移率更大的电子迁移率的第一半导体材料制成；

至少第一NMOS晶体管，形成在所述第二鳍的所述第三主面和所述第四主面上；

至少第三鳍，形成在所述应变松弛阻碍物上，所述第三鳍具有相对的第五主面和第六主面并且由具有比硅的空穴迁移率更大的空穴迁移率的第二半导体材料制成；以及

至少一个PMOS晶体管，形成在所述第三鳍的所述第五主面和所述第六主面上。

10.根据权利要求9所述的FinFET，其中所述具有比应变硅的电子迁移率更大的电子迁移率的的第一半导体材料是锗、硅锗、或III-V族化合物。

11.根据权利要求9所述的FinFET，其中所述具有比硅的空穴迁移率更大的空穴迁移率的第二半导体材料是锗、硅锗、或III-V族化合物。

12.根据权利要求9所述的FinFET，其中所述第一MOS晶体管是PMOS晶体管。

13.根据权利要求9所述的FinFET，其中所述第一MOS晶体管是NMOS晶体管。

14.根据权利要求9所述的FinFET，包括多个第一鳍、多个第二鳍和多个第三鳍。

15.一种用于形成鳍式场效应晶体管FinFET结构的方法，包括：

形成第一半导体材料的第一多个薄段，每个段具有相对的第一主面和第二主面；

形成第二半导体材料的第二多个薄段，每个段具有相对的第三主面和第四主面；

在所述薄段上形成栅极；

在所述第一半导体材料的第一多个薄段的一些中注入第一导电类型的离子；以及

在所述第二半导体材料的第二多个薄段中以及在其中没有注入第一导电类型离子的第一半导体材料的至少一个薄段中，注入第二导电类型的离子。

16.根据权利要求15所述的方法，其中所述第一半导体材料具有与所述第二半导体材料的电子迁移率不同的电子迁移率。

17.根据权利要求15所述的方法，其中所述第一半导体材料是应力硅，并且所述第二半导体材料是具有比硅的空穴迁移率更大的空穴迁移率的锗、硅锗、或III-V族化合物。

18.根据权利要求17所述的方法，其中所述III-V族化合物是锑化铟或锑化镓。

19.根据权利要求15所述的方法，其中所述第一导电类型是N型导电性并且所述第二导电类型是P型导电性。

20.根据权利要求15所述的方法，其中所述第一多个薄段和所述第二多个薄段形成于在硅衬底上形成的硅锗应变松弛阻碍物上。