CN104867977B - 半导体器件及其制造方法 - Google Patents

Abstract

本发明提供了半导体器件及其制造方法。一种半导体器件包括：半导体衬底，包括III族元素和V族元素；以及栅极结构，在半导体衬底上。半导体衬底包括：第一区，接触栅极结构的底表面；以及第二区，设置在第一区之下。III族元素在第一区中的浓度低于V族元素在第一区中的浓度，III族元素在第二区中的浓度基本上等于V族元素在第二区中的浓度。

Description

半导体器件及其制造方法

技术领域

本发明构思涉及半导体器件及其制造方法。

背景技术

为了提高载流子的迁移率，对于可以利用III-V族化合物形成晶体管的沟道的技术，已经进行了研究。

然而，如果具有高介电常数(高-K)的栅极绝缘层直接形成在III-V族化合物上，则可能形成不稳定的界面。因此，在操作时，晶体管会具有高密度的界面陷阱电荷(DIT)，这使晶体管的性能退化。

发明内容

本发明构思的一些实施方式提供一种具有提高的产品可靠性的半导体器件。

本发明构思的一些实施方式还提供一种制造具有提高的产品可靠性的半导体器件的方法。

根据本发明构思的一方面，提供一种半导体器件。该半导体器件包括：半导体衬底，包括III族元素和V族元素；以及栅极结构，在半导体衬底上。半导体衬底包括：第一区，接触栅极结构的底表面；以及第二区，设置在第一区之下。III族元素在第一区中的浓度低于V族元素在第一区中的浓度，III族元素在第二区中的浓度基本上等于V族元素在第二区中的浓度。

在一些实施方式中，III族元素为Ga、In和Al中的至少一种，V族元素为P、As和Sb中的至少一种。

在一些实施方式中，III族元素在第一区中的浓度从第一区的顶表面朝向第一区的底表面增加。

在一些实施方式中，III族元素在第一区的顶表面处的浓度为10％或更小。

在一些实施方式中，第一区的顶表面包括5％或更少的氧原子。

在一些实施方式中，第一区具有1至20nm的厚度。

在一些实施方式中，栅极结构包括接触第一区的栅极绝缘层和设置在栅极绝缘层上的栅极电极。

在一些实施方式中，栅极绝缘层为凹入形的，栅极电极设置在栅极绝缘层上。

在一些实施方式中，该半导体器件还包括设置在半导体衬底中在第一和第二区的一侧或多侧的源极/漏极区。

在一些实施方式中，第一区与源极/漏极区间隔开。

在一些实施方式中，该半导体器件还包括设置在半导体衬底之下的衬底。

在一些实施方式中，衬底不包括III族元素和V族元素。

根据本发明构思的另一方面，提供一种半导体器件。该半导体器件包括：衬底；鳍，在第一方向上从衬底向上突出，并且包括第一材料和第二材料；以及在鳍上与鳍相交的栅极结构。鳍包括设置在栅极结构之下的沟道区，第一材料在沟道区中的浓度从沟道区的表面朝向沟道区的内部增加。

在一些实施方式中，第一材料包括III族元素，第二材料包括V族元素。

在一些实施方式中，第二材料在沟道区中的浓度从沟道区的表面朝向沟道区的内部减少。

在一些实施方式中，第一材料的浓度与第二材料的浓度之间的差异从沟道区的表面朝向沟道区的内部减小。

在一些实施方式中，在沟道区的表面处，第二材料的浓度高于第一材料的浓度。

在一些实施方式中，第一材料在沟道区的表面处的浓度为10％或更小。

在一些实施方式中，栅极结构包括接触沟道区的栅极绝缘层和设置在栅极绝缘层上的栅极电极。

在一些实施方式中，该半导体器件还包括覆盖栅极电极的覆盖层。

在一些实施方式中，该半导体器件还包括形成在鳍中在栅极结构的一侧或多侧的源极/漏极区，其中在鳍的接触源极/漏极区的表面处，第一材料的浓度基本上等于第二材料的浓度。

根据本发明构思的另一方面，提供一种制造半导体器件的方法。该方法包括：提供包括III族元素和V族元素的半导体衬底；通过氧化半导体衬底的顶表面而形成氧化物层；去除氧化物层；以及在半导体衬底上形成栅极结构。

在一些实施方式中，III族元素为Ga、In和Al中的至少一种，V族元素为P、As和Sb中的至少一种。

在一些实施方式中，该方法还包括在形成氧化物层之前，通过清洗半导体衬底的顶表面而去除自然氧化物层。

在一些实施方式中，氧化物层包括比V族元素的氧化物多的III族元素的氧化物。

在一些实施方式中，氧化半导体衬底的顶表面包括在5atm或更高且在300℃或更高氧化半导体衬底的顶表面30分钟至2小时。

在一些实施方式中，氧化半导体衬底的顶表面包括在600℃或更高的高温下氧化半导体衬底的顶表面30分钟至2小时。

在一些实施方式中，在去除氧化物层之后，在半导体衬底的顶表面处，V族元素的浓度高于III族元素的浓度。

在一些实施方式中，形成栅极结构还包括形成接触半导体衬底的栅极绝缘层以及在栅极绝缘层上形成栅极电极。

在一些实施方式中，去除氧化物层包括利用湿蚀刻去除氧化物层。

在一些实施方式中，该方法还包括：在形成氧化物层之前，在半导体衬底中形成源极/漏极区，其中形成氧化物层包括通过氧化半导体衬底的在源极/漏极区之间的顶表面来形成氧化物层。

根据本发明构思的另一方面，提供一种制造半导体器件的方法。该方法包括：形成鳍，鳍从衬底向上突出并且以基本上相等的浓度包括第一材料和第二材料；清洗鳍的沟道区；通过氧化鳍的沟道区形成氧化物层；通过去除氧化物层暴露沟道区；以及形成栅极结构以覆盖沟道区。形成氧化物层包括氧化比鳍的第二材料多的鳍的第一材料，在沟道区的表面处，第二材料的浓度高于第一材料的浓度。

在一些实施方式中，第一材料包括III族元素，第二材料包括V族元素。

在一些实施方式中，氧化沟道区在5atm或更高且在300℃或更高执行30分钟至2小时。

在一些实施方式中，该方法还包括：在形成鳍之后，形成与鳍相交并且覆盖沟道区的虚设栅极结构；在虚设栅极结构的一侧或多侧形成源极/漏极区；以及通过去除虚设栅极结构暴露鳍的沟道区。

在一些实施方式中，形成栅极结构包括：形成接触沟道区的表面的栅极绝缘层以及在栅极绝缘层上形成栅极电极。

根据本发明构思的另一方面，提供一种半导体器件。该半导体器件包括：半导体衬底，包括III族元素和V族元素；以及栅极结构，在半导体衬底上。半导体衬底包括：第一区，接触栅极结构的底表面；以及第二区，设置在第一区之下。在半导体衬底的表面处，V族元素的浓度高于III族元素的浓度。

在一些实施方式中，III族元素在第一区中的浓度从第一区的顶表面朝向第一区的底表面增加。

在一些实施方式中，III族元素在第二区中的浓度基本上等于V族元素在第二区中的浓度。

在一些实施方式中，III族元素在第一区中的浓度低于V族元素在第一区中的浓度。

在一些实施方式中，III族元素为Ga、In和Al中的至少一种，V族元素为P、As和Sb中的至少一种。

附图说明

本发明构思的以上和其它特征和优点将从如附图中示出的本发明构思的优选实施方式的更具体描述而明显，在附图中相同的附图标记遍及不同的视图指代相同的部件。附图不必按比例绘制，而是重点放在示出本发明构思的原理。

图1为根据本发明构思的示例实施方式的半导体器件的截面图。

图2为根据本发明构思的示例实施方式的半导体器件的截面图。

图3为根据本发明构思的示例实施方式的半导体器件的截面图。

图4为根据本发明构思的示例实施方式的半导体器件的截面图。

图5为根据本发明构思的示例实施方式的半导体器件的截面图。

图6为根据本发明构思的示例实施方式的半导体器件的透视图。

图7和图8为根据本发明构思的示例实施方式的图6的半导体器件的截面图。

图9为根据本发明构思的示例实施方式的半导体器件的透视图。

图10为根据本发明构思的示例实施方式的半导体器件的透视图。

图11和图12为图10的半导体器件的截面图。

图13和图14分别为半导体装置的电路图和布局图，该半导体装置包括根据本发明构思的示例实施方式制造的图1至图12的半导体器件中的任一个。

图15为电子系统的框图，该电子系统包括根据本发明构思的示例实施方式制造的图1至图12的半导体器件中的任一个。

图16和图17为示出半导体系统的示例的图示，根据本发明构思的示例实施方式制造的图1至图12的半导体器件可以被应用于该半导体系统。

图18、图20、图21、图22、图24、图26和图27为示出根据本发明构思的实施方式的制造图1的半导体器件的方法的步骤的截面图。

图19为示出根据本发明构思的实施方式的图18的半导体衬底的浓度的曲线图。

图23为示出根据本发明构思的实施方式的图22的半导体衬底的浓度的曲线图。

图25为示出根据本发明构思的示例实施方式的半导体衬底的第一区和第二区中的第一材料和第二材料的浓度的曲线图。

图28为示出本发明构思的效果的曲线图。

图29至图35为示出根据本发明构思的示例实施方式的制造图3的半导体器件的方法的步骤的截面图。

图36至图39和图55为示出根据本发明构思的示例实施方式的制造图6的半导体器件的方法的步骤的透视图。

图40、图42、图43、图45、图47、图49、图51和图53为沿着图39的线A-A截取的截面图。

图41、图44、图46、图48、图50、图52和图54为沿着图39的线B-B截取的截面图。

图56为沿着图55的线A-A截取的截面图。

图57为沿着图55的线B-B截取的截面图。

具体实施方式

在下文将参照附图更全面地描述不同的示例实施方式，在附图中示出一些示例实施方式。然而，本发明构思可以以许多不同的形式实施，而不应被理解为限于在此阐述的实施方式。

在此使用的术语仅用于描述具体的示例实施方式，而不意欲限制本发明构思。当在此使用时，单数形式“一”和“该”旨在也包括复数形式，除非上下文另行清楚地表示。将进一步理解，术语“包括”和/或“包含”在本说明书中被使用时，其表示所述特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。

将理解，当一元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或直接联接到另一元件或层，或者可以存在居间元件或层。相反，当一元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，则没有居间元件或层存在。相同的附图标记始终指代相同的元件。当在此使用时，术语“和/或”包括相关列举项目的一个或多个的任意和所有组合。

将理解，虽然术语第一、第二等可以被用于此来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅被用于区分一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分。因而，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不脱离本发明构思的教导。

为了便于描述，可以在此使用空间关系术语，诸如“在……下面”、“在……之下”、“下”、“在……之上”、“上”等来描述一个元件或特征与另一元件(或多个元件)或特征(或多个特征)如图中所示的关系。将理解，空间关系术语旨在包含除了图中所描绘的取向之外，装置在使用或操作中的不同取向。例如，如果在图中的装置被翻转，则被描述为在其它元件或特征“之下”或“下面”的元件可以取向为在所述其它元件或特征“之上”。因而，示例术语“在……之下”可以涵盖上和下两种取向。装置可以被另外地取向(旋转90度或其它取向)，并且在此使用的空间关系描述语可以被相应地解释。

在此参考截面图示描述示例实施方式，其中截面图示是理想化的示例实施方式(和中间结构)的示意性图示。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，示例实施方式不应被理解为限于在此示出的区域的特定形状，而是将包括例如由制造引起的形状的偏离。例如，被示为矩形的注入区在其边缘一般将具有圆化或弯曲的特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的埋入区可导致埋入区与通过其发生注入的表面之间的区域中的一些注入。因而，在图中示出的区域本质上是示意性的，它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制本发明构思的范围。

虽然一些截面图的相应平面图和/或透视图可能没有被示出，但是在此示出的器件结构的截面图提供对于多个器件结构的支持，该多个器件结构如将在平面图中示出的那样沿着两个不同的方向延伸和/或如将在透视图中示出的那样沿着三个不同的方向延伸。所述两个不同的方向可以彼此正交或者可以不彼此正交。所述三个不同的方向可以包括可以与所述两个不同的方向正交的第三方向。多个器件结构可以被集成在同一电子器件中。例如，当器件结构(例如，存储单元结构或晶体管结构)被示出在截面图中时，电子器件可以包括多个器件结构(例如，存储单元结构或晶体管结构)，如将通过电子器件的平面图示出的。多个器件结构可以被布置成阵列和/或二维图案。

现在将参照图1和图25描述根据本发明构思的示例实施方式的半导体器件。

图1为根据本发明构思的示例实施方式的半导体器件1的截面图。图25为示出半导体衬底21的第一区域23和第二区域25中的第一和第二材料的浓度的曲线图。

参照图1，半导体衬底1可以包括半导体衬底21、栅极结构40和源极/漏极区51。

半导体衬底21可以包括第一材料和第二材料。第一材料可以为例如III族元素，第二材料可以为例如V族元素。III族元素可以为例如Ga、In和Al中的至少一种。V族元素可以为例如P、As和Sb中的至少一种。因此，半导体衬底21可以由例如GaAs、InGaAs、AlGaAs、InAs、GaSb、InSb和InP中的至少一种制成。

半导体衬底21中包括的第一材料和第二材料的浓度可以根据半导体衬底21中的位置而改变。第二材料在半导体衬底21的顶表面的浓度大于第一材料在半导体衬底21的顶表面的浓度。随着从半导体衬底21的顶表面起的深度增加，第一材料的浓度可以增加并且第二材料的浓度可以减小。在从半导体衬底21的顶表面起的特定深度处，第一材料的浓度可以基本上等于第二材料的浓度。

具体而言，半导体衬底21包括第一区23和第二区25。第一区23可以位于半导体衬底21的顶表面处，第二区25可以设置在第一区23之下。第一区23接触栅极结构40。第一区23可以具有例如1-20nm的厚度。

参照图25，在第一区23中第一材料的浓度从第一区23的顶表面朝向第一区23的底表面逐渐增加。也就是，第一材料在第一区23的顶表面处的浓度小于第一材料在第一区23的底表面处的浓度。第一材料在第一区23的顶表面处的浓度为10％或更小。在第一区23中，第一材料的浓度低于第二材料的浓度。

在第一区23中，第二材料的浓度高于第一材料的浓度。也就是，在第一区23的顶表面处和第一区23的底表面处，第二材料的浓度高于第一材料。然而，第二材料的浓度朝向第一区23的底表面降低，第二材料的浓度与第一材料的浓度之间的差异朝向第一区23的底表面减小。

第一区23可以包括一些氧原子。氧原子可以从第一区23的顶表面朝向第一区23的底表面减少，并且可以不再存在于从第一区23的顶表面起的特定深度处。也就是，在第一区23的顶表面处的氧原子多于在第一区23的底表面处的氧原子。在第一区23的顶表面处，氧原子的浓度可以为5％或更少。

在第二区25中，第一材料的浓度可以基本上等于第二材料的浓度。这里，术语“基本上”不仅表示精确地相同，而且允许在工艺期间可能发生的误差的余量。因此，如图25所示，第一材料的浓度和第二材料的浓度可以在第二区25的一些部分中不相等。

在第二区25中，氧原子可以几乎不存在，如图25所示。

重新参照图1，栅极结构40可以设置在半导体衬底21上。栅极结构40可以设置在半导体衬底21的第一区23上。栅极结构40可以包括栅极绝缘层41、栅极电极43和硬掩模层45。

栅极绝缘层41可以设置在半导体衬底21上。栅极绝缘层41可以接触半导体衬底21。栅极绝缘层41可以接触半导体衬底21的第一区23。栅极绝缘层41可以包括选自由例如HfSiON、HfO₂、ZrO₂、Al₂O₃、Ta₂O₅、TiO₂、SrTiO₃和(Ba,Sr)TiO₃构成的组的材料。备选地，栅极绝缘层41可以是硅氧化物层。

栅极电极43可以设置在栅极绝缘层41上。栅极电极43可以包括导电材料例如多晶硅。

硬掩模层45可以设置在栅极电极43上。硬掩模层45可以包括例如氧化物层、氮化物层和氮氧化物层中的至少一种。

源极/漏极区51可以设置在栅极结构40的一侧或多侧。源极/漏极区51可以形成在半导体衬底21中。源极/漏极区51可以形成在半导体衬底21中邻近第一区23和第二区25。

如果半导体器件1为P沟道金属氧化物半导体(PMOS)晶体管，则源极/漏极区51可以包括具有比半导体衬底21大的晶格常数的材料。备选地，如果半导体器件1为N沟道金属氧化物半导体(NMOS)晶体管，则源极/漏极区51可以包括具有比半导体衬底21小的晶格常数的材料。

间隔物47可以设置在栅极结构40的一侧或多侧。间隔物47可以覆盖栅极结构40的一个或多个侧壁。每个间隔物47可以是例如硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。

间隔物47可以形成在第一区23上。

现在将参照图2描述根据本发明构思的示例实施方式的半导体器件2。为了简洁，与图1的前述实施方式的元件基本上相同的元件的描述将被省略。在下文中将描述图2的当前实施方式，主要集中在与图1的前述实施方式的差异上。

图2为根据本发明构思的示例实施方式的半导体器件2的截面图。

图2的半导体器件2可以在半导体衬底21、栅极结构40和源极/漏极51的方面与图1的半导体器件1相同。因此，像半导体器件1一样，半导体器件2的半导体衬底21包括第一区23和第二区25。在半导体器件2中，半导体衬底21包括第一材料例如III族元素和第二材料例如V族元素。第一材料的浓度从第一区23的顶表面朝向第一区23的底表面增加。也就是，第一材料在第一区23的顶表面处的浓度小于第一材料在第一区23的底表面处的浓度。在半导体器件2的第一区23中，第一材料的浓度低于第二材料的浓度，在半导体器件2的第二区25中，第一材料的浓度基本上等于第二材料的浓度。

除了图1的半导体器件1的元件之外，图2的半导体器件2可以还包括衬底11。衬底11可以设置在半导体衬底21之下。衬底11可以由例如选自由Si、Ge、SiGe、SiC和SiGeC构成的组的一种或多种半导体材料制成。衬底11也可以为例如绝缘体上硅(SOI)衬底。也就是，衬底11可以不包括III族元素和V族元素。

现在将参照图3和图25描述根据本发明构思的示例实施方式的半导体器件。

图3为根据本发明构思的示例实施方式的半导体器件3的截面图。

参照图3，半导体器件3可以包括半导体衬底22、栅极结构39、源极/漏极区域52和接触76。

半导体衬底22可以第一材料和第二材料。第一材料可以为例如III族元素，第二材料可以为例如V族元素。III族元素可以为例如Ga、In和Al中的至少一种。V族元素可以为例如P、As和Sb中的至少一种。因此，半导体衬底22可以由例如GaAs、InGaAs、AlGaAs、InAs、GaSb、InSb和InP中的至少一种制成。

半导体衬底22中包括的第一材料和第二材料的浓度可以根据半导体衬底22中的位置而改变。在半导体衬底22的顶表面处第二材料的浓度大于在半导体衬底22的顶表面处第一材料的浓度。随着从半导体衬底22的顶表面起的深度增加，第一材料的浓度可以增加并且第二材料的浓度可以减小。在从半导体衬底22的顶表面起的特定深度处，第一材料的浓度可以基本上等于第二材料的浓度。

具体而言，半导体衬底22包括第一区24和第二区26。第一区24可以位于半导体衬底22的顶表面处，第二区26设置在第一区24之下。第一区24接触栅极结构39。第一区24可以具有例如1-20nm的厚度。

现在将参照图25详细描述第一材料的浓度和第二材料的浓度。图3的第一区24相应于图25的附图标记23，图3的第二区26相应于图25的附图标记25。

在第一区24中，第一材料的浓度从第一区24的顶表面朝向第一区24的底表面逐渐增加。也就是，在第一区24的顶表面处第一材料的浓度小于在第一区24的底表面处第一材料的浓度。第一材料在第一区24的顶表面处的浓度为10％或更小。在第一区24中，第一材料的浓度低于第二材料的浓度。

在第一区24中，第二材料的浓度高于第一材料的浓度。也就是，在第一区24的顶表面处和第一区24的底表面处，第二材料的浓度高于第一材料。然而，第二材料的浓度朝向第一区24的底表面降低，第二材料的浓度与第一材料的浓度之间的差异朝向第一区24的底表面减小。

第一区24可以包括一些氧原子。氧原子可以从第一区24的顶表面朝向第一区24的底表面减少，并且可以不再存在于从第一区24的顶表面起的特定深度处。也就是，在第一区24的顶表面处的氧原子多于在第一区24的底表面处的氧原子。在第一区24的顶表面处，氧原子的浓度可以为5％或更少。

在第二区26中，第一材料的浓度可以基本上等于第二材料的浓度。这里，术语“基本上”不仅表示精确地相同，而且允许在工艺期间可能发生的误差的余量。因此，如图25所示，第一材料的浓度和第二材料的浓度可以在第二区26的一些部分中不相等。

在第二区26中，氧原子可以几乎不存在，如图25所示。

重新参照图3，器件隔离层20，例如，浅沟槽隔离(STI)层，形成在半导体衬底22中以限定有源区。

栅极结构39可以设置在半导体衬底22上。栅极结构39可以设置在半导体衬底22的第一区24上。栅极结构39可以包括栅极绝缘层42、功函数控制层44和栅极金属46。

栅极绝缘层42可以设置在半导体衬底22上。栅极绝缘层42可以形成为接触半导体衬底22的第一区24。栅极绝缘层42可以沿着第一区24的顶表面并且沿着间隔物48的侧壁共形地形成。因此，栅极绝缘层42可具有凹入形状。

栅极绝缘层42可以包括高-k材料。栅极绝缘层42可以包括选自由例如HfSiON、HfO₂、ZrO₂、Al₂O₃、Ta₂O₅、TiO₂、SrTiO₃和(Ba,Sr)TiO₃构成的组的材料。栅极绝缘层42可以根据将要形成的器件的类型而形成至适当的厚度。

栅极电极可以包括功函数控制层44和栅极金属46。包括功函数控制层44和栅极金属46的栅极电极可以设置在栅极绝缘层42上。包括功函数控制层44和栅极金属46的栅极电极可以填充由栅极绝缘层42形成的凹入区域内部的空间。

功函数控制层44可以设置在栅极绝缘层42上。功函数控制层44可以直接形成在栅极绝缘层42上。具体而言，功函数控制层44可以沿着第一区24的顶表面和间隔物48的侧壁共形地形成且栅极绝缘层42在其间，并且可以具有凹入形状。

如果半导体器件3为NMOS晶体管，则功函数控制层44可以是N型功函数控制层，并且可以包括例如TiAl、TiAlC、TiAlN、TaC、TiC和HfSi中的至少一种。

备选地，如果半导体器件3为PMOS晶体管，则功函数控制层44可以是P型功函数控制层并且可以包括例如TiN。备选地，功函数控制层44可以具有由P型功函数控制层和堆叠在P型功函数控制层上的N型功函数控制层构成的结构。在这样的实施方式中，功函数控制层44可以执行与P型功函数控制层相同的功能。

栅极金属46可以填充由栅极绝缘层42和功函数控制层44形成的凹入区域。

间隔物48可以设置在栅极结构39的一侧或多侧。间隔物48可以覆盖栅极结构39的一个或多个侧壁。间隔物48可以设置在第二区26上，而不是在第一区24上。也就是，间隔物可以设置在第一区24与源极/漏极区52之间的第二区26上。

每个间隔物48可以是例如氮化物层和氮氧化物层中的至少一种。在图3的备选实施方式中，每个间隔物48可以是多层，而不是图3中所示的单层。

源极/漏极区52可以设置在栅极结构39的一侧或多侧。源极/漏极区52可以通过外延工艺形成在半导体衬底22中。

源极/漏极区52可以通过第二区26而与第一区24间隔开。也就是，源极/漏极区52可以形成为使得源极/漏极区52不接触第一区24。因此，源极/漏极区52接触第二区26。在半导体衬底22的接触源极/漏极区52的表面处，第一材料的浓度和第二材料的浓度可以基本上相等。也就是，在第二区26的接触源极/漏极区52的表面处，第一材料的浓度和第二材料的浓度可以基本上相等。

如果半导体器件3为PMOS晶体管，则源极/漏极区52可以包括具有比半导体衬底22大的晶格常数的材料。备选地，如果半导体器件3为NMOS晶体管，则源极/漏极区52可以包括具有比半导体衬底22小的晶格常数的材料。

覆盖层53可以设置在栅极结构39上。覆盖层53可以覆盖栅极结构39，使得栅极绝缘层42、功函数控制层44和栅极金属46不被暴露。此外，覆盖层53可以设置在间隔物48的顶表面上。

覆盖层53可以为例如氮化物层，例如可以为SiN、SiON和SiCON中的至少一种，或者可以为例如氧化物层。

第一层间绝缘膜60可以设置为覆盖半导体衬底22和间隔物48的侧壁。此外，第一层间绝缘膜60可以部分地覆盖接触孔70的侧壁，使得接触孔70的上侧壁没有被第一层间绝缘膜60覆盖。第一层间绝缘膜60的顶表面和栅极结构39的顶表面可以位于同一平面内。也就是，第一层间绝缘膜60的顶表面可以与栅极结构39的顶表面基本上齐平。第一层间绝缘膜60的顶表面和栅极结构39的顶表面可以通过平坦化工艺，例如化学机械抛光(CMP)工艺而制成为位于同一平面内。

第二层间绝缘膜62可以设置在第一层间绝缘膜60上。第二层间绝缘膜62可以覆盖栅极结构39和覆盖层53以及接触孔70的侧壁的剩余部分。

第一和第二层间绝缘膜60和62可以包括例如氧化物层、氮化物层和氮氧化物层中的至少一种。

接触孔70可以分别设置在源极/漏极区52上。接触孔70可以穿透第一和第二层间绝缘膜60和62并且分别暴露源极/漏极区52的顶表面。

接触金属层72可以分别在接触孔70中沿着其底表面形成。接触金属层72可以分别接触源极/漏极区52。

接触金属层72可以降低源极/漏极区52的表面电阻、接触电阻等。接触金属层72可以包括导电材料，例如Pt、Ni、Co、Au或Al。

接触76可以设置在接触金属层72上以分别填充接触孔70。接触76可以由导电材料例如W、Al或Cu制成。然而，本发明构思不限于此。

如图3所示，每个接触76可以从其底部朝向顶部具有均一的厚度。然而，本发明构思不限于此。例如，每个接触76也可以从底部朝向顶部变宽。

现在将参照图4描述根据本发明构思的示例实施方式的半导体器件4。为了简洁，与前述实施方式的元件基本上相同的元件的描述将被省略，在下文中将描述当前实施方式，主要集中在与前述实施方式的差异上。

图4为根据本发明构思的示例实施方式的半导体器件4的截面图。

参照图4，除了图3的半导体器件3的元件之外，半导体器件4可以还包括衬底12。衬底12可以设置在半导体衬底22之下。衬底12可以由例如选自由Si、Ge、SiGe、SiC和SiGeC构成的组的一种或多种半导体材料制成。衬底12也可以为例如SOI衬底。也就是，衬底12可以不包括III族元素和V族元素。

现在将参照图5描述根据本发明构思的示例实施方式的半导体器件5。为了简洁，与前述实施方式的元件基本上相同的元件的描述将被省略，在下文中将描述当前实施方式，主要集中在与前述实施方式的差异上。

图5为根据本发明构思的示例实施方式的半导体器件5的截面图。

参照图5，衬底12可以包括NMOS区I和PMOS区II。NMOS区I可以是与图4的半导体器件4相同的结构。功函数控制层44可以包括例如TiAl、TiAlC、TiAlN、TaC、TiC和HfSi中的至少一种。

PMOS区II可以是与图4的半导体器件4相同的结构，除了栅极结构38。PMOS区II中的栅极结构38可以包括两个功函数控制层44、48。第二功函数控制层44可以堆叠在第一功函数控制层48上，第一和第二功函数控制层48和44可以在形状上凹入。第一功函数控制层48可以设置在第二功函数控制层44与栅极绝缘层42之间。栅极金属46可以设置在由栅极绝缘层42、第一功函数控制层48和第二功函数控制层44形成的凹入区域中并且填充该凹入区域。第一功函数控制层48可以是P型功函数控制层，第二功函数控制层44可以是N型功函数控制层。因此，第二功函数控制层44可以包括例如TiAl、TiAlC、TiAlN、TaC、TiC和HfSi中的至少一种，第一功函数控制层48可以包括例如TiN。第一功函数控制层48可以影响PMOS区II中的栅极结构38的操作，第二功函数控制层44可以影响NMOS区I中的栅极结构39的操作。

现在将参照图6至图8描述根据本发明构思的示例实施方式的半导体器件6。

图6至图8为根据本发明构思的示例实施方式的半导体器件6的视图。具体而言，图6为根据本发明构思的示例实施方式的半导体器件6的透视图。图7为沿着图6的线A-A截取的截面图。图8为沿着图6的线B-B截取的截面图。在图6中，第一和第二层间绝缘膜130和132未被示出。

参照图6至图8，半导体器件6可以包括衬底101、鳍F1、场绝缘层110、栅极结构151、间隔物121、源极/漏极区123、接触金属层191、接触193、第一层间绝缘膜130和第二层间绝缘膜132。

具体而言，衬底101可以由例如选自由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP构成的组的一种或多种半导体材料制成。衬底101也可以是例如SOI衬底。

鳍F1可以沿着纵向方向，也就是，第二方向Y1延伸。鳍F1可以具有长侧和短侧。在图6中，长侧方向是第二方向Y1，短侧方向是宽度方向，也就是，第一方向X1。然而，本发明构思不限于此。例如，鳍F1的长侧方向可以是第一方向X1，鳍F1的短侧方向可以是第二方向Y1。鳍F1可以在第三方向Z1上从衬底101突出。

鳍F1可以是衬底101的部分，并且可以包括从衬底101生长的外延层。

鳍F1可以包括第一材料和第二材料。第一材料可以是例如III族元素，第二材料可以是例如V族元素。III族元素可以是Ga、In和Al中的至少一种。V族元素可以是例如P、As和Sb中的至少一种。因此，鳍F1可以由例如GaAs、InGaAs、AlGaAs、InAs、GaSb、InSb和InP中的至少一种制成。

鳍F1可以包括在源极/漏极区123之间并且在栅极结构151之下的沟道区。

鳍F1中包括的第一材料和第二材料的浓度可以根据在鳍F1内，具体而言，在沟道区之内的位置而变化。第二材料在鳍F1的沟道区的表面的浓度大于第一材料在鳍F的沟道区的表面的浓度。随着从鳍F1的沟道区的表面起的深度增加，第一材料的浓度可以增加并且第二材料的浓度可以减小。在从鳍F1的沟道区的顶表面起的特定深度处，第一材料的浓度可以基本上等于第二材料的浓度。

具体而言，鳍F1的沟道区包括第一区103和第二区105。第一区103可以位于鳍F1的沟道区的表面处，第二区105可以设置在由第一区103形成的凹入区域内部，如图7所示，并且设置在第一区103之下，如图7和图8所示。第一区103可以接触栅极结构151。第一区103可以设置在鳍F1的顶表面和侧壁上。第一区103可以具有例如1至20nm的厚度。

现在将参照图25详细描述第一材料的浓度和第二材料的浓度。图6至图8的第一区103相应于图25的附图标记23，图6至图8的第二区105相应于图25的附图标记25。

在第一区103中，第一材料的浓度从第一区103的顶表面朝向接触第二区105的表面逐渐增加。也就是，第一材料在第一区103的顶表面处的浓度小于第一材料在第一区103的接触第二区105的表面处的浓度。第一材料在第一区103的顶表面处的浓度为10％或更小。在第一区103中，第一材料的浓度低于第二材料的浓度。

在第一区103中，第二材料的浓度高于第一材料的浓度。也就是，在第一区103的顶表面处和在第一区103的接触第二区105的表面处，第二材料的浓度高于第一材料。然而，第二材料的浓度朝向第一区103的底表面降低，第二材料的浓度与第一材料的浓度之间的差异朝向第一区103的底表面减小。

第一区103可以包括一些氧原子。氧原子可以从第一区103的顶表面朝向第一区103的底表面减少，并且可以不再存在于从第一区103的顶表面起的特定深度处。也就是，在第一区103的顶表面处的氧原子多于在第一区103的底表面处的氧原子。在第一区103的顶表面处，氧原子的浓度可以为5％或更少。

在第二区105中，第一材料的浓度可以基本上等于第二材料的浓度。这里，术语“基本上”不仅表示精确地相同，而且允许在工艺期间可能发生的误差的余量。因此，如图25所示，第一材料的浓度和第二材料的浓度可以在第二区105的一些部分中不相等。

在第二区105中，氧原子可以几乎不存在，如图25所示。

场绝缘层110可以设置在衬底101上，并且可以部分地覆盖鳍F1的侧壁，同时暴露鳍F1的上部。

栅极结构151可以设置在鳍F1上并且与鳍F1相交。在图6中，栅极结构151沿着第一方向X1延伸。然而，本发明构思不限于此。例如，栅极结构151可以以关于鳍F1的锐角或者钝角与鳍F1相交。

栅极结构151可以包括栅极电极和栅极绝缘层153，该栅极电极包括第一金属层155和第二金属层157。

栅极电极可以包括第一金属层155和第二金属层157。如图6至图8所示，栅极电极可以包括两个或更多金属层的堆叠。第一金属层155调节功函数，第二金属层157填充由第一金属层155形成的空间。在一示例中，第一金属层155可以包括TiAl、TiAlC、TiAlN、HfSi、TiN、TaN、TiC和TaC中的至少一种。此外，第二金属层157可以包括例如W或Al。备选地，包括第一金属层155和第二金属层157的栅极电极可以由除了金属之外的材料例如Si或SiGe制成。在一示例中，栅极结构151可以通过例如置换工艺形成。然而，本发明构思不限于此。

第一金属层155可以设置在栅极绝缘层153和第二金属层157之间。第二金属层157可以填充由栅极绝缘层153和第一金属层155形成的空间。

栅极绝缘层153可以形成在鳍F1与包括第一金属层155和第二金属层157的栅极电极之间。如图8所示，栅极绝缘层153可以形成在鳍F1的顶表面和侧壁上。因此，栅极绝缘层153可以接触第一区103。此外，栅极绝缘层153可以设置在包括第一金属层155和第二金属层157的栅极电极与场绝缘层110之间。栅极绝缘层153可以包括例如具有比硅氧化物层高的介电常数的高-k材料。栅极绝缘层153可以包括例如HfO₂、ZrO₂、LaO、Al₂O₃或Ta₂O₅。栅极绝缘层153、第一金属层155和第二金属层157可以覆盖鳍F1的通过第一绝缘层110暴露的顶部侧壁，并且可以覆盖场绝缘层110。

间隔物121可以设置在栅极结构151的一侧或多侧上。每个间隔物121可以包括氮化物层和氮氧化物层中的至少一种。在备选实施方式中，每个间隔物121可以是多层，而不是如图6至图8所示的单层。

源极/漏极区123可以设置在栅极结构151的一侧或多侧上。源极/漏极区123可以设置在鳍F1中。源极/漏极区可以通过鳍F1的第二区105与鳍F1的第一区103间隔开。

源极/漏极区123可以是高架(elevated)源极/漏极区。因此，源极/漏极区123的顶表面可以高于鳍F1的顶表面。

如果半导体器件6为PMOS晶体管，则源极/漏极区123可以包括压应力材料。压应力材料可以是例如具有比鳍F1的材料大的晶格常数的材料。压应力材料可以通过将压应力施加至栅极结构151下面的沟道区而提高沟道区中的载流子的迁移率。

如果半导体器件6为NMOS晶体管，则源极/漏极区123可以包括张应力材料。源极/漏极区123可以包括张应力材料或者与衬底101相同的材料。源极/漏极区123可以包括例如具有比鳍F1小的晶格常数的材料。

源极/漏极区123可以通过外延生长形成。

源极/漏极区123可以设置为使得源极/漏极区123不接触第一区103。因此，源极/漏极区123接触第二区105。在鳍F1的接触每个源极/漏极区123的表面处，第一材料的浓度和第二材料的浓度可以基本上相等。也就是，在第二区105的接触源极/漏极区52的表面处，第一材料的浓度和第二材料的浓度可以基本上相等。

接触金属层191分别设置在源极/漏极区123上。接触金属层191可以降低源极/漏极区123的表面电阻、接触电阻等。接触金属层123可以包括例如Pt、Ni、Co、Au或Al。

接触193可以分别形成在接触金属层191上。接触193可以穿透第一和第二层间绝缘膜130和132以分别接触接触金属层191。接触193可以由例如导电材料诸如W、Al或Cu制成。

如附图中所示，每个接触193可以从其底部朝向顶部具有均一的厚度。然而，本发明构思不限于此。例如，每个接触193也可以从其底部朝向顶部变宽。

第一层间绝缘膜130和第二层间绝缘膜132可以顺序地形成在场绝缘层110上。第一层间绝缘膜130可以覆盖接触金属层191并且部分地覆盖接触194的侧壁，使得接触193的上部侧壁未被第一层间绝缘膜130覆盖。第二层间绝缘膜132可以覆盖接触193的侧壁的剩余部分。

如图7所示，第一层间绝缘膜130的顶表面和栅极结构151的顶表面可以位于同一平面内。也就是，第一层间绝缘膜130的顶表面可以与栅极结构151的顶表面基本上齐平。第一层间绝缘膜130的顶表面和栅极结构151的顶表面可以通过平坦化工艺，例如CMP工艺而制成为位于同一平面内。第二层间绝缘膜132可以形成在第一层间绝缘膜130上以覆盖栅极结构151、间隔物121和接触193的剩余部分。第一和第二层间绝缘膜130和132可以包括例如氧化物层、氮化物层和氮氧化物层中的至少一种。

在图6至图8中，衬底101不包括第一材料和第二材料。然而，本发明构思不限于此。例如，如同鳍F1，衬底101也可以包括第一和第二材料。

现在将参照图9描述根据本发明构思的示例实施方式的半导体器件7。为了简洁，与前述实施方式的元件基本上相同的元件的描述将被省略，在下文中将描述当前实施方式，主要集中在与前述实施方式的差异上。

图9为根据本发明构思的示例实施方式的半导体器件7的透视图。在图9中，第一和第二层间绝缘膜130和132未被示出。

参照图9，除了图6的半导体器件6的元件之外，半导体器件7还包括覆盖层181。具体而言，覆盖层181设置在栅极结构151上，使得栅极绝缘层153以及第一和第二金属层155和157未被暴露。覆盖层181设置在栅极绝缘层153、第一金属层155和第二金属层157的顶表面上并且沿着间隔物121的内侧壁，使得覆盖层181的顶表面与间隔物121的顶表面基本上齐平。

覆盖层181将栅极结构151与外部隔离，由此避免栅极结构151的性能的变化。此外，即使接触193未对准，覆盖层181也可以防止接触193接触栅极结构151。

覆盖层181可以包括例如氧化物层、氮氧化物层和氮化物层中的至少一种。

现在将参照图10至图12描述根据本发明构思的示例实施方式的半导体器件8。为了简洁，与前述实施方式的元件基本上相同的元件的描述将被省略，在下文中将描述当前实施方式，主要集中在与前述实施方式的差异上。

图10至图12为根据本发明构思的示例实施方式的半导体器件8的视图。具体而言，图10为根据本发明构思的示例实施方式的半导体器件8的透视图。图11为沿着图10的线A-A和C-C截取的截面图。图12为沿着图10的线B-B和D-D截取的截面图。在图10中，第一层间绝缘膜130和230以及第二层间绝缘膜132和232未被示出。

参照图10至图12，衬底101和衬底201可以被分成NMOS区III和PMOS区IV。NMOS区III和PMOS区IV可以彼此连接或者彼此分离。

NMOS区III可以是与图6的半导体器件6相同的结构。由于NMOS晶体管形成在NMOS区III中，所以源极/漏极区123可以包括具有比鳍F1的材料小的晶格常数的材料。此外，第一金属层155可以是N型功函数控制层，因此可以包括例如TiAl、TiAlC、TiAlN、TaC、TiC和HfSi中的至少一种。

PMOS区IV可以是与图6的半导体器件6相同的结构，除了栅极结构251之外。在PMOS区IV中，栅极结构251还包括第三金属层254。第三金属层254可以是P型功函数控制层，并且可以包括例如TiN。第三金属层254可以设置在栅极绝缘层253与第一金属层255之间。虽然第一金属层255设置在第三金属层254上，但是第三金属层254负责控制栅极结构251的功函数。

PMOS区IV的源极/漏极区233可以包括具有比例如鳍F2的材料大的晶格常数的材料。

鳍F2、衬底201、场绝缘层210、第一和第二层间绝缘膜230和232、栅极绝缘层253、第一和第二金属层255和257、接触金属层291以及接触293与NMOS区IV的相应部件相同，因此其详细描述将被省略。

现在将参照图13和图14描述包括根据本发明构思的示例实施方式制造的半导体器件1至8中的任一个的半导体装置。

图13和图14为包括根据本发明构思的示例实施方式制造的图1至图12的半导体器件1至8中的任一个的半导体装置的电路图和布局图。虽然在图13和图14中使出了静态随机存取存储器(SRAM)，但是根据本发明构思的示例实施方式制造的鳍型晶体管也可以应用于其它半导体装置。

参照图13，半导体装置可以包括在电源节点VCC与接地节点VSS之间并联连接的一对第一和第二反相器INV1和INV2以及分别连接到第一和第二反相器INV1和INV2的输出节点的第一和第二传输晶体管PS1和PS2。第一和第二传输晶体管PS1和PS2可以分别连接到位线BL和互补位线/BL。第一和第二传输晶体管PS1和PS2的栅极可以连接到字线WL。

第一反相器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二反相器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一和第二上拉晶体管PU1和PU2可以是PMOS晶体管，第一和第二下拉晶体管PD1和PD2可以是NMOS晶体管。

第一反相器INV1的输入节点连接到第二反相器INV2的输出节点，第二反相器INV2的输入节点连接到第一反相器INV1的输出节点，因此，第一和第二反相器INV1和INV2可以形成单个锁存电路。

再参照图13和图14，第一鳍310、第二鳍320、第三鳍330和第四鳍340可以在第一方向上，例如图14中的垂直方向上延伸，并且可以彼此分离。第二鳍320和第三鳍330可以比第一鳍310和第四鳍340短。

此外，第一栅极电极351、第二栅极电极352、第三栅极电极353和第四栅极电极354可以在第二方向上，例如在图14中的水平方向上延伸，并且与第一至第四鳍310至340相交。具体而言，第一栅极电极351可以与第一鳍310和第二鳍320完全相交并且部分地重叠第三鳍330的一端。第三栅极电极353可以与第四鳍340和第三鳍330完全地相交并且部分地重叠第二鳍320的一端。第二栅极电极352可以与第一鳍310相交，第四栅极电极354可以与第四鳍340相交。

第一上拉晶体管PU1可以被限定在第一栅极电极351与第二鳍320的交点附近。第一下拉晶体管PD1可以被限定在第一栅极电极351与第一鳍310的交点附近。第一传输晶体管PS1可以被限定在第二栅极电极352与第一鳍310的交点附近。第二上拉晶体管PU2可以被限定在第三栅极电极353与第三鳍330的交点附近。第二下拉晶体管PD2可以被限定在第三栅极电极353与第四鳍340的交点附近。第二传输晶体管PS2可以被限定在第四栅极电极354与第四鳍340的交点附近。

尽管没有具体地示出，但是凹部可以分别形成在第一至第四栅极电极351至354与第一至第四鳍310至340之间的每个交点的两侧，源极/漏极区可以形成在凹部中。

多个接触350也可以被形成。

共用接触361可以连接所有的第二鳍320、第三栅极线353和布线371。共用接触362可以连接所有的第三鳍330、第一栅极线351和布线372。

第一上拉晶体管PU1和第二上拉晶体管PU2的每个可以包括以上参照图1至图12描述的半导体器件1至8中的任一个。

图15为包括根据本发明构思的示例实施方式制造的半导体器件1至8中的任一个的电子系统1100的框图。

参照图15，根据本发明构思的示例实施方式的电子系统1100可以包括控制器1110、输入/输出(I/O)装置1120、存储器件1130、接口1140和总线1150。控制器1110、I/O器件1120、存储器件1130和/或接口1140可以通过总线1150彼此连接。总线1150可以用作用于传输数据的路径。

控制器1110可以包括微处理器、数字信号处理器、微控制器以及能够执行与微处理器、数字信号处理器、微控制器等的功能类似的功能的逻辑器件中的至少一种。I/O装置1120可以包括键区、键盘、显示装置等。存储器件1130可以存储数据/或指令。接口1140可以被用于将数据传送到通信网络或者从通信网络接收数据。接口1140可以是例如有线或者无线接口。接口1140可以包括例如天线或者有线或无线收发器。虽然没有在图中示出，但是电子系统1110可以是用于提高控制器1110的操作的操作存储器，并且还可以包括高速动态随机存取存储器(DRAM)或SRAM。这里，根据本发明构思的上述实施方式的半导体器件1至8中的任一个可以被提供在存储器件1130中、控制器1110中和/或I/O装置1120中。

电子系统1110可以被应用于能够在无线环境中传送和/或接收信息的几乎所有类型的电子产品，诸如个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡等。

图16和图17为示出半导体系统的示例的图示，根据本发明构思的示例实施方式制造的图1至图12的半导体器件1至8可以被应用至该半导体系统。图16示出平板个人电脑(PC)1101，图17示出笔记本电脑1102。如在此阐述的，根据本发明构思的上述示例实施方式的图1至图12的半导体器件1至8中的至少一个可以被用于平板PC、笔记本电脑等。对于本领域的普通技术人员而言明显的是，如在此阐述的，根据本发明构思的示例实施方式的图1至图12的半导体器件1至8也可以被应用于除了在此阐述的系统之外的各种IC器件。

现在将参照图1和图18至图27描述根据本发明构思的示例实施方式的制造半导体器件的方法。为了简洁，与以上描述的元件基本上相同的元件的描述将被省略。

图18至图27为示出根据本发明构思的示例实施方式的制造半导体器件1的方法的步骤的视图。具体而言，图18、图20、图21、图22、图24、图26和图27为截面图。图19为示出图18的半导体衬底21的浓度的曲线图。图23为示出图22的半导体衬底21的浓度的曲线图。

参照图18和图19，提供半导体衬底21。半导体衬底21可以包括第一材料和第二材料。第一材料可以为例如III族元素，第二材料可以为例如V族元素。III族元素可以为例如Ga、In和Al中的至少一种。V族元素可以为例如P、As和Sb中的至少一种。因此，半导体衬底21可以由例如GaAs、InGaAs、AlGaAs、InAs、GaSb、InSb和InP中的至少一种制成。

自然氧化物层31可以形成在半导体衬底21上。自然氧化物层31可以通过半导体衬底21的顶表面与氧原子的反应而自然地而不是人为地形成。

半导体衬底21以基本上相等的浓度包括第一材料和第二材料。然而，由于自然氧化物层31形成在半导体衬底21的顶表面上，所以半导体衬底21的顶表面可以包括一些氧原子。参照图19，因为氧原子与半导体衬底21的顶表面键合，所以氧原子的浓度在半导体衬底21的顶表面处高。然而，氧原子几乎不存在于从半导体衬底21的顶表面起的特定深度处，也就是，几乎不存在于半导体衬底21内。也就是，氧原子的浓度在半导体衬底21的顶表面处比在半导体衬底21的底部处大。由于半导体衬底21的顶表面包括氧原子，因此第一和第二材料的浓度在半导体衬底21的顶表面处低。然而，第一材料和第二材料的浓度可以随着从半导体衬底21的顶表面起的深度增加而逐渐增加，并且可以在从半导体衬底21的顶表面起的特定深度处基本上相等。第一材料和第二材料的浓度在半导体衬底21的顶表面处比在半导体衬底21的底部处小。

参照图20，自然氧化物层31通过清洗半导体衬底21的顶表面而被去除。因此，与半导体衬底21键合的氧原子被去除。

参照图21，半导体衬底21的顶表面通过氧化工艺33而被氧化。氧化工艺33可以在高压下执行。例如，氧化工艺33可以在5atm或者更高且在300℃或更高被执行30分钟至2小时。备选地，氧化工艺33可以在600℃或更高的高温下执行30分钟至2小时。因此，如图22所示，氧化物层35可以人为地形成在半导体衬底21的顶表面上。

氧化工艺33可以引起半导体衬底21的第一材料和第二材料与氧原子(O)键合。半导体衬底21中第一材料与氧原子的反应高于半导体衬底中第二材料与氧原子的反应。因此，第一材料可以形成比第二材料多的氧化物。因此，氧化物层35可以包含比第二材料的氧化物多的第一材料的氧化物。

参照图23，由于图22中氧原子与半导体衬底21的顶表面键合，所以氧原子的浓度在半导体衬底31的顶表面处高。然而，随着从半导体衬底21的顶表面起的深度增加，氧原子的浓度在半导体衬底21中减少。此外，由于氧原子与半导体衬底21的顶表面键合，所以第一材料和第二材料在半导体衬底21的顶表面处的浓度略微减少。

参照图24，形成在半导体衬底21上的氧化物层35被去除。为了去除氧化物层35，湿蚀刻工艺可以利用HF、NH₄OH、HCl等作为蚀刻剂而被执行。湿蚀刻工艺可以改变第一材料在半导体衬底21中的浓度和第二材料在半导体衬底21中的浓度。参照图25，第二材料在半导体衬底21的顶表面处的浓度大于第一材料在半导体衬底21的顶表面处的浓度。随着从半导体衬底21的顶表面起的深度增加，第一材料在半导体衬底21中的浓度可以增加，并且在从半导体衬底21的顶表面起的特定深度处，第一材料的浓度和第二材料的浓度可以基本上相等。也就是，随着从半导体衬底21的顶表面起的深度增加，第二材料的浓度可以降低以变得与第一材料的浓度基本上相等。

具体而言，参照图24和图25，半导体衬底21包括第一区23和第二区25。第一区23可以位于半导体衬底21的顶表面处，第二区25可以设置在半导体衬底21的第一区23之下。第一区23可以接触后面将形成的栅极结构40，如图27所示。第一区21可以具有例如1至20nm的厚度。

参照图25，第一材料在第一区23中的浓度从第一区23的顶表面朝向第一区23的底表面逐渐增加。也就是，第一材料在第一区23的顶表面处的浓度小于第一材料在第一区23的底表面处的浓度。第一材料在第一区23的顶表面处的浓度为10％或更小。在第一区23中，第一材料的浓度低于第二材料的浓度。

在第一区23中，第二材料的浓度高于第一材料的浓度。也就是，在第一区23的顶表面处和在第一区23的底表面处，第二材料的浓度高于第一材料。然而，第二材料的浓度朝向第一区23的底表面降低，第二材料的浓度与第一材料的浓度之间的差异朝向第一区23的底表面减小。

第一区23可以包括没有通过湿蚀刻工艺被去除的氧原子。氧原子可以从第一区23的顶表面朝向第一区23的底表面减少，并且可以不再存在于从第一区23的顶表面起的特定深度处。也就是，在第一区23的顶表面处的氧原子多于在第一区23的底表面处的氧原子。在第一区23的顶表面处，氧原子的浓度可以为5％或更少。

在第二区25中，第一材料的浓度可以基本上等于第二材料的浓度。这里，术语“基本上”不仅表示精确地相同，而且允许在工艺期间可能发生的误差的余量。因此，如图25所示，第一材料的浓度和第二材料的浓度可以在第二区25的一些部分中不相等。

在第二区25中，氧原子可以几乎不存在，如图25所示。

参照图26，栅极绝缘层41a、栅极电极43a以及硬掩模层45a可以顺序地形成在半导体衬底21上。

栅极绝缘层41a可以形成为接触半导体衬底21的第一区23。栅极绝缘层41a可以包括例如选自由例如HfSiON、HfO₂、ZrO₂、Al₂O₃、Ta₂O₅、TiO₂、SrTiO₃和(Ba,Sr)TiO₃构成的组的材料。备选地，栅极绝缘层41a可以是例如硅氧化物层。栅极绝缘层41a可以通过例如原子层沉积(ALD)或化学气相沉积(CVD)形成。

栅极电极43a可以设置在栅极绝缘层41a上。栅极电极43a可以包括例如导电材料诸如多晶硅。

硬掩模层45a可以设置在栅极电极43a上。硬掩模层45可以包括例如氧化物层、氮化物层和氮氧化物层中的至少一种。

参照图27，栅极结构40可以通过图案化栅极绝缘层41a、栅极电极43a和硬掩模层45a形成。

然而，间隔物47可形成在栅极结构40的一侧或多侧。间隔物47可以通过形成间隔物层(未示出)以覆盖半导体衬底21和栅极结构40并且然后回蚀间隔物层而形成在栅极结构40的一侧或多侧。

间隔物47可以包括例如氧化物、氮氧化物和氮化物中的至少一种。

最后，源极/漏极区51可以形成在半导体衬底21中在栅极结构40的一侧或多侧，由此完成图1的半导体器件1。

现在将参照图28描述本发明构思的效果。图28为示出本发明构思的效果的曲线图。

在图28中，两个曲线图A和B被示出。图28的A为示出在栅极结构40形成在半导体衬底21上之后测量的电容C-栅极电压Vg的曲线图。图28的B为示出根据图1的示例实施方式的半导体器件1的电容C-栅极电压Vg的曲线图。在曲线图A上滞后(hysteresis)被测量为1.30V，在曲线图B上滞后被测量为0.51V。

在本发明构思中，氧化物层可以通过氧化半导体衬底21形成，然后可以被去除以改变第一材料在半导体衬底21的顶表面的浓度和第二材料在半导体衬底21的顶表面的浓度。这改善了滞后现象，如图28的曲线图B所示。因此，晶体管可以具有低密度的界面陷阱电荷(DIT)。因此，可以制造具有良好性能的晶体管。

现在将参照图3和图29至图35描述根据本发明构思的示例实施方式的制造半导体器件的方法。为了简洁，与以上描述的元件基本上相同的元件的描述将被省略。

图29至图35为示出根据本发明构思的示例实施方式的制造半导体器件3的方法的步骤的截面图。

参照图29，提供半导体衬底22。半导体衬底22可以包括第一材料和第二材料。半导体衬底22中的第一材料可以为例如III族元素，半导体衬底22中的第二材料可以为例如V族元素。III族元素可以为例如Ga、In和Al中的至少一种。V族元素可以为例如P、As和Sb中的至少一种。因此，半导体衬底22可以由例如GaAs、InGaAs、AlGaAs、InAs、GaSb、InSb和InP中的至少一种制成。在半导体衬底22中，第一材料的浓度可以基本上等于第二材料的浓度。

器件隔离层20，例如STI层可以形成在半导体衬底21中以限定有源区。

然后，可以形成虚设栅极结构19。虚设栅极结构19可以包括虚设栅极绝缘层17和虚设栅极电极18。虚设栅极绝缘层17可以形成在半导体衬底22上并且可以例如为硅氧化物层。虚设栅极电极18可以形成在虚设栅极绝缘层17上。虚设栅极电极18可以包括例如多晶硅。

间隔物48可以形成在虚设栅极结构19的一个或多个侧壁上。间隔物48可以包括例如氧化物、氮化物或者氮氧化物。间隔物48可以通过利用CVD工艺形成间隔物层(未示出)并且然后回蚀该间隔物层而形成在虚设栅极结构19的一个或多个侧壁上。这里，间隔物48的形状不限于图中所示的形状。

源极/漏极区52可以通过利用虚设栅极结构19和间隔物48作为掩模而形成在半导体衬底22中。源极/漏极区52可以形成在器件隔离层20与间隔物48之间。虚设栅极结构19之下的沟道区可以是源极/漏极区52中包括的N型载流子或者源极/漏极区52中包括的P型载流子移动通过其的区域。

第一层间绝缘膜60可以形成在半导体衬底22上。第一层间绝缘膜60可以覆盖间隔物48的侧壁并且暴露虚设栅极结构19的顶表面和间隔物48的顶表面。为了暴露虚设栅极结构19的顶表面，在形成第一层间绝缘膜60之后，可以执行平坦化工艺。在备选实施方式中，第一层间绝缘膜60也可以通过堆叠两个或更多绝缘层而形成。

参照图30，沟槽30可以通过去除虚设栅极结构19而形成。

沟槽30可以暴露间隔物48的侧壁和半导体衬底22的顶表面。也就是，半导体衬底22的在间隔物48之间的顶表面可以被暴露。半导体衬底22的暴露的顶表面与氧原子反应，由此在沟槽30中形成自然氧化物层32。

参照图31，可以去除形成在半导体衬底22上的自然氧化物层32。然后，半导体衬底22的在沟槽30内的暴露的顶表面通过氧化工艺34被氧化。氧化工艺34可以在5atm或者更高且在300℃或更高执行30分钟至2小时。备选地，氧化工艺34可以在600℃或更高的高温下执行30分钟至2小时。

参照图32，氧化物层36可以通过氧化工艺34形成在半导体衬底22的顶表面上。氧化物层36可以通过氧与半导体衬底22中包括的第一和第二材料的反应而形成。在以上条件下执行的氧化工艺34中，第一材料可以比第二材料与更多的氧原子键合。

参照图33，可以去除氧化物层36。为了去除氧化物层36，可以利用例如HF、NH₄OH、HCl等作为蚀刻剂来执行湿蚀刻工艺。

氧化物层36的去除可以改变第一材料在半导体衬底22的沟道区中的浓度和第二材料在半导体衬底22的沟道区中的浓度。第一材料在半导体衬底22中的浓度可以随着从半导体衬底22的沟道区的顶表面起的深度增加而逐渐增加。

具体而言，半导体衬底22的沟道区包括第一区24和第二区26。第一区24位于半导体衬底22的沟道区的顶表面处，第二区26设置在第一区24之下。第一区24可以接触后面将形成的栅极结构39。第一区24可以具有例如1-20nm的厚度。

在第一区24中，第一材料的浓度从第一区24的顶表面朝向第一区24的底表面逐渐增加。也就是，第一材料在第一区24的顶表面处的浓度小于第一材料在第一区24的底表面处的浓度。第一材料在第一区24的顶表面处的浓度为10％或更小。在第一区24中，第一材料的浓度低于第二材料的浓度。

在第一区24中，第二材料的浓度高于第一材料的浓度。也就是，在第一区24的顶表面处和第一区24的底表面处，第二材料的浓度高于第一材料。然而，第二材料的浓度朝向第一区24的底表面降低，第二材料的浓度与第一材料的浓度之间的差异朝向第一区24的底表面减小。

第一区24可以包括没有通过湿蚀刻工艺去除的氧原子。氧原子可以从第一区24的顶表面朝向第一区24的底表面减少，并且可以不再存在于从第一区24的顶表面起的特定深度处。也就是，在第一区24的顶表面处的氧原子多于在第一区24的底表面处的氧原子。在第一区24的顶表面处，氧原子的浓度可以为5％或更少。

在第二区26中，第一材料的浓度可以基本上等于第二材料的浓度。这里，术语“基本上”不仅表示精确地相同，而且允许在工艺期间可能发生的误差的余量。因此，如图25所示，第一材料的浓度和第二材料的浓度可以在第二区26的一些部分中不相等。

在第二区26中，氧原子可以几乎不存在。

每个源极/漏极区52与第一区24可以分离每个间隔物48的宽度。因此，在半导体衬底22的接触源极/漏极区52的表面处，第一材料的浓度可以基本上等于第二材料的浓度。也就是，在第二区26的接触源极/漏极区52的表面处，第一材料的浓度和第二材料的浓度可以基本上相等。

参照图34，栅极绝缘层42a、功函数控制层44a和栅极金属46a可以顺序地形成在沟槽30中。

栅极绝缘层42a可以形成在沟槽30中。具体而言，栅极绝缘层42a可以沿着间隔物48的侧壁和第一区24的顶表面共形地形成。因此，形成在沟槽30中的栅极绝缘层42a可以在形状上凹入。栅极绝缘层42a可以接触半导体衬底22的第一区24。

功函数控制层44a可以形成在栅极绝缘层42a上。具体而言，功函数控制层44a可以沿着间隔物48的侧壁和第一区24的顶表面共形地形成。因此，功函数控制层44a可以在形状上凹入。

栅极金属46a可以形成在功函数控制层44a上以填充沟槽30。也就是，栅极金属46a可以填充沟槽30的剩余部分。

参照图35，第一层间绝缘膜60可以被暴露。为了暴露第一层间绝缘膜60，可以执行平坦化工艺。因此，包括栅极绝缘层42、功函数控制层44和栅极电极46的栅极结构39可以被形成，并且栅极结构39的顶表面和第一层间绝缘膜60的顶表面可以处于同一平面内。

然后，覆盖层53可以形成在栅极结构39上。覆盖层53可以覆盖栅极结构39，使得栅极绝缘层42、功函数控制层44和栅极电极46没有被暴露。

第二层间绝缘膜62形成在第一层间绝缘膜60上。第二层间绝缘膜62可以覆盖覆盖层53。

接触孔70可以形成为穿透第一和第二层间绝缘膜60和62并且暴露源极/漏极区52，接触金属层72和接触76顺序地形成在每个接触孔70中，由此完成图3的半导体器件3。

现在将参照图6至图8和图36至图57描述根据本发明构思的示例实施方式的制造半导体器件6的方法。为了简洁，与以上描述的元件基本上相同的元件的描述将被省略。

图36至图57为示出根据本发明构思的示例实施方式的制造半导体器件6的方法的步骤的视图。具体而言，图36至图39和图55为透视图。图40、图42、图43、图45、图47、图49、图51和图53为沿着图39的线A-A截取的截面图。图41、图44、图46、图48、图50、图52和图54为沿着图39的线B-B截取的截面图。图56为沿着图55的线A-A截取的截面图。图57为沿着图55的线B-B截取的截面图。在图41中，硬掩模层117没有被示出。在图55中，第一和第二层间绝缘膜130和132没有被示出。

参照图36，鳍F1可以形成在衬底101上。鳍F1可以在第三方向Z1上从衬底101突出。鳍F1可以沿着第二方向Y1(其为长度方向)延伸。鳍F1可以具有在第二方向Y1上的长侧和在第一方向X1(其为宽度方向)上的短侧。然而，本发明构思不限于此。例如，长侧方向也可以是第一方向X1，短侧方向也可以是第二方向Y1。

鳍F1可以是衬底101的部分，并且可以包括从衬底101生长的外延层。鳍F1可以包括第一材料和第二材料。

具体而言，衬底101可以由例如选自由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP构成的组的一种或多种半导体材料制成。衬底101也可以是例如SOI衬底。

鳍F1可以包括第一材料和第二材料。第一材料可以是例如III族元素，第二材料可以是例如V族元素。III族元素可以是例如Ga、In和Al中的至少一种。V族元素可以是例如P、As和Sb中的至少一种。因此，鳍F1可以由例如GaAs、InGaAs、AlGaAs、InAs、GaSb、InSb和InP中的至少一种制成。

尽管其中半导体衬底101由不同于鳍F1的材料制成的实施方式被描述，但是本发明构思不限于此实施方式。如同鳍F1，衬底101也可以包括第一材料和第二材料。

参照图37，场绝缘层110可以形成在衬底101上以覆盖鳍F1的侧壁和衬底101的暴露的顶表面。场绝缘层110可以由包括例如硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种的材料制成。

参照图38，鳍F1的上部分可以通过使场绝缘层110的上部分凹入而被暴露。凹入工艺可以包括例如选择性蚀刻工艺。

在备选实施方式中，鳍F1的从场绝缘层110向上突出的上部分也可以通过外延工艺形成。例如，在形成场绝缘层110之后，可以利用鳍F1的通过场绝缘层110暴露的顶表面作为籽晶来执行外延工艺，由此形成鳍F1的突出部分而无需凹入工艺。

接下来，虚设栅极结构111形成在鳍F1上以与鳍F1相交。在图38中，虚设栅极结构111以相对于鳍F1的直角，也就是，在第一方向X1上与鳍F1相交。然而，本发明构思不限于此。例如，虚设栅极结构111也可以以相对于第一方向X1的锐角和/或钝角与鳍F1相交。

虚设栅极结构111可以包括虚设栅极绝缘层113和虚设栅极电极115。虚设栅极绝缘层113和虚设栅极电极115可以顺序地堆叠。

虚设栅极绝缘层113可以沿着鳍F1的侧壁的未被场绝缘层110覆盖的暴露的上部分和鳍F1的顶表面共形地形成。此外，虚设栅极绝缘层113可以设置在虚设栅极电极115与场绝缘层110之间。

虚设栅极电极115可以形成在虚设栅极绝缘层113上。

例如，虚设栅极电极115可以包括例如多晶硅，虚设栅极绝缘层113可以包括例如硅氧化物层。

虚设硬掩模层117可以形成在虚设栅极结构111上。虚设硬掩模层117可以包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种。

参照图39至图41，间隔物121形成在虚设栅极结构111的一个或多个侧壁上。间隔物121可以暴露硬掩模层117的顶表面。间隔物121可以包括例如硅氮化物或硅氮氧化物。

接下来，鳍F1的未被虚设栅极结构111覆盖的突出部分可以被蚀刻。鳍F1可以利用间隔物121和虚设栅极结构111作为蚀刻掩模而被蚀刻。

然后，源极/漏极区123可以形成在鳍F1的被蚀刻部分中。源极/漏极区123可以是高架(elevated)源极/漏极区。因此，源极/漏极区123的顶表面可以高于鳍F1的顶表面，如图40所示。

为了形成NMOS晶体管，源极/漏极区123可以由张应力材料或者与衬底101相同的材料制成。例如，如果衬底101为Si，则源极/漏极区123可以由具有比鳍F1的材料小的晶格常数的材料制成。

在备选实施方式中，为了形成PMOS晶体管，源极/漏极区123可以包括具有比鳍F1的材料大的晶格常数的材料例如压应力材料。压应力材料可以通过将压应力施加到虚设栅极结构111之下的鳍F1，也就是，沟道区而提高沟道区中的载流子的迁移率。

源极/漏极区123可以通过外延生长形成。

在图39中，源极/漏极区123为五边形的。然而，本发明构思不限于此。例如，源极/漏极区123也可以是四边形、圆形、六边形等。

鳍F1的被虚设栅极结构111覆盖并且与虚设栅极结构111相交的部分可以是沟道区。鳍F1的沟道区可以设置在源极/漏极区123之间。

参照图42，第一层间绝缘膜130可以形成为覆盖源极/漏极区123。第一层间绝缘膜130可以覆盖间隔物121的侧壁并且暴露间隔物121的顶表面和硬掩模层117。第一层间绝缘膜130可以包括例如硅氧化物。

参照图43和图44，沟槽135可以形成为暴露鳍F1的沟道区。在形成沟槽135的过程中，首先，可以去除硬掩模层117。硬掩模层117可以通过平坦化工艺被去除。平坦化工艺也可以部分地蚀刻第一层间绝缘膜130。

然后，可以去除虚设栅极结构111。具体而言，虚设栅极电极115和虚设栅极绝缘层113可以被去除以暴露鳍F1。沟槽135形成在虚设栅极结构111原来所处的位置。间隔物121的内侧壁可以通过沟槽135暴露。沟槽135暴露鳍F1的上部分，也就是，沟道区。

自然氧化物层137可以形成在鳍F1的被沟槽135暴露的上部分上。自然氧化物层137可以通过鳍F1的上部分与氧反应而形成。

参照图45和图46，自然氧化物层137可以通过清洗工艺被去除。

参照图47和图48，鳍F1的暴露的上部分的表面，也就是，沟道区的表面，可以通过氧化工艺139被氧化。氧化工艺139可以在5atm或更高且在300℃或更高执行30分钟至2小时。备选地，氧化工艺139可以在600℃或更高的高温下执行30分钟至2小时。

参照图49和图50，氧化工艺139可以在鳍F1的上部分的表面上形成氧化物层141。氧化物层141可以通过氧与鳍F1中包括的第一和第二材料的反应而形成。在以上条件下执行的氧化工艺139中，鳍F1中的第一材料可以比鳍F1中的第二材料与更多的氧原子键合。因此，氧化物层141可以包括更多的第一材料的氧化物。

参照图51和图52，可以去除氧化物层141。为了去除氧化物层141，湿蚀刻工艺可以利用HF、NH₄OH、HCl等作为蚀刻剂被执行。

氧化物层141的去除可以改变在鳍F1的沟道区中第一材料的浓度和第二材料的浓度。第一材料的浓度可以在鳍F1的沟道区中从鳍F1的沟道区的表面朝向沟道区的内侧或内部逐渐地增加。

具体而言，鳍F1的沟道区可以包括第一区103和第二区105。第一区103可以位于鳍F1的沟道区的表面处，第二区105可以设置在第一区103之下。第一区103可以接触后面将形成的栅极结构151，如图55所示。第一区103可以设置在鳍F的顶表面和侧壁上。第一区103可以具有例如1至20nm的厚度。

在第一区103中，第一材料的浓度从第一区103的表面朝向第一区103的接触第二区105的表面逐渐地增加。也就是，第一材料在第一区103的顶表面处的浓度小于第一材料在第一区103的接触第二区105的表面处的浓度。第一材料在第一区103的顶表面处的浓度为10％或更小。在第一区103中，第一材料的浓度低于第二材料的浓度。

在第一区103中，第二材料的浓度高于第一材料的浓度。也就是，在第一区103的顶表面处和第一区103的接触第二区105的表面处，第二材料的浓度高于第一材料。然而，第二材料的浓度朝向第一区103的底表面降低，并且第二材料的浓度与第一材料的浓度之间的差异朝向第一区103的底表面减小。

第一区103可以包括没有通过湿蚀刻工艺去除的氧原子。氧原子可以从第一区103的顶表面朝向第一区103的底表面减少，并且可以不再存在于从第一区103的顶表面起的特定深度处。也就是，在第一区103的顶表面处的氧原子多于在第一区103的底表面处的氧原子。在第一区103的顶表面处，氧原子的浓度可以为5％或更少。

在第二区105中，第一材料的浓度可以基本上等于第二材料的浓度。这里，术语“基本上”不仅表示精确地相同，而且允许在工艺期间可能发生的误差的余量。因此，第一材料的浓度和第二材料的浓度可以在第二区105的一些部分中不相等。

在第二区105中，氧原子可以几乎不存在。

每个源极/漏极区123与第一区103可以分离每个间隔物121的宽度。因此，在鳍F1的接触源极/漏极区123的表面处，第一材料的浓度可以基本上等于第二材料的浓度。也就是，在第二区105的接触源极/漏极区123的表面处，第一材料的浓度和第二材料的浓度可以基本上相等。

参照图53和图54，栅极绝缘层153a以及形成栅极电极的第一金属层155a和第二金属层157a可以顺序地形成在沟槽135中。

栅极绝缘层153a可以沿着沟槽135的侧壁和底表面共形地形成。此外，栅极绝缘层153a可以沿着场绝缘层110、鳍F1的侧壁的上部分和鳍F1的顶表面共形地形成。栅极绝缘层153a还可以形成在第一层间绝缘膜130上和间隔物121的顶表面上。栅极绝缘层153a可以接触第一区103。

栅极绝缘层153a可以包括例如硅氧化物层或者具有比硅氧化物层高的介电常数的高-k材料。栅极绝缘层153a可以包括例如选自由例如HfSiON、HfO₂、ZrO₂、Al₂O₃、Ta₂O₅、TiO₂、SrTiO₃和(Ba,Sr)TiO₃构成的组的材料。栅极绝缘层153a可以根据将要形成的器件的类型而形成至适当的厚度。

第一金属层155a可以形成在栅极绝缘层153a上。第一金属层155a可以沿着沟槽135的侧壁和底表面共形地形成。此外，第一金属层155a可以沿着场绝缘层110、鳍F1的侧壁的上部分和鳍F1的顶表面共形地形成。第一金属层155a还可以形成在第一层间绝缘膜130上和间隔物121的顶表面上。第一金属层155a调节晶体管的功函数。

例如，如果第一金属层155a是N型功函数控制层，其可以包括例如TiN。如果第一金属层155a为N型功函数控制层，其可以包括例如TiAl、TiAlC、TiAlN、TaC、TiC和HfSi中的至少一种。

在附图中，第一金属层155a被示为单层。然而，本发明构思不限于此。例如，第一金属层155a也可以是由P型功函数控制层和设置在P型功函数控制层上的N型功函数控制层构成的多层。

第二金属层157a可以形成在第一金属层155a上。第二金属层157a可以填充沟槽135的剩余部分。第二金属层157a也可以形成在第一层间绝缘膜130上和间隔物121的顶表面上。此外，第一金属层155a可以沿着沿着场绝缘层110、鳍F1的侧壁的上部分和鳍F1的顶表面形成。

第二金属层157a可以包括例如Al、W等。

参照图55至图57，栅极结构151可以被形成。具体而言，在图53和图54的所得结构上可以执行平坦化工艺以暴露第一层间绝缘膜130。结果，包括栅极绝缘层153、第一金属层155和第二金属层157的栅极结构151可以被形成。

在沟槽135内的栅极绝缘层153和第一金属层155可以在形状上凹入。

参照图56和图57，第二层间绝缘膜132可以形成在第一层间绝缘膜130上。第二层间绝缘膜132可以覆盖栅极结构151。

第二层间绝缘膜132可以包括与第一层间绝缘膜130相同的材料，并且可以包括例如氧化物层和氮氧化物层中的至少一种。

接触金属层191形成在源极/漏极区123的顶表面上，接触193形成为穿过第一和第二层间绝缘膜130和132，由此完成图6至图8的半导体器件6。

接触金属层191可以降低源极/漏极区123的表面电阻、接触电阻等，并且可以包括例如Pt、Ni、Co、Au、Al等。

接触193可以包括例如W、Al、Cu、等。

虽然为了说明的目的已经描述了本发明构思的优选实施方式，但是本领域技术人员将理解，不同的变型、添加和替换是可能的而不背离在权利要求中公开的本发明构思的范围和精神。

本申请要求享有2014年1月23日提交的美国临时专利申请No.61/930,656以及2014年11月7日在韩国知识产权局提交的韩国专利申请No.10-2014-0154660的优先权，其内容在此通过整体引用被结合。

Claims (20)

1.一种半导体器件，包括：

半导体衬底，包括III族元素和V族元素；以及

栅极结构，在所述半导体衬底上，

其中，所述半导体衬底包括：

第一区，直接接触所述栅极结构的底表面；以及

第二区，设置在所述第一区之下，

其中所述III族元素在所述第一区中的浓度低于所述V族元素在所述第一区中的浓度，所述III族元素在所述第二区中的浓度基本上等于所述V族元素在所述第二区中的浓度。

2.根据权利要求1所述的半导体器件，其中所述III族元素为Ga、In和Al中的至少一种，所述V族元素为P、As和Sb中的至少一种。

3.根据权利要求1所述的半导体器件，其中所述III族元素在所述第一区中的浓度从所述第一区的顶表面朝向所述第一区的底表面增加。

4.根据权利要求1所述的半导体器件，其中所述第一区的顶表面包括5％或更少的氧原子。

5.根据权利要求1所述的半导体器件，其中所述第一区具有1至20nm的厚度。

6.根据权利要求1所述的半导体器件，其中所述栅极结构包括接触所述第一区的栅极绝缘层和设置在所述栅极绝缘层上的栅极电极。

7.根据权利要求1所述的半导体器件，还包括设置在所述半导体衬底中在所述第一区和第二区的一侧或多侧的源极/漏极区。

8.根据权利要求1所述的半导体器件，还包括设置在所述半导体衬底之下的衬底。

9.一种半导体器件，包括：

衬底；

鳍，在第一方向上从所述衬底向上突出，并且包括第一材料和第二材料；以及

在所述鳍上且与所述鳍相交的栅极结构，

其中所述鳍包括直接设置在所述栅极结构之下的沟道区，所述第一材料在所述沟道区中的浓度从所述沟道区的表面朝向所述沟道区的内部增加。

10.根据权利要求9所述的半导体器件，其中所述第一材料包括III族元素，所述第二材料包括V族元素。

11.根据权利要求9所述的半导体器件，其中所述第二材料在所述沟道区中的浓度从所述沟道区的表面朝向所述沟道区的内部减少。

12.根据权利要求11所述的半导体器件，其中在所述沟道区的表面处，所述第二材料的浓度高于所述第一材料的浓度。

13.根据权利要求9所述的半导体器件，其中所述第一材料在所述沟道区的表面处的浓度为10％或更小。

14.根据权利要求9所述的半导体器件，其中所述栅极结构包括接触所述沟道区的栅极绝缘层和设置在所述栅极绝缘层上的栅极电极。

15.根据权利要求9所述的半导体器件，还包括形成在所述鳍中在所述栅极结构的一侧或多侧的源极/漏极区，其中在所述鳍的接触所述源极/漏极区的表面处，所述第一材料的浓度基本上等于所述第二材料的浓度。

16.一种半导体器件，包括：

半导体衬底，包括III族元素和V族元素；以及

栅极结构，在所述半导体衬底上，

其中所述半导体衬底包括：

第一区，直接接触所述栅极结构的底表面；以及

第二区，设置在所述第一区之下，

其中在所述半导体衬底的表面处，所述V族元素的浓度高于所述III族元素的浓度。

17.根据权利要求16所述的半导体器件，其中所述III族元素在所述第一区中的浓度从所述第一区的顶表面朝向所述第一区的底表面增加。

18.根据权利要求16所述的半导体器件，其中所述III族元素在所述第二区中的浓度基本上等于所述V族元素在所述第二区中的浓度。

19.根据权利要求16所述的半导体器件，其中所述III族元素在所述第一区中的浓度低于所述V族元素在所述第一区中的浓度。

20.根据权利要求16所述的半导体器件，其中所述III族元素为Ga、In和Al中的至少一种，所述V族元素为P、As和Sb中的至少一种。