[go: up one dir, main page]

CN104810408A - 一种超势垒整流器件及其制造方法 - Google Patents

一种超势垒整流器件及其制造方法 Download PDF

Info

Publication number
CN104810408A
CN104810408A CN201410035665.6A CN201410035665A CN104810408A CN 104810408 A CN104810408 A CN 104810408A CN 201410035665 A CN201410035665 A CN 201410035665A CN 104810408 A CN104810408 A CN 104810408A
Authority
CN
China
Prior art keywords
well region
layer
conduction type
gate oxide
epitaxial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410035665.6A
Other languages
English (en)
Inventor
秦旭光
唐红祥
张新
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi China Resources Huajing Microelectronics Co Ltd
Original Assignee
Wuxi China Resources Huajing Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi China Resources Huajing Microelectronics Co Ltd filed Critical Wuxi China Resources Huajing Microelectronics Co Ltd
Priority to CN201410035665.6A priority Critical patent/CN104810408A/zh
Priority to PCT/CN2014/095918 priority patent/WO2015109929A1/zh
Publication of CN104810408A publication Critical patent/CN104810408A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种超势垒整流器件及其制造方法，其中所述器件包括：衬底；位于衬底上的第一导电类型的外延层；位于外延层内的第二导电类型的第一阱区以及第二导电类型的且与第一阱区分离的第二阱区；位于外延层上的栅氧化层；位于栅氧化上的多晶硅层；位于多晶硅层和外延层上的第一金属层，其中第二阱区相比于第一阱区远离所述栅氧化层。本发明通过在外延层中形成分离式的阱区结构，在降低正向导通压降的同时，能够有效抑制漏电流，并且保证合理的雪崩击穿能量。

Description

一种超势垒整流器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体涉及功率半导体器件技术领域，尤其涉及一种超势垒整流器件及其制造方法。
背景技术
超势垒整流器件(SBR，Super Barrier Rectifier)是指通过MOS沟道，为多子创建一个“超势垒”，同时利用MOS的体效应降低势垒高度，减小SBR二极管的正向压降，获得接近肖特基二极管的正向压降，同时保证较小的漏电流。
图1示出了现有技术的超势垒整流器件的元胞结构的剖面示意图。如图1所述，现有技术的超势垒整流器件是在VDMOS（Vertical Double-diffused MetalOxide Semiconductor,垂直双扩散金属氧化物半导体）器件结构的基础上进行栅极和源极短接，由寄生pn结二极管与栅源短接的MOS器件并联且交替排布所形成。由于该MOS器件的栅氧化层105厚度较薄（通常在50nA－150nA），P-阱103的表面浓度低，并且由于MOS管的体效应，导致其阈值电压较低，通常小于PN结的势垒压降，从而使得在正向偏压时，MOS器件多子导电沟道先于寄生PN结打开，获得了比PN结二极管低的正向压降。而在反向偏压时，由于源极与栅极短接，MOS器件处于截止状态，寄生PN结快速耗尽，承受反偏电压。
现有的超势垒整流器件为了实现超低正向导通压降，需要采用尽量短的沟道，因此其P阱深度通常都比较浅。但是，P阱较浅会导致整个器件抗雪崩击穿能力下降，同时短沟道也会大幅度提高反向漏电流。
发明内容
有鉴于此，本发明实施例提供一种超势垒整流器件及其制造方法，在降低正向压降的同时抑制反向漏电流。
一方面，本发明实施例提供了一种超势垒整流器件，包括：
衬底；
位于所述衬底上的第一导电类型的外延层；
位于所述外延层内的第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区；
位于所述外延层上的栅氧化层；
位于所述栅氧化上的多晶硅层；
位于所述多晶硅层和所述外延层上的第一金属层，其中
所述第二阱区相比于所述第一阱区远离所述栅氧化层。
进一步地，在所述第二阱区为多个的情况下，所述多个第二阱区在从所述栅氧化层朝着所述衬底的方向上依次隔开。
进一步地，还包括位于所述多晶硅层和所述第一金属层之间的绝缘介质层。
进一步地，还包括嵌入在所述第一阱区中的第一导电类型的源区。
进一步地，还包括位于所述衬底下方的第二金属层。
进一步地，所述超势垒整流器件的元胞结构的形状包括：条型、方型或六边型。
另一方面，本发明实施例还提供了一种超势垒整流器件的制造方法，包括：
提供衬底；
在所述衬底上形成第一导电类型的外延层；
在所述外延层上形成栅氧化层；
在所述栅氧化层上形成多晶硅层；
在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区；
在所述多晶硅层和所述外延层上形成第一金属层，其中
所述第二阱区相比于所述第一阱区远离所述栅氧化层。
进一步地，在所述衬底上形成第一导电类型的外延层之后，在所述外延层上形成栅氧化层之前，还包括：
至少一次注入第一导电类型杂质，在所述外延层内形成第一导电类型掺杂浓度的非均匀分布。
进一步地，所述在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区，包括：
至少一次注入第二导电类型杂质，在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区；或者
至少两次注入第二导电类型杂质，在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区。
进一步地，在所述第二阱区为多个的情况下，所述多个第二阱区在从所述栅氧化层朝着所述衬底的方向上依次隔开。
进一步地，在所述栅氧化层上形成多晶硅层之后，在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区之前，还包括：
在所述多晶硅层上形成绝缘介质层。
进一步地，在所述栅氧化层上形成多晶硅层之后，在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区之前，还包括：
在所述外延层内形成第一导电类型的源区。
进一步地，所述的超势垒整流器件的制造方法还包括：
在所述衬底下方形成第二金属层。
进一步地，所述超势垒整流器件的元胞结构的形状包括：条型、方型或六边型。
本发明实施例通过形成分离式阱区结构，使用较浅的阱区实现短沟道，确保实现超低的正向导通电压，同时利用较深的阱区在外延层内形成的PN结，使其在反向偏置时迅速夹断，在有效抑制漏电的同时，保持抗雪崩击穿能力保持不下降。
附图说明
图1是现有技术的超势垒整流器件的元胞结构的剖面示意图；
图2是本发明第一实施例的超势垒整流器件的元胞结构的剖面示意图；
图3是本发明第二实施例的超势垒整流器件的制造方法的流程图；
图4A-4B是本发明第二实施例的外延层中的第一导电类型和第二导电类型掺杂浓度分布示意图；
图5是本发明第三实施例的超势垒整流器件的制造方法的流程图。
图中的附图标记所分别指代的技术特征为：
101、衬底；102、N-外延层；103、P-阱区；104、N+源区；105、栅氧化层；106、多晶硅层；107、第一金属层；108、第二金属层；
201、衬底；202、N-外延层；203、第一P-阱区；204、N+源区；205、栅氧化层；206、多晶硅层；207、第一金属层；208、第二P-阱区；209、第二金属层。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。
图2是本发明第一实施例的超势垒整流器件的元胞结构的剖面示意图。如图2所示，所述超势垒整流器件包括：
衬底201；
位于衬底201上的N-外延层202；
位于所述N-外延层202内的第一P-阱区203以及与所述第一P-阱区203分离的第二P-阱区208；
位于所述N-外延层202上栅氧化层205；
位于所述栅氧化层205上的多晶硅层206，其中，所述栅氧化层205和多晶硅层206共同组成所述超势垒整流器件的栅极结构；
位于所述多晶硅层206和N-外延层202上的第一金属层207，其中所述第一金属层207作为整个器件的阳极。可选地，在所述多晶硅层206和所述第一金属层207之间可以包括绝缘介质层。
需要特别说明的是，所述第二P-阱区208相比于所述第一P-阱区203远离所述栅氧化层205，也就是说，所述第一P-阱区203位于所述N-外延层202内较浅的位置，所述第二P-阱区208在所述第一P-阱区203的下方，位于所述N-外延层202内较深的位置。
可选地，所述超势垒整流器件还包括嵌入在所述第一P-阱区203的N+源区204。
优选地，在所述衬底201下方还包括第二金属层209，其中，所述第二金属层209和衬底201共同组成了所述超势垒整流器件的漏极结构，即作为整个器件的阴极。
下面具体说明本实施例的超势垒整流器件的工作原理，所述第一金属层207将所述N+源区204和所述多晶硅层206短接起来，就形成了一个栅源短接NMOS管，并且所述第一P-阱区203和所述N-外延层202形成较浅的寄生PN结二极管，即所述超势垒整流器件可以看做是由寄生PN结二极管与栅源短接的NMOS器件并联且交替排布所形成。并且在本实施例的超势垒整流器件中还包括与所述第一P-阱区203分离的第二P-阱区208和所述N-外延层202形成较深的寄生PN结二极管。
在外加电压反向偏置时，即栅极电压VG等于源极电压VS小于0时，所述寄生PN结二极管处于反向偏置状态，所述NMOS管的栅氧化层下不能形成导电沟道，整个结构处于反向截止状态，并且所述第二P-阱区208与所述N-外延层202形成较深的寄生PN结二极管可以在反向偏置时迅速夹断，从而有效抑制反向漏电流，同时保证较强的抗雪崩击穿能力。
在外加电压正向偏置时，源极电压VS大于所述NMOS管开启电压时，所述栅源短接的NMOS管的栅氧化层下面的第一P阱区域被强反型，形成了N型多子导电沟道，该多子势垒压降主要由NMOS管的阈值电压VT决定，因该MOS器件栅氧厚度较薄（通常在50nA－150nA），所述第一P-阱区203的表面浓度低，同时由于NMOS管体效应，综合导致所述阈值电压VT较低，通常小于PN结势垒压降，从而使得所述NMOS管的多子导电沟道先于寄生PN结打开，获得了比PN结二极管低的正向压降。由于所述较深P-阱区形成的寄生PN结二极管可以有效抑制反向漏电流，同时保持抗雪崩击穿能力，所以较浅的所述第一P-阱区203可以只用于实现短沟道，从而实现超低正向导通电压。
在本实施例的一个优选实施方式中，所述第二P-阱区208还可以为多个，并且所述多个第二P-阱区208在从所述栅氧化层205朝着所述衬底201的方向上依次隔开。这样，每个所述第二P-阱区208与所述N-外延层202形成较深或更深的寄生PN结二极管，寄生PN结二极管的位置越深反向漏电流就越小，从而进一步改善了超势垒整流器件的性能。
需要特别说明的是，本实施例的超势垒整流器件不限于器件的MOS结构等效于N沟道的MOS管的情形，对于其他类型的超势垒整流器件，本实施例同样适用，换句话说，将N沟道换成P沟道的超势垒整流器件同样适用于本实施例。并且无论超势垒整流器件的元胞结构的形状是条型、方型或者六边型，同样适用于本实施例。
本发明第一实施例通过在外延层中形成分离式的阱区结构，利用较浅的阱区实现MOS结构的短沟道，确保在超低的电压下可以正向导通，同时利用较深的阱区在外延层内形成的PN结，使其在反向偏置时能够迅速夹断，从而有效抑制漏电流，同时保持较高的抗雪崩击穿能力。
图3是根据本发明第二实施例的超势垒整流器件的制造方法的流程图，所示方法包括：
步骤310、在衬底上形成第一导电类型的外延层。
在本实施例中，在所述衬底上生长外延层。
具体地，提供具有两个相对主面的衬底，在所述衬底的第一主面上形成第一导电类型的外延层。
进一步地，制作光刻胶并选择性地掩蔽和刻蚀所述第一氧化层，并在超势垒整流器件的外延层上形成环注入窗口。进一步的，在所述第一氧化层上形成第二氧化层即牺牲氧化层，利用所述环注入窗口，在超势垒整流器件的终端区的外延层上注入第二导电类型杂质，并通过推阱形成耐压环；可选地，利用所述环注入窗口，在中心单胞区局部区域注入第二导电类型杂质，通过推阱形成深结。
进一步地，制作光刻胶并选择性地掩蔽和刻蚀第一氧化层和第二氧化层，在衬底的第一主面上去除原胞区所在位置的第一氧化层和第二氧化层。
进一步地，至少一次注入第一导电类型杂质，在所述外延层内形成第一导电类型掺杂浓度的非均匀分布。具体地，可以通过控制离子注入能量、注入剂量和推结时间可以使得掺杂浓度按照预定要求进行分布。本过程的目的在于为步骤340在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区做基础。
步骤320、在所述外延层上形成栅氧化层。
具体地，在所述N-外延层上，经过栅氧化，形成所述栅氧化层。
步骤330、在所述栅氧化层上形成多晶硅层。
具体地，在所述栅氧化层上进行淀积多晶硅、光刻多晶硅及刻蚀的工艺流程，形成多晶硅层。这样，所述栅氧化层和多晶硅层共同形成了所述超势垒整流器件的栅极结构。
可选地，在所述栅氧化层上形成多晶硅层之后，可以在所述多晶硅层上形成绝缘介质层。
进一步地，在所述多晶硅层上制作光刻胶并选择性地掩蔽和刻蚀所述绝缘介质层和所述多晶硅层。
可选地，在所述外延层内形成第一导电类型的源区。具体地，选择性地掩蔽和刻蚀所述绝缘介质层和所述多晶硅层后，利用剩余的绝缘介质层和剩余的多晶硅层作为掩蔽层，刻蚀所述栅氧化层及所述外延层，以在所述外延层上形成硅槽。
优选地，所述在所述外延层内形成第一导电类型的源区之前，还可以包括：在所述外延层上注入第一导电类型杂质。
步骤340、在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区。具体地，形成硅槽后,注入第二导电类型杂质，并通过退火形成分离的第一阱区和第二阱区。
其中，所述第二阱区相比于所述第一阱区远离所述栅氧化层。
在本实施例中，所述步骤340具体包括：
至少一次注入第二导电类型杂质，在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区。
本步骤是在至少一次注入第一导电类型杂质，在所述外延层内形成第一导电类型掺杂浓度的非均匀分布的基础上进行的。在本实施例中，在所述N-外延层内，至少一次注入第二导电类型杂质，即对所述N-外延层进行P型离子掺杂。可选地，在进行P型掺杂的时候，通过控制离子注入能量、注入剂量和推结时间可以使得掺杂浓度按照预定要求进行分布。
这样，在本实施例中，所述N-外延层的N型掺杂浓度分布是在至少一次注入第一导电类型杂质，在所述外延层内形成第一导电类型掺杂浓度的非均匀分布的步骤中设置好的，所述N-外延层的P型掺杂浓度分布是在步骤340中设置好的，经过上述两个步骤的叠加，在所述N-外延层中P型掺杂浓度大于N型掺杂浓度的部分就可以形成各个P-阱区，而N-外延层中N型掺杂浓度大于P型掺杂浓度的部分仍为N型区,就可以将所述各个P-阱区域隔离开来，这样就形成了较浅的第一P-阱区和较深的第二P-阱区，并且所述第一P-阱区和第二P-阱区被所述N-外延层隔离开来，形成了分离式的P-阱结构。其中，所述第一P-阱区203位于所述N-外延层202内较浅的位置，所述第二P-阱区208在所述第一P-阱区203的下方，位于所述N-外延层202内较深的位置。
图4A-4B是本实施例的外延层中的第一导电类型和第二导电类型掺杂浓度分布示意图。图4A-4B中x轴代表所述N-外延层的深度，y轴代表掺杂浓度，实线代表第一导电类型也就是N型杂质的掺杂浓度分布，虚线代表第二导电类型也就是P型杂质的掺杂浓度分布。
图4A是在本实施例的所述N-外延层中，只进行一次第一导电类型离子注入和一次第二导电类型离子注入后的掺杂浓度分布示意图。在图4A中，进行一次第一导电类型离子注入后，N型离子的浓度可以在所述外延层内呈高斯分布（实线所示）。然后在注入一次第二导电类型离子，这次注入的第二导电类型离子浓度可以呈高斯分布（图4A，虚线所示）。如图4A所示，经过两次不同类型的离子注入，在所述N-外延层中有些区域是P型掺杂浓度高，而另一些区域N型掺杂浓度高。于是，在P型掺杂浓度大于N型掺杂浓度的部分就可以形成各个P-阱区，而N-外延层中N型掺杂浓度大于P型掺杂浓度的部分仍为N型区,就可以将所述各个P-阱区域隔离开来。
图4B是在本实施例的所述N-外延层中，进行多次第一导电类型离子注入（实线所示）和多次第二导电类型离子注入（虚线所示）后的掺杂浓度分布示意图。其具基本原理与图4A相同，就是通过多次掺杂在所述N-外延层中形成P型掺杂浓度和N型掺杂浓度的不同分布，然后在P型掺杂浓度大于N型掺杂浓度的部分就可以形成各个P-阱区，而N-外延层中N型掺杂浓度大于P型掺杂浓度的部分仍为N型区,就可以将所述各个P-阱区域隔离开来。与4A不同之处就在于，通过多次掺杂离子注入，可以在所述N-外延层内形成多个分离的阱区，并且所述分离的阱区从所述栅氧化层朝着所述衬底的方向上依次隔开。
步骤350、在所述多晶硅层和所述外延层上形成第一金属层。
具体地，在所述多晶硅层和所述N-外延层上淀积形成第一金属层，所述第一金属层作为本实施例的超势垒整流器件的阳极。
优选地，在形成所述第一金属层之后，还可以包括：制作光刻胶并选择性掩蔽和刻蚀所述第一金属层，以形成第一金属连线。
优选地，所述在所述多晶硅层和所述外延层上形成第一金属层之后，还可以包括：在所述第一金属连线上形成钝化层，并在所述钝化层上形成金属线窗口，其中，所述钝化层包括淀积于所述第一金属连线上的二氧化硅层及位于所述二氧化硅层上的氮化硅层。
优选地，在所述第一金属连线上形成钝化层之后，还可以包括：在所述钝化层上形成第三金属层，即形成阳极金属层。
优选地，在所述衬底下方形成第二金属层，具体的，对所述衬底的第二主面进行减薄处理，进一步地，在减薄处理后的衬底的第二主面上形成第二金属层，形成所述第二金属层的方式不限于蒸发和溅射，所述第二金属层和衬底共同组成了所述超势垒整流器件的漏极结构，即形成超势垒整流器件阴极。
优选地，在所述第二阱区为多个的情况下，所述多个第二阱区在从所述栅氧化层朝着所述衬底的方向上依次隔开。
优选地，所述超势垒整流器件的元胞结构的形状包括：条型、方型或六边型。
需要特别说明的是，本实施例的超势垒整流器件的制造方法不限于器件的MOS结构等效于N沟道的MOS管的情形，对于其他类型的超势垒整流器件，本实施例同样适用，换句话说，将N沟道换成P沟道的超势垒整流器件同样适用于本实施例。并且无论超势垒整流器件的元胞结构的形状是条型、方型或者六边型，同样适用于本实施例。
本发明第二实施例通过控制外延层的离子掺杂浓度的位置分布，可以在外延层中形成分离式的阱区结构，利用较浅的阱区实现超低的正向导通电压，同时利用较深的阱区抑制漏电流，同时保持较高抗雪崩击穿能力。
图5是根据本发明第三实施例的超势垒整流器件的制造方法的流程图，所示方法包括：
步骤510、在衬底上形成第一导电类型的外延层。
进一步地，至少一次注入第一导电类型杂质，在所述外延层内形成第一导电类型掺杂浓度的非均匀分布。
步骤520、在所述外延层上形成栅氧化层。
步骤530、在所述栅氧化层上形成多晶硅层。
步骤540、在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区，其中，所述第二阱区相比于所述第一阱区远离所述栅氧化层。
在本实施例中，所述步骤540具体包括：
至少两次注入第二导电类型杂质，在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区。
具体地说，在所述N-外延层内，至少两次注入第二导电类型杂质，即对所述N-外延层进行P型离子掺杂。在进行P型掺杂的时候，可以通过控制离子注入能量、注入剂量来控制掺杂的位置。所述第一P-阱区和第二P-阱区被所述N-外延层隔离开来，形成了分离式的P-阱结构。
步骤550、在所述多晶硅层和所述外延层上形成第一金属层。
优选地，在所述衬底下方形成第二金属层，即在所述衬底的下表面通过蒸发或溅射形成第二金属层，所述第二金属层和衬底共同组成了所述超势垒整流器件的漏极结构。
优选地，在所述第二阱区为多个的情况下，所述多个第二阱区在从所述栅氧化层朝着所述衬底的方向上依次隔开。
优选地，在所述栅氧化层上形成多晶硅层之后，在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区之前，还可以包括：
在所述多晶硅层上形成绝缘介质层。
优选地，在所述栅氧化层上形成多晶硅层之后，在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区之前，还可以包括：
在所述外延层内形成第一导电类型的源区。
优选地，所述超势垒整流器件的元胞结构的形状包括：条型、方型或六边型。
需要特别说明的是，本实施例的超势垒整流器件的制造方法不限于器件的MOS结构等效于N沟道的MOS管的情形，对于其他类型的超势垒整流器件，本实施例同样适用，换句话说，将N沟道换成P沟道的超势垒整流器件同样适用于本实施例。并且无论超势垒整流器件的元胞结构的形状是条型、方型或者六边型，同样适用于本实施例。
本发明第三实施例通过控制外延层中第二导电类型离子注入的位置，可以在外延层中形成分离式的阱区结构，利用较浅的阱区实现超低的正向导通电压，同时利用较深的阱区抑制漏电流，同时保持较高抗雪崩击穿能力。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (14)

1.一种超势垒整流器件，其特征在于，包括：
衬底；
位于所述衬底上的第一导电类型的外延层；
位于所述外延层内的第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区；
位于所述外延层上的栅氧化层；
位于所述栅氧化上的多晶硅层；
位于所述多晶硅层和所述外延层上的第一金属层，其中
所述第二阱区相比于所述第一阱区远离所述栅氧化层。
2.根据权利要求1所述的超势垒整流器件，其特征在于，在所述第二阱区为多个的情况下，所述多个第二阱区在从所述栅氧化层朝着所述衬底的方向上依次隔开。
3.根据权利要求1所述的超势垒整流器件，其特征在于，还包括位于所述多晶硅层和所述第一金属层之间的绝缘介质层。
4.根据权利要求1所述的超势垒整流器件，其特征在于，还包括嵌入在所述第一阱区中的第一导电类型的源区。
5.根据权利要求1或4所述的超势垒整流器件，其特征在于，还包括位于所述衬底下方的第二金属层。
6.根据权利要求1所述的超势垒整流器件，其特征在于，所述超势垒整流器件的元胞结构的形状包括：条型、方型或六边型。
7.一种超势垒整流器件的制造方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一导电类型的外延层；
在所述外延层上形成栅氧化层；
在所述栅氧化层上形成多晶硅层；
在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区；
在所述多晶硅层和所述外延层上形成第一金属层，其中
所述第二阱区相比于所述第一阱区远离所述栅氧化层。
8.根据权利要求7所述的超势垒整流器件的制造方法，其特征在于，在所述衬底上形成第一导电类型的外延层之后，在所述外延层上形成栅氧化层之前，还包括：
至少一次注入第一导电类型杂质，在所述外延层内形成第一导电类型掺杂浓度的非均匀分布。
9.根据权利要求7所述的超势垒整流器件的制造方法，其特征在于，所述在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区，包括：
至少一次注入第二导电类型杂质，在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区；或者
至少两次注入第二导电类型杂质，在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区。
10.根据权利要求7—9任一项所述的超势垒整流器件的制造方法，其特征在于，在所述第二阱区为多个的情况下，所述多个第二阱区在从所述栅氧化层朝着所述衬底的方向上依次隔开。
11.根据权利要求7—9任一项所述的超势垒整流器件的制造方法，其特征在于，在所述栅氧化层上形成多晶硅层之后，在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区之前，还包括：
在所述多晶硅层上形成绝缘介质层。
12.根据权利要求7—9任一项所述的超势垒整流器件的制造方法，其特征在于，在所述栅氧化层上形成多晶硅层之后，在所述外延层内形成第二导电类型的第一阱区以及第二导电类型的且与所述第一阱区分离的第二阱区之前，还包括：
在所述外延层内形成第一导电类型的源区。
13.根据权利要求7—9任一项所述的超势垒整流器件的制造方法，其特征在于，还包括：
在所述衬底下方形成第二金属层。
14.根据权利要求7—9任一项所述的超势垒整流器件的制造方法，其特征在于，所述超势垒整流器件的元胞结构的形状包括：条型、方型或六边型。
CN201410035665.6A 2014-01-24 2014-01-24 一种超势垒整流器件及其制造方法 Pending CN104810408A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410035665.6A CN104810408A (zh) 2014-01-24 2014-01-24 一种超势垒整流器件及其制造方法
PCT/CN2014/095918 WO2015109929A1 (zh) 2014-01-24 2014-12-31 一种超势垒整流器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410035665.6A CN104810408A (zh) 2014-01-24 2014-01-24 一种超势垒整流器件及其制造方法

Publications (1)

Publication Number Publication Date
CN104810408A true CN104810408A (zh) 2015-07-29

Family

ID=53680792

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410035665.6A Pending CN104810408A (zh) 2014-01-24 2014-01-24 一种超势垒整流器件及其制造方法

Country Status (2)

Country Link
CN (1) CN104810408A (zh)
WO (1) WO2015109929A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107579120A (zh) * 2016-07-05 2018-01-12 北大方正集团有限公司 功率二极管的制备方法和功率二极管
CN109585572A (zh) * 2018-12-29 2019-04-05 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
CN113808945A (zh) * 2020-06-12 2021-12-17 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法
CN113808944A (zh) * 2020-06-12 2021-12-17 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法
CN113808943A (zh) * 2020-06-12 2021-12-17 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298969B (zh) * 2015-06-26 2019-11-08 北大方正集团有限公司 超势垒二极管的加工方法和超势垒二极管
CN107204336B (zh) * 2016-03-16 2023-10-20 重庆中科渝芯电子有限公司 一种高效整流器及其制造方法
CN107546277B (zh) * 2016-06-24 2019-08-30 北大方正集团有限公司 超势垒二极管的制备方法和超势垒二极管
CN107946351B (zh) * 2017-09-20 2023-09-12 重庆中科渝芯电子有限公司 一种肖特基接触超级势垒整流器及其制作方法
CN111463257B (zh) * 2019-01-22 2023-09-08 上海睿驱微电子科技有限公司 Mos栅晶体管及其构建方法
CN113257917B (zh) * 2021-03-29 2023-04-14 重庆中科渝芯电子有限公司 一种集成整流器的平面mosfet及其制造方法
CN117059673B (zh) * 2023-10-11 2024-02-27 珠海格力电子元器件有限公司 半导体结构、半导体结构的制作方法以及半导体器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1102274A (zh) * 1993-10-29 1995-05-03 电子科技大学 具有异型掺杂岛的半导体器件耐压层
EP0599221B1 (en) * 1992-11-20 1998-07-08 Hitachi, Ltd. Voltage-driven semiconductor device
US20030213993A1 (en) * 2002-05-14 2003-11-20 Kyle Spring Trench mosfet with field relief feature
CN101764162A (zh) * 2010-01-15 2010-06-30 扬州扬杰电子科技有限公司 一种金属氧化物场效应二极管及mos二极管
CN101976687A (zh) * 2010-10-21 2011-02-16 电子科技大学 一种低功耗快恢复金属氧化物半导体二极管

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235590A (ja) * 2007-03-20 2008-10-02 Sanyo Electric Co Ltd 半導体装置
CN102420251A (zh) * 2011-12-05 2012-04-18 电子科技大学 一种具有非均匀浮岛结构的vdmos器件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0599221B1 (en) * 1992-11-20 1998-07-08 Hitachi, Ltd. Voltage-driven semiconductor device
CN1102274A (zh) * 1993-10-29 1995-05-03 电子科技大学 具有异型掺杂岛的半导体器件耐压层
US20030213993A1 (en) * 2002-05-14 2003-11-20 Kyle Spring Trench mosfet with field relief feature
CN101764162A (zh) * 2010-01-15 2010-06-30 扬州扬杰电子科技有限公司 一种金属氧化物场效应二极管及mos二极管
CN101976687A (zh) * 2010-10-21 2011-02-16 电子科技大学 一种低功耗快恢复金属氧化物半导体二极管

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107579120A (zh) * 2016-07-05 2018-01-12 北大方正集团有限公司 功率二极管的制备方法和功率二极管
CN107579120B (zh) * 2016-07-05 2020-10-16 北大方正集团有限公司 功率二极管的制备方法和功率二极管
CN109585572A (zh) * 2018-12-29 2019-04-05 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
CN113808945A (zh) * 2020-06-12 2021-12-17 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法
CN113808944A (zh) * 2020-06-12 2021-12-17 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法
CN113808943A (zh) * 2020-06-12 2021-12-17 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法
CN113808945B (zh) * 2020-06-12 2024-11-26 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法
CN113808943B (zh) * 2020-06-12 2024-11-26 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法

Also Published As

Publication number Publication date
WO2015109929A1 (zh) 2015-07-30

Similar Documents

Publication Publication Date Title
US11387349B2 (en) Trench gate depletion mode VDMOS device and method for manufacturing the same
CN104810408A (zh) 一种超势垒整流器件及其制造方法
US10727334B2 (en) Lateral DMOS device with dummy gate
CN105226058B (zh) 利用深扩散区在单片功率集成电路中制备jfet和ldmos晶体管
US9620583B2 (en) Power semiconductor device with source trench and termination trench implants
JP5043990B2 (ja) 半導体装置およびその製造方法
US20220157982A1 (en) High voltage device of switching power supply circuit and manufacturing method thereof
EP3509102A1 (en) Component integrated with depletion-mode junction field-effect transistor and method for manufacturing component
US9853099B1 (en) Double diffused metal oxide semiconductor device and manufacturing method thereof
CN110828452A (zh) 具有闩锁免疫的半导体器件
US20070296046A1 (en) Semiconductor device and method of manufacture thereof
US20120139041A1 (en) High side gate driver device
EP3509110A1 (en) Component having integrated junction field-effect transistor, and method for manufacturing same
CN104617149B (zh) 隔离型nldmos器件及其制造方法
US20220165880A1 (en) High voltage device and manufacturing method thereof
CN106129117A (zh) 一种高可靠性的横向双扩散金属氧化物半导体管
US8802530B2 (en) MOSFET with improved performance through induced net charge region in thick bottom insulator
CN104617139B (zh) Ldmos器件及制造方法
US8686500B2 (en) Double diffused metal oxide semiconductor device and manufacturing method thereof
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
CN108574014A (zh) Ldmos器件及其制造方法
CN106298544A (zh) 沟槽dmos器件的制造方法和结构
CN107785365A (zh) 集成有结型场效应晶体管的器件及其制造方法
US8421149B2 (en) Trench power MOSFET structure with high switching speed and fabrication method thereof
JP2012104581A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20150729

RJ01 Rejection of invention patent application after publication