[go: up one dir, main page]

CN104810384A - 功率半导体器件及制造方法和截止环 - Google Patents

功率半导体器件及制造方法和截止环 Download PDF

Info

Publication number
CN104810384A
CN104810384A CN201410042993.9A CN201410042993A CN104810384A CN 104810384 A CN104810384 A CN 104810384A CN 201410042993 A CN201410042993 A CN 201410042993A CN 104810384 A CN104810384 A CN 104810384A
Authority
CN
China
Prior art keywords
trench
stop ring
semiconductor device
power semiconductor
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410042993.9A
Other languages
English (en)
Inventor
李理
马万里
赵圣哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University Founder Group Co Ltd
Shenzhen Founder Microelectronics Co Ltd
Original Assignee
Peking University Founder Group Co Ltd
Shenzhen Founder Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University Founder Group Co Ltd, Shenzhen Founder Microelectronics Co Ltd filed Critical Peking University Founder Group Co Ltd
Priority to CN201410042993.9A priority Critical patent/CN104810384A/zh
Priority to US14/594,341 priority patent/US9490315B2/en
Publication of CN104810384A publication Critical patent/CN104810384A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10P30/20—
    • H10W10/0148—
    • H10W10/17—
    • H10W72/0198—
    • H10W46/503—

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dicing (AREA)

Abstract

本发明提供一种功率半导体器件及制造方法和截止环，通过在功率半导体器件的位于有源区外围的截止环上，刻蚀获得至少一个沟槽，并在沟槽下方设置通过向沟槽注入离子所形成的注入区，以及设置覆盖沟槽表面和有源区表面的二氧化硅介质层，由于采用了在截止环上刻蚀获得沟槽之后注入离子，增加了离子注入深度和截止环的密度，因而，缩小了截止环的宽度，解决了截止环占用了较大的芯片面积的技术问题，提高了芯片面积利用率，进而降低了芯片的制造成本。

Description

功率半导体器件及制造方法和截止环
技术领域
本发明涉及半导体领域，尤其涉及一种功率半导体器件及制造方法和截止环。
背景技术
目前，为了提高芯片中的功率半导体器件阻断高压性能及该器件的可靠性，通常沿功率半导体器件有源区外围依次设置分压结构和截止环，另外，还可在截止环外围设置划片槽，从而形成如图1所示的功率半导体器件，图1为现有技术中功率半导体器件的剖面结构示意图，其中，11为有源区，12为分压区，13为截止环，14为划片槽。若功率半导体器件为N型衬底，则其中的分压结构为P型掺杂，通过在功率半导体器件外围注入高剂量的N型掺杂，从而形成如图1所示的截止环。
但现有技术中的截止环由于采用在功率半导体器件外围注入离子的方式制成，截止环较宽，导致占用了较大的芯片面积，芯片面积利用率减低，进而增加了芯片的制造成本。
发明内容
本发明提供一种功率半导体器件及制造方法和截止环，用于解决现有的截止环较宽占用了较大的芯片面积的问题。
本发明的一个方面是提供一种功率半导体器件，包括有源区和位于所述有源区外围的截止环，以及位于所述有源区和所述截止环之间的分压区，所述截止环包括：
至少一个沟槽；
覆盖所述沟槽表面和所述有源区表面的二氧化硅介质层；
位于所述沟槽下方的注入区；
其中，所述注入区是向所述沟槽注入离子形成的。
如上所述的功率半导体器件，所述功率半导体器件还包括：
位于所述截止环外围的划片槽。
如上所述的功率半导体器件，所述二氧化硅介质层厚度为0.1微米至5微米；所述沟槽深度为0.1微米至10微米。
本发明的另一个方面是提供一种功率半导体器件制造方法，所述功率半导体器件包括有源区和位于所述有源区外围的截止环，包括：
对所述截止环进行刻蚀形成至少一个沟槽；
向所述沟槽注入离子，以形成位于所述沟槽下方的注入区；
对所述功率半导体器件进行热氧化处理，以形成覆盖所述沟槽表面和所述有源区表面的二氧化硅介质层。
如上所述的功率半导体器件制造方法，所述功率半导体器件还包括位于所述截止环外围的划片槽；
所述对所述截止环进行刻蚀形成至少一个沟槽，包括：
在所述划片槽、所述分压区和所述有源区表面，以及所述截止环的表面覆盖光刻胶；
刻蚀所述截止环表面预设区域内的光刻胶，以暴露所述截止环的表面；
采用反应离子刻蚀和感应耦合等离子体方法中的一种干法刻蚀方法，刻蚀暴露的所述截止环的表面，以形成所述沟槽；
所述向所述沟槽注入离子，以形成位于所述沟槽下方的注入区之后，还包括：
去除所述光刻胶。
如上所述的功率半导体器件制造方法，所述光刻胶厚度为1微米至10微米。
如上所述的功率半导体器件制造方法，所述进行热氧化处理包括：
采用干氧氧化或者湿氧氧化方法，进行热氧化处理，以形成覆盖所述沟槽表面和所述有源区表面的所述二氧化硅介质层。
如上所述的功率半导体器件制造方法，所述向所述沟槽注入离子，以形成位于所述沟槽下方的注入区，包括：
采用多能量注入方法，向所述沟槽注入离子，以形成位于所述沟槽下方的注入区。
如上所述的功率半导体器件制造方法，所述离子的注入能量为100KeV至400KeV，所述离子包括氢离子、氦离子、硼离子、砷离子和铝离子中的至少一种。
本发明的又一个方面是提供一种截止环，所述截止环位于功率半导体器件的有源区外围，所述截止环包括：
至少一个沟槽；
覆盖所述沟槽表面的二氧化硅介质层；
位于所述沟槽下方的注入区；
其中，所述注入区是向所述沟槽注入离子形成的。
本发明提供的功率半导体器件及制造方法和截止环，通过在功率半导体器件的位于有源区外围的截止环上，刻蚀获得至少一个沟槽，并在沟槽下方设置通过向沟槽注入离子所形成的注入区，以及设置覆盖沟槽表面和有源区表面的二氧化硅介质层，由于采用了在截止环上刻蚀获得沟槽之后注入离子，因而，与现有技术相比增加了离子注入深度，在获得相同阻断高压性能的情况下，本方案缩小了截止环的宽度，解决了截止环占用了较大的芯片面积的技术问题，提高了芯片面积利用率，进而降低了芯片的制造成本。
附图说明
图1为现有技术中功率半导体器件的剖面结构示意图；
图2为本发明一实施例提供的一种功率半导体器件的剖面结构示意图；
图3为本发明一实施例提供的一种功率半导体器件制造方法的流程示意图；
图4-图7为实施例执行过程中功率半导体器件的剖面结构示意图；
图8为本发明另一实施例提供的一种截止环的剖面结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。为了方便说明，放大或者缩小了不同层和区域的尺寸，所以图中所示大小和比例并不一定代表实际尺寸，也不反映尺寸的比例关系。
图2为本发明一实施例提供的一种功率半导体器件的剖面结构示意图，如图2所示，包括：有源区21和位于有源区21外围的截止环22，以及位于有源区21和截止环22之间的分压区25。其中，截止环22包括至少一个沟槽。功率半导体器件还包括覆盖沟槽表面和有源区21表面的二氧化硅介质层23，和位于沟槽下方的注入区24，其中，注入区24是向沟槽注入离子形成的。
进一步，二氧化硅介质层厚度为0.1微米至5微米，沟槽深度为0.1微米至10微米。
进一步，功率半导体器件还包括：位于截止环22外围的划片槽26。
本实施例中，通过在功率半导体器件的位于有源区外围的截止环上，刻蚀获得至少一个沟槽，并在沟槽下方设置通过向沟槽注入离子所形成的注入区，以及设置覆盖沟槽表面和有源区表面的二氧化硅介质层，由于采用了在截止环上刻蚀获得沟槽之后注入离子，增加了离子注入深度和截止环的密度，因而，缩小了截止环的宽度，解决了截止环占用了较大的芯片面积的技术问题，提高了芯片面积利用率，进而降低了芯片的制造成本。。另外，由于还采用了在通过热氧化处理，在沟槽表面和有源区表面形成二氧化硅介质层，从而保护了注入区和沟槽侧表面不会受到表面电荷的影响，提高了截止环的可靠性。
图3为本发明一实施例提供的一种功率半导体器件制造方法的流程示意图，为了对本实施例中的方法进行清楚系统的描述，图4-图7为实施例执行过程中功率半导体器件的剖面结构示意图，其中，功率半导体器件包括有源区21和位于有源区外围的截止环22，如图3所示，功率半导体器件制造方法包括：
301、对截止环进行刻蚀形成至少一个沟槽。
其中，功率半导体器件还包括位于有源区21和截止环22之间的分压区25，以及位于截止环外围的划片槽26。
可选的，在划片槽、分压区和有源区表面，以及截止环的表面覆盖光刻胶37；刻蚀截止环的预设区域内的光刻胶37，以暴露截止环的表面，获得如图4所示的功率半导体器件。然后采用反应离子刻蚀和感应耦合等离子体方法中的一种干法刻蚀方法，刻蚀暴露的所述截止环的表面，以形成沟槽，获得如图5所示的功率半导体器件。其中，光刻胶37厚度为1微米至10微米。
302、向沟槽注入离子，以形成位于沟槽下方的注入区。
可选的，采用多能量注入方法，向沟槽注入离子，以形成位于沟槽下方的注入区24，获得如图6所示的功率半导体器件，其中，离子的注入能量为100KeV至400KeV，所注入的离子包括氢离子、氦离子、硼离子、砷离子和铝离子中的至少一种。向沟槽注入离子，以形成位于沟槽下方的注入区之后，还包括去除划片槽26、分压区25和有源区21表面，以及截止环22的表面覆盖的光刻胶37，获得如图7所示的功率半导体器件。
303、进行热氧化处理，以形成覆盖沟槽表面和有源区表面的二氧化硅介质层。
可选的，采用干氧氧化或者湿氧氧化方法，对功率半导体器件进行热氧化处理，从而形成覆盖沟槽表面和有源区21表面的二氧化硅介质层23，获得如图2所示的功率半导体器件，其中，二氧化硅介质层23厚度为0.1至5微米。
本实施例中，通过在功率半导体器件的位于有源区外围的截止环上，刻蚀获得至少一个沟槽，并在沟槽下方设置通过向沟槽注入离子所形成的注入区，以及设置覆盖沟槽表面和有源区表面的二氧化硅介质层，由于采用了在截止环上刻蚀获得沟槽之后注入离子，达到了物理截止和电学截止的效果，增加了离子注入深度和截止环的密度，因而，缩小了截止环的宽度，解决了截止环占用了较大的芯片面积的技术问题，提高了芯片面积利用率，进而降低了芯片的制造成本。另外，由于还采用了在通过热氧化处理，在沟槽表面和有源区表面形成二氧化硅介质层，从而保护了注入区和沟槽侧表面不会受到表面电荷的影响，提高了截止环的可靠性。
图8为本发明另一实施例提供的一种截止环的剖面结构示意图，该截止环位于功率半导体器件的有源区外围，如图8所示，包括：至少一个沟槽81，覆盖沟槽表面的二氧化硅介质层82，以及位于沟槽81下方的注入区83，其中，注入区83是向沟槽81注入离子形成的。
进一步，二氧化硅介质层82厚度为0.1至5微米，沟槽81深度为0.1至10微米。
本实施例中，通过在功率半导体器件的位于有源区外围的截止环上，刻蚀获得至少一个沟槽，并在沟槽下方设置通过向沟槽注入离子所形成的注入区，以及设置覆盖沟槽表面的二氧化硅介质层，由于采用了在截止环上刻蚀获得沟槽之后注入离子，增加了离子注入深度和截止环的密度，因而，缩小了截止环的宽度，解决了截止环占用了较大的芯片面积的技术问题，提高了芯片面积利用率，进而降低了芯片的制造成本。。另外，由于还采用了在通过热氧化处理，在沟槽表面和有源区表面形成二氧化硅介质层，从而保护了注入区和沟槽侧表面不会受到表面电荷的影响，提高了截止环的可靠性。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，前述各实施例中器件的具体制作方法，可以参考上述方法实施例中的对应过程。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种功率半导体器件，包括有源区和位于所述有源区外围的截止环，以及位于所述有源区和所述截止环之间的分压区，其特征在于，所述截止环包括：
至少一个沟槽；
覆盖所述沟槽表面和所述有源区表面的二氧化硅介质层；
位于所述沟槽下方的注入区；
其中，所述注入区是向所述沟槽注入离子形成的。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件还包括：
位于所述截止环外围的划片槽。
3.根据权利要求1或2所述的功率半导体器件，其特征在于，所述二氧化硅介质层厚度为0.1微米至5微米；所述沟槽深度为0.1微米至10微米。
4.一种功率半导体器件制造方法，所述功率半导体器件包括有源区和位于所述有源区外围的截止环，以及位于所述有源区和所述截止环之间的分压区，其特征在于，包括：
对所述截止环进行刻蚀形成至少一个沟槽；
向所述沟槽注入离子，以形成位于所述沟槽下方的注入区；
对所述功率半导体器件进行热氧化处理，以形成覆盖所述沟槽表面和所述有源区表面的二氧化硅介质层。
5.根据权利要求4所述的功率半导体器件制造方法，其特征在于，所述功率半导体器件还包括位于所述截止环外围的划片槽；
所述对所述截止环进行刻蚀形成至少一个沟槽，包括：
在所述划片槽、所述分压区和所述有源区表面，以及所述截止环的表面覆盖光刻胶；
刻蚀所述截止环表面预设区域内的光刻胶，以暴露所述截止环的表面；
采用反应离子刻蚀和感应耦合等离子体方法中的一种干法刻蚀方法，刻蚀暴露的所述截止环的表面，以形成所述沟槽；
所述向所述沟槽注入离子，以形成位于所述沟槽下方的注入区之后，还包括：
去除所述光刻胶。
6.根据权利要求5所述的功率半导体器件制造方法，其特征在于，所述光刻胶厚度为1微米至10微米。
7.根据权利要求4所述的功率半导体器件制造方法，其特征在于，所述对所述功率半导体器件进行热氧化处理包括：
采用干氧氧化或者湿氧氧化方法，进行热氧化处理，以形成覆盖所述沟槽表面和所述有源区表面的所述二氧化硅介质层。
8.根据权利要求4-7任一项所述的功率半导体器件制造方法，其特征在于，所述向所述沟槽注入离子，以形成位于所述沟槽下方的注入区，包括：
采用多能量注入方法向所述沟槽注入离子，以形成位于所述沟槽下方的注入区。
9.根据权利要求8所述的功率半导体器件制造方法，其特征在于，所述离子的注入能量为100KeV至400KeV，所述离子包括氢离子、氦离子、硼离子、砷离子和铝离子中的至少一种。
10.一种截止环，所述截止环位于功率半导体器件的有源区外围，其特征在于，所述截止环包括：
至少一个沟槽；
覆盖所述沟槽表面的二氧化硅介质层；
位于所述沟槽下方的注入区；
其中，所述注入区是向所述沟槽注入离子形成的。
CN201410042993.9A 2014-01-29 2014-01-29 功率半导体器件及制造方法和截止环 Pending CN104810384A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410042993.9A CN104810384A (zh) 2014-01-29 2014-01-29 功率半导体器件及制造方法和截止环
US14/594,341 US9490315B2 (en) 2014-01-29 2015-01-12 Power semiconductor device and method of fabricating the same and cutoff ring

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410042993.9A CN104810384A (zh) 2014-01-29 2014-01-29 功率半导体器件及制造方法和截止环

Publications (1)

Publication Number Publication Date
CN104810384A true CN104810384A (zh) 2015-07-29

Family

ID=53679798

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410042993.9A Pending CN104810384A (zh) 2014-01-29 2014-01-29 功率半导体器件及制造方法和截止环

Country Status (2)

Country Link
US (1) US9490315B2 (zh)
CN (1) CN104810384A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106328704A (zh) * 2015-06-26 2017-01-11 北大方正集团有限公司 一种功率器件及其制造方法
CN106783958A (zh) * 2016-12-29 2017-05-31 丽晶美能（北京）电子技术有限公司 耐压终端环结构与功率器件
CN106783959A (zh) * 2016-12-29 2017-05-31 丽晶美能（北京）电子技术有限公司 耐压终端环结构与功率器件
CN106847878A (zh) * 2016-12-29 2017-06-13 丽晶美能（北京）电子技术有限公司 耐压终端环结构与功率器件

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112234056B (zh) * 2020-09-03 2024-04-09 深圳市汇德科技有限公司 一种半导体器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN201829503U (zh) * 2010-05-17 2011-05-11 深圳市鹏微科技有限公司 半导体器件的终端结构
CN102130150A (zh) * 2010-12-13 2011-07-20 成都方舟微电子有限公司 半导体器件结终端结构
CN102354703A (zh) * 2011-10-19 2012-02-15 扬州杰利半导体有限公司 一种平面结构型超高压二极管芯片
CN102903760A (zh) * 2011-07-26 2013-01-30 三菱电机株式会社 半导体装置
US20130056821A1 (en) * 2011-09-01 2013-03-07 Super Group Semiconductor Co., Ltd. Trenched power semiconductor device and fabrication method thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583003B1 (en) * 2002-09-26 2003-06-24 Sharp Laboratories Of America, Inc. Method of fabricating 1T1R resistive memory array
US8664665B2 (en) * 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN201829503U (zh) * 2010-05-17 2011-05-11 深圳市鹏微科技有限公司 半导体器件的终端结构
CN102130150A (zh) * 2010-12-13 2011-07-20 成都方舟微电子有限公司 半导体器件结终端结构
CN102903760A (zh) * 2011-07-26 2013-01-30 三菱电机株式会社 半导体装置
US20130056821A1 (en) * 2011-09-01 2013-03-07 Super Group Semiconductor Co., Ltd. Trenched power semiconductor device and fabrication method thereof
CN102354703A (zh) * 2011-10-19 2012-02-15 扬州杰利半导体有限公司 一种平面结构型超高压二极管芯片

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106328704A (zh) * 2015-06-26 2017-01-11 北大方正集团有限公司 一种功率器件及其制造方法
CN106328704B (zh) * 2015-06-26 2019-04-19 北大方正集团有限公司 一种功率器件及其制造方法
CN106783958A (zh) * 2016-12-29 2017-05-31 丽晶美能（北京）电子技术有限公司 耐压终端环结构与功率器件
CN106783959A (zh) * 2016-12-29 2017-05-31 丽晶美能（北京）电子技术有限公司 耐压终端环结构与功率器件
CN106847878A (zh) * 2016-12-29 2017-06-13 丽晶美能（北京）电子技术有限公司 耐压终端环结构与功率器件
CN106847878B (zh) * 2016-12-29 2020-02-21 丽晶美能（北京）电子技术有限公司 耐压终端环结构与功率器件
CN106783958B (zh) * 2016-12-29 2020-04-03 丽晶美能（北京）电子技术有限公司 耐压终端环结构与功率器件
CN106783959B (zh) * 2016-12-29 2020-05-22 丽晶美能（北京）电子技术有限公司 耐压终端环结构与功率器件

Also Published As

Publication number Publication date
US9490315B2 (en) 2016-11-08
US20150214295A1 (en) 2015-07-30

Similar Documents

Publication Publication Date Title
CN104103519B (zh) 半导体功率器件的制作方法
CN104810384A (zh) 功率半导体器件及制造方法和截止环
CN106486381A (zh) 用于制造改善污染的半导体器件的方法
CN105762103B (zh) 半导体结构及其形成方法
CN104916539B (zh) 一种制作半导体器件的方法
JP5669712B2 (ja) 半導体装置の製造方法
JP2015056643A (ja) 半導体装置の製造方法
CN102655081B (zh) 一种无定形碳牺牲栅极结构的浅结和侧墙的制备方法
CN106298479A (zh) 一种功率器件的结终端扩展结构及其制造方法
CN104362172A (zh) 具有终端环的半导体芯片结构及其制造方法
CN104810385A (zh) 功率半导体器件及制造方法和截止环
KR102424762B1 (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
CN105845576A (zh) 超结mosfet的制作方法
CN107275400B (zh) 半导体结构及其形成方法
CN104465488A (zh) 形成浅槽功率器件保护环的方法
CN107293486B (zh) 带有esd结构的沟槽型半导体器件及其制造方法
CN106033722B (zh) 基于cmos制造工艺的齐纳管的制造方法
CN105226002A (zh) 自对准沟槽型功率器件及其制造方法
CN104681444B (zh) 一种提高沟槽型vdmos器件栅氧化层击穿电压的方法
CN105845614A (zh) 半导体器件及其制作方法
CN105633149A (zh) 一种半导体器件及其制作方法
CN103531519B (zh) 半导体结构及其形成方法
CN103956390B (zh) 一种沟槽式肖特基芯片的制造方法
CN106252384A (zh) 结终端扩展结构及该结构的制造方法
CN108054205B (zh) 射频三极管及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20150729