CN104798008B

CN104798008B - 控制处理器的可配置的峰值性能极限

Info

Publication number: CN104798008B
Application number: CN201380060977.6A
Authority: CN
Inventors: J·J·谢拉; S·H·冈瑟; K·V·西斯特拉; R·D·威尔斯; S·M·康拉德
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2012-12-21
Filing date: 2013-06-28
Publication date: 2018-08-14
Anticipated expiration: 2033-06-28
Also published as: US9671854B2; CN104798008A; WO2014099026A1; US20140176581A1; US9075556B2; US20140181538A1; KR20150063543A; US20150286266A1; KR101748747B1; US9086834B2

Abstract

在一个实施例中，本发明包括具有多个核的处理器，每一核都执行指令，存储最大峰值操作频率值的非易失性存储器，每一值都是给定数量的活跃的核的函数，存储频率极限的配置存储器，每一频率极限都对应于小于最大峰值操作频率值的可配置的消减频率值或最大峰值操作频率值中的一个。功率控制器又被配置成将核的操作频率限制到从配置存储器中获取的对应的频率极限。描述并要求保护其他实施例。

Description

控制处理器的可配置的峰值性能极限

背景技术

半导体加工和逻辑设计的发展已允许可存在于集成电路器件上的逻辑的量增加。因此，计算机系统配置已经从系统中的单个或多个集成电路进化至各个集成电路上的多个硬件线程、多个核、多个设备和/或完整的系统。此外，随着集成电路密度增长，计算系统(从嵌入式系统到服务器)的功率需求也逐步提高。此外，软件低效率及其对硬件的要求也已造成了计算设备能耗的提高。事实上，一些研究表明计算设备消耗了国家(诸如美国)的整个电力供应中的显著百分比。因此，存在对与集成电路相关联的能效和节能的关键需求。当服务器、桌面型计算机、笔记本、超级本^TM、平板电脑、移动电话、处理器、嵌入式系统等变得甚至更为盛行(从包括在典型计算机、汽车和电视机中到包括在生物技术中)，这些需要将增加。

在某些软件应用中，跨计算集群的节点的各个处理器性能差异性会导致软件故障。同时，现代的处理器的本质是利用诸如功率或热约束之类的环境能力并增大处理器时钟频率，直到到达这些极限中的一个或多个。在管芯与管芯硅变化的情况下，处理器操作一般是非确定性的。对于试图跨多个节点归一化性能的许多用户的解决方案是完全禁用其中处理器的时钟频率被增大的机会性超频模式操作。尽管这可以比较轻松地确保跨多个节点的操作的确定性，但是，会丢失大量的性能。

附图简述

图1是根据本发明一个实施例的系统的框图。

图2是根据本发明的一个实施例的可配置的峰值性能极限控制机制的框图。

图3是根据本发明的实施例的用于动态地限制处理器频率的方法的流程图。

图4是根据本发明的一个实施例的处理器的框图。

图5是根据本发明的实施例的处理器的框图。

图6是根据本发明一实施例的系统的框图。

具体实施方式

在各实施例中，可以按实现某种超频模式性能优势而不会有通常与它相关联的差异性的方式，控制处理器的峰值性能级别。一般而言，处理器超频模式操作是利用控制算法实现的，这些控制算法使低于封装级别功率预算的性能最大化，以便当预算可用时，处理器的一个或多个域可以以大于保证的最大频率的频率操作。各实施例可以特别适用于两种情况：当应用在一般低功率级别执行时，最大化处理器核频率；以及，当应用随着低核利用率(例如，多核处理器的8个核中的4个活跃)时，最大化处理器核频率。

在大量制造中，大多数处理器能够以峰值频率(即，对于特定基于硅的处理器，最大峰值频率)运行，当某些应用正在运行时，这些峰值频率会轻松地超出平台功率输送约束。这自然会产生软件执行时间的非确定性。然而，当处理器应用正在以较低的核利用率运行时，理论上可以以较高时钟频率运行它们，并仍确保确定性，因为处理器封装的最大可能的功耗仍低于电压调节器、电源以及所有功率输送约束。如此，各实施例提供将机会性处理器操作限制到低于这些约束中的任何一种的级别的技术。

现在参考图1，所示是根据本发明的实施例的系统的一部分的框图。如图1所示，系统100可以包括各种组件，包括处理器110，如图所示，该处理器110是多核处理器。处理器110可以通过外部电压调节器160耦合到电源150，调节器160可以执行第一电压转换，以向处理器110提供经初步调节的电压。

可以看出，处理器110可以是包括多个核120_a-120_n的单管芯处理器插槽。另外，每一个核都可以与单个电压调节器125a-125n相关联，以允许对每一个单个核的电压进行细粒度的控制，因而对每一个单个核的功率和性能进行细粒度的控制。如此，每一个核都可以在独立电压和频率下操作，允许大灵活性，并提供用于平衡功率消耗与性能的广泛的机会。

仍参考图1，额外的组件可以存在于处理器内，包括输入/输出接口132、另一接口134以及集成的存储器控制器136。可以看出，这些组件中的每一个都可以由另一集成的电压调节器125_X来供电。在一个实施例中，接口132可以符合快速路径互连(QPI)协议，该协议在高速缓存一致性协议中提供点对点(PtP)链路，该高速缓存一致性协议包括多个层，包括物理层、链路层以及协议层。接口134又可以符合外围组件互连快速(PCIe^TM)规范，例如，PCI Express^TM规范基础规范版本2.0(2007年1月17日)。

还示出了功率控制单元(PCU)138，该功率控制单元(PCU)138可包括对于处理器110执行功率管理操作的硬件、软件和/或固件。在各实施例中，PCU 138可包括根据本发明的一个实施例，将低于所支持的级别的处理器频率和/或其他操作参数限制到动态地可配置的极限的逻辑。此外，PCU 138还可以通过专用接口耦合到外部电压调节器160。如此，PCU138可以指示电压调节器向处理器提供请求的被调节的电压。

尽管为便于说明未示出，但是，可以理解，额外的组件可以存在于处理器110内，诸如额外的非核逻辑、及其他组件，诸如内部存储器，例如，一个或多个级别的高速缓存存储器层次结构等等。此外，尽管在图1的实现中是利用集成的电压调节器示出的，但是，各实施例不是限制性的。

尽管下面的实施例是参照例如计算平台或处理器的特定集成电路中的节能和能效来描述的，然而其它实施例适用于其它类型的集成电路和逻辑器件。在此描述的实施例的相似的技术和教导可适用于也可受益于更好能效和节能的其它类型的电路或半导体器件。例如，所披露的实施例不限于任何具体类型的计算机系统，并也可用于其它设备，例如手持设备、芯片上系统(SoC)以及嵌入式应用。手持设备的一些例子包括蜂窝电话、互联网协议设备、数字相机、个人数字助理(PDA)和手持PC。嵌入式应用一般包括微控制器、数字信号处理器(DSP)、网络计算机(上网本)、机顶盒、网络集线器、广域网(WAN)交换机或能执行下面教示的功能和操作的任何其它系统。此外，本申请中描述的装置、方法和系统不限于物理计算设备，而是也涉及用于节能和能效的软件优化。如将在以下描述中变得显而易见的，本文描述的方法、装置和系统的实施例(无论是关于硬件、固件、软件还是它们的组合)对于“绿色技术”未来是至关重要的，诸如对于包含US经济大部分的产品的节能和能量效率。

注意，此处所描述的可配置的频率和/或其他操作参数控制可以独立于基于操作系统(OS)的机制，诸如高级配置和平台接口(ACPI)标准(例如，2006年10月10日发布的Rev.3.0b)，并与其互补。根据ACPI，处理器可以操作在各种性能状态或级别，即，从P0到PN。一般而言，P1性能状态可以对应于可以由OS请求的最高保证的性能状态。除此P1状态之外，OS还可以请求较高性能状态，即，P0状态。如此，此P0状态可以是机会性状态或超频模式状态，其中，当有电能和/或热预算可用时，处理器硬件可以配置处理器或其至少一些部分以高于保证的频率操作。在许多实现中，处理器可包括高于保证的最大频率的多个所谓的元频率，也被称为P1频率，超出特定处理器的最大峰值频率，这是在制造过程中熔合或以别的方式写入到处理器中。另外，根据ACPI，处理器还可以在各种功率状态或级别下操作。相对于功率状态，ACPI指定不同的功率消耗状态，一般被称为C状态，C0，C1到Cn状态。当核活跃时，它在C0状态运行，而当核空闲时，它可以被置于核低功率状态，也叫做核非零C状态(例如，C1-C6状态)，每一个C状态都处于低功率消耗级别(以便C6是比C1更深的低功率状态，等等)。

各实施例为诸如软件实体之类的实体提供作为活跃的核的数量的函数控制处理器峰值频率级别的接口。默认地，处理器被配置成利用在高达硅的最大频率能力的频率操作的活跃的核操作，其中，此最大峰值频率作为一个或多个熔合值(诸如用于给定数量的活跃的核的给定最大峰值频率)被配置到处理器。通常，当请求处理器在ACPI P0状态下操作时，此最大峰值频率对应于在最高超频模式下可用的值。注意，如此，此最大频率高于保证的最大频率(诸如ACPI P1状态)。通过使用本发明的实施例，可以通过导致较低的每个核超频频率约束被这些算法使用，可以降低或消减(clipped)频率控制算法可用的最大峰值频率。在一个实施例中，可以提供接口，以使诸如基本输入/输出系统(BIOS)配置代码之类的软件能设置这些消减值(此处也被称为消减或约束频率)。虽然此处所描述的特定示例关于通过核频率控制的核域控制，但是，可以理解，类似的技术可用于控制处理器的其他领域，诸如图形域、互连域、非核域等等。

可以提供可配置的每核频率极限，这些可配置的每核频率极限可以作为正在执行的工作负荷的类型的函数被更新，假设用户具有工作负荷的特征的先验知识。如此，对于某些应用，消费者可以基于应用的先验知识，配置这些值。在一个实施例中，这些最大超频频率约束(这是通常比最大峰值频率的处理器配置的熔合值低的值的一组约束)可以在运行时动态地配置。

此控制接口可用于一般地覆盖所有工作负荷，它也可以被用来自动地校准峰值性能级别，假设用户可以预测它将先验地运行的工作负荷的类型。为执行此校准，软件可以运行工作负荷套件，并扫描超频频率约束以确定失效面。用户可以通过使用在检测到功率或热约束时发送中断信号的特征，来加速搜索过程。在这样的情况下，在高于功率或热极限的单个偏离时，用户可以回拨每个核的峰值频率约束，直到软件没有偏离地执行。

现在参考图2，所示是根据本发明的一个实施例的可配置的峰值性能极限控制机制的框图。如图2所示，逻辑200可以是处理器的一部分，更具体而言，可以存在于PCU的逻辑中。一般而言，逻辑200操作，以确定处理器的核可以操作的最高操作频率，并将此最大频率限制到低于处理器的制造时熔合的值。如此，如图2所示，处理器包括峰值频率能力存储器210。在一个实施例中，此存储器可以存储对应于最高操作频率的峰值能力信息，该最高操作频率是多核处理器的活跃的核的给定数量的函数和/或以别的方式依赖于该给定数量。在所示出的示例中，对于N核处理器，提供了N个值，其中，当给定数量的核活跃时，每一个值都对应于特定基于硅的处理器的可能的最高操作频率。在一个实施例中，存储在存储器210中的能力信息可以从处理器的熔丝或其他非易失性存储器中获取，它们是在半导体管芯的制造过程中写入或熔合的。

为实现低于这些能力或最大峰值频率值的可配置的用户控制的值，一组可配置的频率极限值可以存储在存储器220中。在一个实施例中，可以有N个可配置的值，每一个值都对应于作为活跃的核的数量的函数的可配置的消减或约束频率。注意，对于存在于存储器210和存储器220中的频率组，通常，对于较少数量的活跃的核，较高操作频率也是可能的。如此，当只有一个核活跃时，操作频率可以比当N个核活跃时要高。在一个实施例中，可以以各种方式获取这些约束频率极限，包括作为在BIOS初始化过程中写入的配置值，用户控制的值，例如，基于要在处理器上执行的工作负荷的先验知识等等。一般而言，这些可配置的极限值可以被设置为低于熔合值的级别。

可以看出，逻辑200包括在这些可配置的约束频率极限中的每一个和对应的峰值频率能力值之间执行最小(min)操作的最小操作符230，以便对于对应的给定数量的活跃的核的两个值中的每一个的较小的值可以存储在配置存储器240的对应的字段中，此处也称为解析的频率极限存储器。作为一个示例，此配置存储器可以是PCU可用的配置寄存器，该配置寄存器存储每一种可能的数量的活跃的核的超频比率极限值，此处也称为解析频率极限。

现在参考表1，所示是根据本发明的一个实施例的存储一组解析的频率极限的示例配置寄存器布局。可以看出，此寄存器的每一个字段都可以存储这样的值的组的解析值。

表1

MSB	LSB	字段名称	描述
				7	0	1核频率极限	当一个核活跃时，控制最高时钟频率
15	8	2核频率极限	当两个核活跃时，控制最高时钟频率
				23	16	3核频率极限	当三个核活跃时，控制最高时钟频率
			等等，放大到此处理器的最大可用的核数

例如，在PCU的控制循环的操作过程中，基于活跃的核的当前数量，存储在配置存储器240中的这些值的给定一个可以被选为解析的频率极限，该解析的频率极限是活跃的核可以操作的最大超频模式频率。注意，由于可配置的频率极限，根据存储在能力存储器210中的信息，此最大超频模式频率可能低于最大峰值频率。例如，尽管对于N个活跃的核，存储器210可以存储3.0千兆赫(GHz)的最大峰值频率(作为示例)，然而相反，配置存储器240可以存储2.5GHz或小于最大峰值频率的另一频率的N个活跃的核的解析的频率极限。当然，在不同的实现中，不同的频率也是可以的。

假设多核处理器的三个核是活跃的。在此情况下，确定对应于3个活跃的核频率极限的存储在存储器220中的值和能力存储器210中的编程的频率极限中的最小值，将其存储在配置存储器240中，并用于PCU控制操作，以如此，将这些活跃的核的操作频率限制或消减到此最小值。接下来假设，核、系统软件或其他实体请求与较高操作频率相关联的性能状态(诸如P0状态)。在此情况下，PCU不允许此请求的频率，并对于活跃的核数，使用存储在配置存储器240中的解析的值，将性能限制到可能的值。

尽管在图2的实施例以这样高级别地表示，然而要理解本发明的范围不限于此方面。例如，代替频率，可以控制处理器的不同的可配置参数，以便可以选择最大峰值操作参数值(是处理器(或一个或多个域)的活动级别的函数)和可配置的消减参数值中的最小值，并将其用于限制处理器的操作参数。作为示例，除频率之外，这样的可配置参数可包括指令执行速率、引退率或其他参数，以在不达到处理器的功率极限的可配置的值内最大化性能。

此外，还可以理解，图2所示出的表示是逻辑视图。即，在某些实施例中，并非提供这三个不同的存储器和最小化操作符，只存在单一配置存储器，在BIOS执行过程中，硅配置的值可以被更新到较低的值，即，BIOS或用户设置的可配置的约束频率极限，如此，这些极限盖写从非易失性存储器中获取的熔合值。

现在参照图3，其中示出了根据本发明一实施例的用于动态限制处理器频率的方法的流程图。如图3所示，方法300可以在PCU的诸如频率极限控制逻辑之类的逻辑内执行。然而，可以理解，在其他实施例中，此逻辑可被实现为独立逻辑，或可被实现为处理器的另一部分。可以看出，方法300开始于从软件实体接收可配置的频率极限值(框310)。例如，在处理器初始化时，逻辑可以从BIOS接收这些值。或者，在处理器运行时，例如，在其工作负荷的先验知识可用的特定应用的执行之前，可以动态地接收这些值。在一个实施例中，可以为活跃的核的每一个可能的组合提供可配置的频率极限值。对于带有N个核的处理器，可以提供N个这样的值。通常，这些值中的许多或全部都可以是约束值，以便它们低于被熔合到处理器中的最大峰值频率。

仍参考图3，控制进入框320，在那里，这些可配置的频率极限值和对应的最大峰值频率值中的一个的较低的值可以被存储到配置存储器的每一个字段中。作为示例，此配置存储器可以最初存储从处理器的非易失性存储器中获取的最大峰值频率值。如此，在框320，此操作可以发生作用，以利用可配置的频率极限值，盖写这些最大峰值频率值。在其他实现中，执行最小化操作，以获取这些解析的值，并将存储它们在配置存储器中。如此，此时，在正常操作过程中，准备好访问配置存储器。

仍参考图3，其余操作涉及正常的处理器操作，其中，诸如OS、驱动器等实体发出线程在带有特定性能级别的给定核上执行的请求，特定性能级别又与给定核操作频率相关联。

作为处理该请求的一部分，逻辑可以确定处理器中的活跃的核的数量(框340)。可以在菱形350判断N核解析值是否小于性能请求的值，即，与此请求相关联的操作频率。注意，可以从实体直接接收此性能请求值，或可以基于性能请求，通过对查询表的访问，获取它。如果菱形350的判断是肯定的，则给定域操作频率(例如，特定核或更全局性地，整个核域)可以被限于此解析的频率值(框360)。此受限的频率仍可以用于处理器的某一级的超频模式操作，以便不达到功率和/或热约束，允许应用或其他工作负荷的确定性的操作。如此，计算集群的多个独立系统中每一个都可以以确定性的方式执行相同应用。

仍参考图3，否则，如果对应的解析值不小于性能请求，则控制进入框370，在那里，可以在请求的性能级别启用域操作频率。尽管在图3的实施例以这样高级别地表示，然而要理解本发明的范围不限于此方面。

实施例可实现在用于多个市场的处理器中，包括服务器处理器、台式机处理器、移动处理器等等。现在参照图4，其中示出了根据本发明一实施例的处理器的框图。如图4所示，处理器400可以是多核心处理器，包括多个核心410_a-410_n。在一个实施例中，每一个这样的核可以是独立功率域，并可以被配置成基于工作负荷，进入和退出活动状态和/或超频模式。各核可经由互连415耦合至系统代理或包含多个组件的非核420。如所见那样，非核420可包括共享的高速缓存存储器430，它可以是最末级高速缓存。另外，非核可包括集成的存储器控制器440、各种接口450a-450n和功率控制单元455。

在各实施例中，根据本发明的一个实施例，功率控制单元455可包括频率极限控制逻辑459。如上文所描述的，此逻辑操作以将最大操作频率动态地限制到低于最大峰值频率值的解析值。

进一步参见图4，处理器400可经由例如存储器总线与系统存储器460通信。另外，通过接口450a-450n可对诸如外围设备、海量存储器等多种芯片外组件作出连接。虽然在图4的实施例中示出具有该特定实现，但本发明的范围不限于此方面。

现在参照图5，其中示出了根据本发明另一实施例的多域处理器的框图。如图5的实施例所示，处理器500包括多个域。具体而言，核域510可以包括多个核510₀–510_n，图形域520可以包括一个或多个图形引擎，并且还可以存在系统代理域550。在某些实施例中，系统代理域550可以以不同于核域的独立频率执行，可在所有时间保持加电以应对功率控制事件和功率管理，以使域510和520可被控制以动态地进入和退出高功率和低功率状态。每个域510、520可工作在不同电压和/或功率下。注意，尽管仅示出了三个域，然而要理解本发明的范围不限于这个方面并且其它实施例中可存在附加的域。例如，可存在多核域，其每一个包括至少一个核。

一般地说，除了各执行单元和附加的处理元件外，每个核510可进一步包括低级高速缓存。进而，各核可彼此耦合并耦合至由末级高速缓存(LLC)540₀–540_n的多个单元形成的共享高速缓存存储器。在各实施例中，LLC 540可在核和图形引擎以及多种媒体处理电路之中共享。可以看出，环形互连530因此将各个核耦合在一起，并且提供各个核、图形域520和系统代理电路系统550之间的互连。在一个实施例中，互连530可以是核域的一部分。然而，在其它实施例中，环互连可以是其本身的域。

如进一步所见那样，系统代理域550可包括显示器控制器552，其可向相关联的显示器提供控制和接口。进一步可以看出，根据本发明的一个实施例，系统代理域550可以包括功率控制单元555，该功率控制单元555可包括频率极限控制逻辑559，以允许对如此处所描述的操作频率的可配置的动态限制。在各实施例中，此逻辑可如图2中那样配置，并可以执行上文在图3中所描述的算法。

如图5中进一步所见的，处理器500可进一步包括集成的存储器控制器(IMC)570，它可向例如动态随机存取存储器(DRAM)之类的系统存储器提供接口。可以存在多个接口580₀–580_n以实现处理器与其他电路系统之间的互连。例如，在一个实施例中，可提供至少一个直接媒体接口(DMI)接口以及一个或多个高速外设组件互连(PCI Express^TM(PCIe^TM))接口。更进一步，为在诸如额外的处理器或其他电路之类的其他代理之间提供通信，也可以提供符合快速路径互连(QPI)协议的一个或多个接口。尽管在图5的实施例以这样高级别地表示，然而要理解本发明的范围不限于此方面。

各实施例可在许多不同的系统类型中实现。现在参照图6，其中示出了根据本发明一实施例的系统的框图。如图6所示，多处理器系统600是点对点互连系统，并包括通过点对点互连650而耦合的第一处理器670和第二处理器680。如图6所示，处理器670和680中的每一个都可以是多核处理器，包括第一和第二处理器核(即，处理器核674a和674b以及处理器核684a和684b)，虽然潜在地更多核可以存在于处理器中。每一个处理器都可包括PCU或其他逻辑，以响应于对软件或其他实体的控制，执行频率限制。

仍参考图6，第一处理器670还包括存储器控制器中枢(MCH)672和点对点(P-P)接口676和678。类似地，第二处理器680包括MCH 682和P-P接口686和688。如图6所示，MCH 672和682将处理器耦合到相应的存储器，即，存储器632和存储器634，它们可以是本地连接到相应的处理器的系统存储器(例如，DRAM)的一部分。第一处理器670和第二处理器680可分别经由P-P互连662和664耦合至芯片组690。如图6中所示，芯片组690包括P-P接口694和698。

此外，芯片组690包括用于通过P-P互连639将芯片组690与高性能图形引擎638进行耦合的接口692。芯片组690又可以通过接口696耦合到第一总线616。如图6所示，各种输入/输出(I/O)设备614以及总线桥618可以耦合到第一总线616，总线桥618将第一总线616耦合到第二总线620。在一个实施例中，各种设备可耦合到第二总线620，包括例如键盘/鼠标622、通信设备626以及数据存储单元628，如可包括代码630的盘驱动器或其他大容量存储设备。此外，音频I/O 624可耦合至第二总线620。各实施例可以被合并到其他类型的系统中，包括诸如智能蜂窝电话、平板计算机、上网本、Ultrabook^TM等等之类的移动设备。

各实施例可在许多不同类型的系统中使用。例如，在一个实施例中，通信设备可以被安排为执行在此所述的各个方法和技术。当然，本发明的范围不限于通信设备，而是其他实施例可以针对用于处理指令的其他类型的装置或者包括指令的一个或多个机器可读介质，所述指令响应于在计算设备上被执行而致使该设备执行在此所述的方法和技术中一个或多个。

实施例可以代码的形式实现，而且可存储在其上存储有可用于对系统编程以执行这些指令的非临时存储介质上。存储介质可包括但不限于：包括软盘、光盘、固态驱动器(SSD)、压缩盘只读存储器(CD-ROM)、可重写压缩盘(CD-RW)以及磁光盘的任何类型的磁盘；诸如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦写可编程只读存储器(EPROM)、闪存、电可擦写可编程只读存储器(EEPROM)之类的半导体器件；磁卡或光卡，或适合于存储电子指令的任何其他类型的介质。

虽然已经针对有限个实施例描述了本发明，但本领域技术人员将会理解从中得出的多种修改和变化。所附权利要求旨在覆盖落入本发明的真实精神和范围中的所有这些修改和变化。

Claims

1.一种用于控制功耗的处理器，包括：

多个核，每一个都执行指令；

存储多个最大峰值操作参数值的非易失性存储器，所述最大峰值操作参数值中的每一个都取决于所述处理器的活动级别；

存储多个参数极限的配置存储器，所述参数极限中的每一个都对应于可配置的消减参数值或所述最大峰值操作参数值二者中的一个，所述可配置的消减参数值小于所述最大峰值操作参数值；以及

功率控制装置，用于将所述多个核中的每一个的操作参数限制到从所述配置存储器中获取的对应的参数极限，

其中所述功率控制装置将在工作负荷在所述处理器上执行之前，基于所述工作负荷的先验知识，在所述配置存储器中存储以下二者中的最小值：对应的最大峰值操作频率值和从软件实体中获取的可配置的消减频率值。

2.如权利要求1所述的处理器，其特征在于，所述最大峰值操作参数值中的每一个都对应于频率值，所述可配置的消减参数值对应于可配置的消减频率值。

3.如权利要求2所述的处理器，其特征在于，所述可配置的消减频率值是在所述处理器的初始化过程中获取的。

4.如权利要求2所述的处理器，其特征在于，所述功率控制装置用于：如果所述配置存储器最初存储的是从所述非易失性存储器中获取的最大峰值频率值，则利用所述可配置的消减频率值来盖写存储在所述配置存储器中的所述最大峰值操作频率值中的一个。

5.如权利要求1所述的处理器，其特征在于，所述可配置的消减频率值将允许所述处理器进入超频模式，但阻止所述处理器达到所述处理器的约束。

6.如权利要求1所述的处理器，其特征在于，所述可配置的消减频率值将允许不同的系统的多个处理器中的每一个都以确定性的方式执行第一应用。

7.如权利要求2所述的处理器，其特征在于，所述功率控制装置将基于所述多个核中的活跃的核的数量，选择所述操作参数极限，并且当请求的操作频率大于所选的参数极限时，阻止第一核以请求的操作频率执行。

8.如权利要求1所述的处理器，其特征在于，所述功率控制装置将阻止以高于所述可配置的消减参数值的速率执行指令，其中所述可配置的消减参数值是可配置的消减指令速率值。

9.一种用于控制功耗的方法，包括：

在多域处理器的第一逻辑中接收一组可配置的频率极限值；以及

将以下二者之一作为解析值存储在所述多域处理器的配置存储器的相应字段中：所述一组可配置的频率极限值中的对应的一个值、或一组最大峰值频率值中的一个，

其中所述一组最大峰值频率值是从所述多域处理器的非易失性存储器中获取的，所述一组可配置的频率极限值是在所述多域处理器的运行时获取的，以阻止所述多域处理器在超频模式操作过程中达到约束；

如果所述配置存储器最初存储的是从所述非易失性存储器中获取的最大峰值频率值，则利用所述一组可配置的频率极限值中的对应的一个，来盖写存储在所述配置存储器中的第一字段中的所述一组最大峰值频率值中的一个。

10.如权利要求9所述的方法，其特征在于，进一步包括：

在所述运行时，接收对所述多域处理器的核域的性能请求，并确定所述核域的活跃的核的数量；以及

判断对应于活跃的核的所述数量的所述配置存储器的字段是否存储小于与所述性能请求相关联的操作频率的解析值，并如果是，则将所述核域的所述操作频率限制到所述解析值。

11.如权利要求10所述的方法，进一步包括否则允许所述操作频率处于与所述性能请求相关联的操作频率。

12.如权利要求9所述的方法，进一步包括在所述运行时，接收对所述多域处理器的图形域的性能请求，并确定所述图形域的活跃的图形处理器的数量，至少部分地基于活跃的图形处理器的数量，限制所述图形域的操作频率。

13.一种用于控制功耗的系统，包括：

包括多个核的多核处理器，存储多个最大峰值操作频率值的非易失性存储器，所述最大峰值操作频率值中的每一个都取决于给定数量的活跃的核，功率控制单元PCU，以及，频率极限控制装置，用于将可配置的消减频率值或所述最大峰值操作频率值二者中的一个存储在配置存储器的相应字段中，所述可配置的消减频率值基于与要在所述多核处理器上执行的工作负荷相关的先验信息，其中所述功率控制单元PCU将允许所述处理器进入超频模式，存储在所述配置存储器中的所述可配置的消减频率值在所述工作负荷的执行过程中将阻止所述多核处理器达到约束；以及

耦合到所述多核处理器的动态随机存取存储器DRAM。

14.如权利要求13所述的系统，其特征在于，所述频率极限控制装置将在所述配置存储器中的每一个字段中存储对应的最大峰值操作频率值以及所述可配置的消减频率值二者中的最小值。

15.如权利要求13所述的系统，其特征在于，所述频率极限控制装置将响应于第一应用在包括所述工作负荷的所述多核处理器上的执行，执行所述存储。

16.如权利要求15所述的系统，其特征在于，所述系统与第二系统在同一计算集群中，所述第二系统包括第二多核处理器，所述第二系统和所述系统以确定性的方式执行所述第一应用，而不会达到所述多核处理器和所述第二多核处理器的约束。

17.如权利要求13所述的系统，其特征在于，所述频率极限控制装置用于：如果所述配置存储器最初存储从所述非易失性存储器中获取的最大峰值频率值，则利用所述可配置的消减频率值来盖写存储在所述配置存储器中的所述最大峰值操作频率值中的一个。

18.一种通信设备，被配置为执行如权利要求9到12中任一项所述的方法。

19.一种用于控制功耗的设备，包括：

用于在多域处理器的第一逻辑中接收一组可配置的频率极限值的装置；以及

用于将以下二者之一作为解析值存储在所述多域处理器的配置存储器的相应字段中的装置：所述一组可配置的频率极限值中的对应的一个值、或一组最大峰值频率值中的一个，

用于如果所述配置存储器最初存储的是从所述非易失性存储器中获取的最大峰值频率值，则利用所述一组可配置的频率极限值中的对应的一个，来盖写存储在所述配置存储器中的第一字段中的所述一组最大峰值频率值中的一个的装置。

20.如权利要求19所述的设备，其特征在于，进一步包括：

用于在所述运行时，接收对所述多域处理器的核域的性能请求，并确定所述核域的活跃的核的数量的装置；以及

用于判断对应于活跃的核的所述数量的所述配置存储器的字段是否存储小于与所述性能请求相关联的操作频率的解析值，并如果是，则将所述核域的所述操作频率限制到所述解析值的装置。

21.如权利要求20所述的设备，进一步包括用于否则允许所述操作频率处于与所述性能请求相关联的所述操作频率的装置。

22.如权利要求19所述的设备，进一步包括用于在所述运行时，接收对所述多域处理器的图形域的性能请求，并确定所述图形域的活跃的图形处理器的数量，至少部分地基于活跃的图形处理器的数量，限制所述图形域的操作频率的装置。

23.一种计算机实现的系统，包括用于执行根据权利要求9到12中的任一项所述的方法的装置。

24.一种计算机可读存储介质，其上存储有指令，所述指令响应于被执行而导致计算设备执行如权利要求9-12中的任一项所述的方法。