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CN104779211A - 直接键合的晶格失配的半导体器件 - Google Patents

直接键合的晶格失配的半导体器件 Download PDF

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CN104779211A CN201410741083.XA CN201410741083A CN104779211A CN 104779211 A CN104779211 A CN 104779211A CN 201410741083 A CN201410741083 A CN 201410741083A CN 104779211 A CN104779211 A CN 104779211A
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Abstract

本发明涉及直接键合的晶格失配的半导体器件。半导体器件可包含第一组件和第二组件。第一组件可包含第一键合层。第二组件可包含第二衬底和与第一键合层直接键合的第二键合层。第一键合层和第二键合层可相互晶格失配。可选择下列至少之一：第一键合层与第一衬底晶格失配，和第二键合层与第二衬底晶格失配。

Description

直接键合的晶格失配的半导体器件
技术领域
本公开的系统和方法涉及一种半导体器件，并且更具体而言，涉及一种直接键合的晶格失配的半导体器件。
背景技术
晶片连接(wafer joining)技术可用于将来自不同材料的各种特性集成到一个紧凑的工艺兼容(process-compatible)的材料系统中。晶片连接技术具有极大潜力。例如，连接GaAs或InP基材料到其它半导体材料可导致光学器件、光伏器件和电子器件的集成，并提高计算机、太阳能电池、发光二极管和其它电子器件的性能。
III-V族半导体材料由周期表III族的一种或多种元素和周期表V族的一种或多种元素组成。III-V族半导体器件——例如多结太阳能电池——的限制之一是需要向半导体器件中并入各种晶格匹配的器件元件。特别地，在半导体器件中，晶格匹配可限制器件元件间可能的带隙组合。因此，为了扩大或加宽半导体器件中各种器件元件间的带隙组合，倒置变形(inverted metamorphic)(IMM)技术可被用来生长与其生长衬底晶格失配的器件元件。特别地，IMM技术可颠倒器件元件的正常生长次序，其中晶格失配的器件元件可最后生长。而且，多个透明缓冲层可用于吸收各器件元件间晶格失配的应变。然而，并入多个透明缓冲层会增加半导体器件的成本。而且，使用IMM技术生长得到的半导体器件会需要额外的器件把持部(device handle)，其同样增大了半导体器件的成本。
在另一种制造半导体器件的方法中，特定带隙组合的晶格匹配的材料可直接相互键合。为了降低成本，牺牲性横向蚀刻层和外延剥离工艺可被用来循环利用生长衬底。生长衬底的一些实例包括GaAs基、InP基和GaSb基材料。然而，仍存在对成本有效的半导体器件的需求，其在器件元件间具有相对宽范围的带隙组合。
发明内容
在一方面，提供了一种半导体器件，其包含第一组件和第二组件。第一组件可包含第一键合层(bonding layer)和第一衬底。第二组件可包含第二衬底和可与第一键合层直接键合的第二键合层。第一键合层和第二键合层可相互晶格失配。下列至少之一可被选择：第一键合层与第一衬底晶格失配，和第二键合层与第二衬底晶格失配。
在另一方面，提供了一种制造半导体器件的方法，可包括提供包含第一键合层和第一衬底的第一组件。该方法还可包括提供包含第二衬底和第二键合层的第二组件。该方法还可包括将第一键合层和第二键合层直接键合在一起。第一键合层和第二键合层可相互晶格失配。下列至少之一被选择：第一键合层可与第一衬底晶格失配，和第二键合层与第二衬底晶格失配。
在一方面，提供了一种半导体器件，其包括：包含第一键合层和第一衬底的第一组件；和包含第二衬底和第二键合层的第二组件，第二键合层与第一键合层直接键合，其中第一键合层和第二键合层相互晶格失配，并且其中下列至少之一可被选择：第一键合层与第一衬底晶格失配，和第二键合层与第二衬底晶格失配。
有利地，第二键合层与第二衬底晶格失配。
有利地，缓冲层在第二衬底上外延生长。
任选地，第二衬底由锗(Ge)构成。
任选地，第二衬底包含活性Ge亚晶胞(subcell)。
有利地，第二组件包含与第二衬底晶格失配的半导体层。
有利地，第一键合层与第一衬底晶格失配。
有利地，第一组件包含与第一衬底晶格匹配的第一半导体层。
有利地，第一组件包含在第一半导体层上外延生长的缓冲层。
有利地，第一组件包含与第一衬底晶格失配的第二半导体层。
有利地，第二半导体层在缓冲层上外延生长。
有利地，第一组件和第二组件至少之一包括光伏器件和太阳能电池中的一种。
在另一方面，提供了一种制造半导体器件的方法，其包括：提供包含第一键合层和第一衬底的第一组件；提供包含第二衬底和第二键合层的第二组件；将第一键合层和第二键合层直接键合在一起，其中第一键合层与第二键合层相互晶格失配；和选择下列至少之一：使第一键合层与第一衬底晶格失配，和使第二键合层与第二衬底晶格失配。
有利地，该方法包括选择使第二键合层与第二衬底晶格失配，和在第二衬底上外延生长缓冲层。
有利地，在缓冲层上外延生长第二键合层。
有利地，该方法包括构建锗(Ge)的第二衬底。
任选地，该方法包括通过将掺杂剂扩散进第二衬底层，在第二衬底中制造活性Ge亚晶胞。
有利地，该方法包括在第一组件的第一衬底上外延生长第一半导体层，其中第一半导体层与第一衬底晶格匹配。
有利地，该方法包括在第一半导体层上外延生长缓冲层。
有利地，该方法包括在缓冲层上外延生长第二半导体层，其中第二半导体层与第一衬底晶格失配，并且其中第一键合层与第一衬底晶格失配。
该公开的方法和系统的其它目的和优势将从下面的说明书、附图和附带的权利要求中显现出来。
附图说明
图1是包含第一组件和第二组件的预装结构(preassembledstructure)的一个实施方式的图解；
图2是图1所示的第一组件和第二组件相互直接键合以制造半导体器件的图解；
图3是图解图2所示的半导体器件的制作方法的代表性工艺流程图；
图4是包含第一组件和第二组件的预装结构的另一个实施方式的图解；
图5是图4所示的第一组件和第二组件相互直接键合以制造半导体器件的图解；
图6是图解图5所示的半导体器件的制作方法的代表性工艺流程图；
图7是包含第一组件和第二组件的预装结构的仍另一个实施方式的图解；
图8是图7所示的第一组件和第二组件相互直接键合以制造半导体器件的图解；
图9是图解图8所示的半导体器件的制作方法的代表性工艺流程图。
具体实施方式
如图1所示，根据公开内容的一个实施方式的预装结构100可包含第一组件102和第二组件104。第一组件102可包含第一晶片110和在第一晶片110的第一表面110a上并与其直接相邻的第一键合层120。第一晶片110可以是选自III-V族材料的半导体。在一个实施方式中，第一晶片110可选自硅(Si)、锗(Ge)、GaAs基、InP基、GaP基、GaSb基、Ga(In)N基材料。第一晶片110的第一表面110a可以是选自硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、锑化镓(GaSb)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、氮化镓铟Ga(In)N材料的材料层的表面。
第一键合层120可在第一晶片110的第一表面110a上外延生长。在一个实施方式中，第一键合层120可以是(Al)(Ga)InP(As)(Sb)材料，其具有等于或大于大约5×1018/cm3的相对高的掺杂剂浓度。应当理解，相对高的掺杂浓度对足够的机械键合可能不是必要的，但可需要用于获得键合界面(在图2示为键合界面150)上的低电阻。然而，如果键合界面150上的低电阻是不需要的，那么第一键合层120中相对高的掺杂浓度可以是不必要的。如本文所使用和如本领域所惯用，(Al)(Ga)InP(As)(Sb)材料中使用的括号表示铝、镓、砷和锑的并入是任选的。在如图1所示的实施方式中，第一键合层120可与第一晶片110晶格匹配，并可包含第一键合表面120a。
第二组件104可包含第二晶片130、任选的缓冲层和第二键合层140。在如图1所示的实施方式中，第二键合层140可在第二晶片130的第二表面130a上并与其直接相邻。在一个非限制的实施方式中，第二晶片130可以是Ge衬底晶片。然而，应当理解为第二晶片130也可由其它材料构成，举例而言，例如GaAs。第二晶片130可用作生长衬底以及结构支撑。特别地，第二晶片130可用作第二键合层140外延生长的衬底以及装配的半导体器件200的主要机械支撑(图2所示)。
在一个实施方式中，第二晶片130可包含活性Ge亚晶胞134。然而，应当理解，在一些实施方式中，Ge亚晶胞134可省略。在一个代表性的实施方式中，Ge亚晶胞134可包含大约0.67eV的能带隙。可通过将掺杂剂扩散入第二晶片130的表面层形成Ge亚晶胞134。换句话说，Ge亚晶胞134可不外延生长。因此，Ge亚晶胞可以是第二晶片130的一部分。
第二键合层140可在第二晶片130的第二表面130a上外延生长。与第一键合层120相似，在一个实施方式中，第二键合层140也可以是(Al)(Ga)InP(As)(Sb)材料，其具有等于或大于大约5×1018/cm3的相对高的掺杂剂浓度。应当理解，相对高的掺杂剂浓度对足够的机械键合可能不是必要的，但可需要用于获得键合界面(图2所示的键合界面150)上的低电阻。然而，如果键合界面上的低电阻是不需要的，那么第二键合层140上相对高的掺杂浓度可以不是必要的。
在如图1所示的代表性实施方式中，第二键合层140可与第二组件104的第二晶片130晶格匹配。然而，应当理解，在其它实施方式中，第二键合层140也可同样与第二晶片130晶格失配，并在下文详细描述和在图4-9中图解。第二组件104的第二键合层140可与第一组件102的第一键合120晶格失配。在如图1-9所述和显示的所有实施方式中，第一键合层120与第二键合层140可相互晶格失配。
图2是根据公开内容中一个实施方式的半导体器件200的图解，其中第一键合层120和第二键合层140键合在一起，以将第一组件102连接到第二组件104。在一个实施方式中，半导体器件200可以是光伏器件、太阳能电池、光传感器、发光二极管或晶体管。
通过使第一键合层120和第二键合层140处于直接相互接触，第一组件102和第二组件104可直接相互键合，其中可施加热和压力将第一组件102和第二组件104键合在一起。参看图1-2，可使第一键合表面120a和第二键合表面140a处于相互接触，并一起扩散，形成键合界面150。在一个实施方式中，在使第一键合层120和第二键合层140接触前，可将第一键合表面120a和第二键合表面140a抛光。在一个实施方式中，该抛光可通过化学机械抛光(CMP)执行，使用传统的晶片键合设备执行键合。
一旦使第一键合表面120a和第二键合表面140a处于相互接触，第一组件102和第二组件104可被加热至大约300℃到大约500℃之间的键合温度。半导体器件200可在大约20psi到大约50psi之间的压力下被加热。半导体器件200可在压力下被加热大约20到300分钟。
(Al)(Ga)InP(As)(Sb)键合层的直接半导体键合已经获得横跨键合界面(例如，如图2所示的键合界面150)大于4.1J/m2的键强度、低至0.3Ohm-cm2的电阻和大于97％的光透明度。直接键合后，第一晶片110可去除。
图3图解了用于制造如图2所示的半导体器件200的方法300的代表性工艺流程图。总体参看图1-3，方法300可从方框302开始，其中第一键合层120可在第一组件102的第一晶片110的第一表面110a上外延生长。如上所讨论，第一键合层120可与第一晶片110晶格匹配。方法300可随后进行到方框304。
在方框304中，第二键合层140可在第二组件104的第二晶片130的第二表面130a上外延生长。如上所讨论，第二键合层140可与第二晶片130晶格匹配。然而，第二组件104的第二键合层140可与第一组件102的第一键合层120晶格失配。方法300可随后进行到方框306。
在方框306中，第一组件102和第二组件104可在第一键合表面120a和第二键合表面140a上直接相互键合，由此制造半导体器件200(图2所示)。具体地，可使第一键合表面120a和第二键合表面140a(图1)处于相互接触，并加热至键合温度。第一键合层120和第二键合层140一起扩散形成键合界面150(见图2)。方法300可随后终止。
图4图解了根据公开内容中一个实施方式的预装结构400的可选的实施方式。预装结构400可包含第一组件402和第二组件404。第一组件402可包含第一晶片410、半导体层412和第一键合层420。半导体层412可在第一晶片410的第一表面410a上并与其直接相邻。在一个实施方式中，半导体层412可以是光伏器件或具有一个或多个子电池(subcell)的太阳能电池。第一键合层420可在半导体层412的半导体表面412a上并与其直接相邻。与如上所述和图1-3所示的实施方式相似，第一晶片410可以是选自III-V族材料的半导体。在一个实施方式中，第一晶片410可选自硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、锑化镓(GaSb)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、氮化镓铟Ga(In)N材料。
半导体层412可在第一晶片410的第一表面410a上外延生长。半导体层412可与第一晶片410晶格匹配。第一键合层420可在半导体层412的半导体表面412a上外延生长。与如图1-3所示和上述的实施方式相似，第一键合层420可以是(Al)(Ga)InP(As)(Sb)材料，并且在一个实施方式中，其具有等于或大于大约5×1018/cm3的相对高的掺杂剂浓度。第一键合层420也可与第一晶片410晶格匹配，并可包含第一键合表面420a。
第二组件404可包含第二晶片430、缓冲层432、半导体层436和第二键合层440。在如图4所示的实施方式中，缓冲层432可在第二晶片430的第二表面430a上并与其直接相邻。半导体层436可在缓冲层432的缓冲表面432a上并与其直接相邻。第二键合层440可在半导体层436的半导体表面436a上并与其直接相邻。
与如上所述和图1-3所示的实施方式相似，第二晶片430可以是Ge衬底，并可用作生长衬底以及结构支撑。具体地，第二晶片430可用作缓冲层432外延生长的衬底以及装配的半导体器件500的主要机械支撑(图5所示)。缓冲层432可在第二晶片430的第二表面430a上外延生长。在一个实施方式中，第二晶片430可包含活性Ge亚晶胞434。然而，应当理解，在一些实施方式中，Ge亚晶胞434可省略。
在如图4所示的实施方式中，缓冲层432可在第二晶片430的第二表面430a上外延生长。缓冲层432可以是变形透明级缓冲物(metamorphic transparent graded buffer)。在如上所述的实施方式中，术语“透明”可定义为透射等于或大于大约97％的光或电磁辐射，所述光或电磁辐射的波长用于激活置于其下的晶胞或亚晶胞。缓冲层432可用于外延生长与第二晶片430晶格失配的材料。例如，在如图4所示的实施方式中，缓冲层432可用于生长半导体层436。半导体层436可与第二晶片430晶格失配。缓冲层432可吸收晶格失配的应变，并通常阻止位移的垂直传播。
第二键合层440可在半导体层436的半导体表面436a上外延生长。第二键合层440可包含第二键合表面440a。与第一键合层420相似，第二键合层440可以是(Al)(Ga)InP(As)(Sb)材料，其具有等于或大于大约5×1018/cm3的相对高的掺杂剂浓度。在如图4所示的实施方式中，第二组件404的半导体层436和第二键合层440都可与第二晶片430晶格失配。第二键合层440可与半导体层436晶格匹配。而且，第一组件402的第一键合层420可与第二组件404的第二键合层440晶格失配。
图5是根据公开内容中一个实施方式的半导体器件500的图解，其中第一键合层420和第二键合层440键合在一起，以使第一组件402连接到第二组件404。与如图2所示的实施方式相似，通过使第一键合层420和第二键合层440处于直接相互接触，第一组件402和第二组件404可直接相互键合，其中可施加热和压力使第一组件402和第二组件404键合在一起。参看图4-5，可使第一键合表面420a和第二键合表面440a处于直接相互接触，并一起扩散形成键合界面450。
图6图解了用于制造如图5所示的半导体器件500的方法600的代表性工艺流程图。总体参看图4-6，方法600可从方框602开始，其中半导体层412和第一键合层420可在第一组件402的第一晶片410上外延生长。特别地，半导体层412可在第一晶片410的第一表面410a上生长，和第一键合层420可在半导体层412的半导体表面412a上外延生长。方法600可随后进行到方框604。
在方框604中，缓冲层432可在第二组件404的第二晶片430的第二表面430a上外延生长。方法600可随后进行到方框606。
在方框606中，半导体层436可在第二组件404的缓冲层432的缓冲表面432a上外延生长。如上所述，半导体层436可与第二晶片430晶格失配。方法600可随后进行到方框608。
在方框608中，第二键合层440可在第二组件404的半导体层436的半导体表面436a上外延生长。如上所讨论，第二键合层440可与第二晶片430晶格失配。第二键合层440也可与第一组件402的第一键合层420晶格失配。方法600可随后进行到方框610。
在方框610中，第一组件402和第二组件404可在第一键合表面420a和第二键合表面440a上直接相互键合，由此制造半导体器件500(图5所示)。特别地，使第一键合表面420a和第二键合表面440a(图4)处于相互接触，并加热到键合温度。第一键合层420和第二键合层440一起扩散形成键合界面450(见图5)。方法600可随后终止。
图7图解了根据公开内容中一个实施方式的预装结构700的可选的实施方式。预装结构700可包含第一组件702和第二组件704。第一组件702可包含第一晶片710、第一半导体层712、缓冲层714、第二半导体层716和第一键合层720。第一半导体层712可在第一晶片710的第一表面710a上并与其直接相邻。在一个实施方式中，第一半导体层712可以是光伏器件或具有一个或多个子电池的太阳能电池。缓冲层714可在第一半导体层712的半导体表面712a上外延生长。与图4-5所示的第二组件404的缓冲层432相似，缓冲层714也可以是变形透明级缓冲区。第二半导体层716可在缓冲层714的缓冲表面714a上并与其直接相邻。第二半导体层716也可以是光伏器件或具有一个或多个子电池的太阳能电池。第一键合层720可在第二半导体层716的第二半导体表面716a上并与其直接相邻。
与如上所述和图1-6所示的实施方式相似，第一晶片710可以是选自III-V族材料的半导体。在一个实施方式中，第一晶片710可选自硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、锑化镓(GaSb)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、氮化镓铟Ga(In)N材料。第一半导体层712可在第一晶片710的第一表面710a上外延生长，并可与第一晶片710晶格匹配。
缓冲层714可在第一半导体层712的半导体表面712a上外延生长。缓冲层714可用于外延生长与第一晶片710晶格失配的材料。例如，在如图7所示的实施方式中，缓冲层714可用于生长第二半导体层716，其可与第一晶片710晶格失配。
第一键合层720可在第二半导体层716的第二半导体表面716a上外延生长。与如图1-6所示和上述的实施方式相似，第一键合层720可以是(Al)(Ga)InP(As)(Sb)材料，和在一个实施方式中，其具有等于或大于大约5×1018/cm3的相对高的掺杂剂浓度。在如图7所示的实施方式中，第一键合层720可与第一晶片710晶格失配并与第二半导体层716晶格匹配，并可包含第一键合表面720a。
第二组件704可包含第二晶片730、缓冲层732、半导体层736和第二键合层740。在如图7所示的实施方式中，缓冲层732可在第二晶片730的第二表面730a上并与其直接相邻。半导体层736可在缓冲层732的缓冲表面732a上并与其直接相邻。第二键合层740可在半导体层736的半导体表面736a上并与其直接相邻。
与如上所述和图1-6所示的实施方式相似，第二晶片730可以是Ge衬底，并可用作生长衬底以及结构支撑。特别地，第二晶片730可用作缓冲层732外延生长的衬底，以及装配的半导体器件800的主要机械支撑(图8所示)。缓冲层732可在第二晶片730的第二表面730a上外延生长。在一个实施方式中，第二晶片730可包含活性Ge亚晶胞734。然而，应当理解，在一些实施方式中，Ge亚晶胞734可省略。
缓冲层732可从第二晶片730的第二表面730a上外延生长。缓冲层732可以是变形透明级缓冲区。缓冲层732可用于外延生长与第二晶片730晶格失配的材料。例如，在如图7所示的实施方式中，缓冲层732可用于生长半导体层736，其可与第二晶片730晶格失配。特别地，半导体层736可在缓冲层732的缓冲表面732a上外延生长。
第二键合层740可在半导体层736的半导体表面736a上外延生长。第二键合层740可包含第二键合表面740a。与第一组件702的第一键合层720相似，第二键合层740可以是(Al)(Ga)InP(As)(Sb)材料，其具有等于或大于大约5×1018/cm3的相对高的掺杂剂浓度。在如图7所示的实施方式中，第二组件704的半导体层736和第二键合层740都与第二晶片730晶格失配。半导体层736和第二键合层740可相互晶格匹配。而且，第一组件702的第一键合层720与第二组件704的第二键合层740晶格失配。
图8是根据公开内容中一个实施方式的半导体器件800的图解，其中第一键合层720和第二键合层740键合在一起以连接第一组件702和第二组件704。与图2和5所示的实施方式相似，通过使第一键合720和第二键合层740处于直接接触，第一组件702和第二组件704可直接键合，其中可运用热和压力把第一组件702和第二组件704键合在一起。参看图7-8，可使第一键合表面720a和第二键合表面740a处于相互接触，并一起扩散形成键合界面750。
图9图解了方法900的代表性工艺流程图，其用于制造如图8所示的半导体器件800。总体参看图7-9，方法900可从方框902开始，其中第一半导体层712可在第一组件702的第一晶片710上外延生长。如上所述，第一半导体层712可与第一晶片710晶格匹配。方法900可随后进行到方框904。
在方框904中，缓冲层714可在第一组件702的第一半导体层712的第一半导体表面712a上外延生长。方法900可随后进行到方框906。
在方框906中，第二半导体层716可在第一组件702的缓冲层714的缓冲表面714a上外延生长。如上所述，第二半导体层716可与第一晶片710晶格失配。方法900可随后进行到方框908。
在方框908中，第一键合层720可在第一组件702的第二半导体层716的第二半导体表面716a上外延生长。如上所述，第一键合层720可与第一晶片710晶格失配，但可与第二半导体层716晶格匹配。方法900可随后进行到方框910。
在方框910中，缓冲层732可在第二组件704的第二晶片730的第二表面730a上外延生长。方法900可随后进行到方框912。
在方框912中，半导体层736可在第二组件704的缓冲层732的缓冲表面732a上外延生长。如上所述，半导体层736可与第二晶片730晶格失配。方法900可随后进行到方框914。
在方框914中，第二键合层740可在第二组件704的半导体层736的半导体表面736a上外延生长。如上所讨论，第二键合层740可与第二晶片730以及第一组件702的第一键合层720晶格失配。第二键合层740也可与半导体层736晶格匹配。方法900可随后进行到方框916。
在方框916中，第一组件702和第二组件704可在第一键合表面720a和第二键合表面740a相互直接键合，由此制造半导体器件800(图8所示)。特别地，可使第一键合表面720a和第二键合表面740a(图7)处于相互接触，并加热至键合温度。第一键合层720和第二键合层740一起扩散形成键合界面750(见图8)。方法900可随后终止。
总体参看图1-9，当与目前可以得到的一些其它类型的只包含直接键合的晶格匹配的器件元件的半导体器件相比时，如上所述的公开的半导体器件可包含较宽范围的在各种器件元件间的带隙组合。这是因为所有如上所述的公开的半导体器件均包含直接键合的晶格失配的器件元件。晶格失配的各种器件元件可加宽带隙组合的可能范围，并且也可提高半导体器件的材料质量。应当注意的是，此时变形器件的直接键合通常不在工业中实施。
此外，公开的半导体器件各自包含Ge衬底，并可包含活性Ge亚晶胞。Ge亚晶胞可用于替换外延生长的包含大约0.7eV能带隙的GaInAs亚晶胞，GaInAs亚晶胞通常发现于使用倒置变形(IMM)技术生长的半导体器件中。当与发现于使用IMM技术生长的半导体器件中的GaInAs亚晶胞相比时，Ge亚晶胞可在辐射后具有相同或更好的性能保留(performance retention)。用活性Ge亚晶胞替换GaInAs亚晶胞可大幅降低半导体器件的总成本。而且，使用IMM技术生长的半导体器件也可同样需要额外的器件把持部。相比之下，公开的Ge衬底可作为半导体器件的主要机械支撑。因此，可不需要额外的器件保持部。在半导体制作期间，公开的Ge衬底也可提供其它益处，举例而言，例如，剥离兼容性、蚀刻化学选择性和具有衬底极性的背面金属接触简易性。Ge衬底可相对薄(例如，具有大约50微米的厚度)，其也可降低公开的半导体器件的总质量。同样地，Ge衬底可提供提高的功率密度。
例如，在一个实施方式中，公开的半导体器件可以是直接键合的五结太阳能电池，其生长在包含活性Ge亚晶胞的Ge衬底上。特别地，太阳能电池可由包含晶格匹配的器件元件和相对高能带隙(例如，从大约1.3eV到大约2.0eV的范围)的第一组件组成。第一组件可与第二组件直接键合。第二组件可包含Ge衬底、单缓冲层和在缓冲层上生长并与Ge衬底晶格失配的器件元件。Ge衬底的活性Ge亚晶胞和第二组件的器件元件可包含相对低的能带隙(例如，Ge亚晶胞为0.67eV和器件元件为1.0-1.1eV)。当前可得到的一些类型的太阳能电池，其使用IMM技术生长，可包含多个缓冲层来吸收各种器件元件间晶格失配的应变。相比之下，如上所述的代表性太阳能电池只包含一个缓冲层，其可降低总成本。
虽然在此描述的装置和方法的形式构成本发明的优选实施方式，但是应当理解，本发明不受限于装置和方法的这些明确形式，并且其中可做出改变而不背离本发明范围。

Claims (15)

1.一种半导体器件，其包含：
第一组件，其包含第一键合层和第一衬底；和
第二组件，其包含：
第二衬底；和
第二键合层，其与所述第一键合层直接键合，其中所述第一键合层和所述第二键合层相互晶格失配，并且其中下列至少之一被选择：
所述第一键合层与所述第一衬底晶格失配，和所述第二键合层与所述第二衬底晶格失配。
2.如权利要求1所述的半导体器件，其中缓冲层在所述第二衬底上外延生长。
3.如权利要求1所述的半导体器件，其中所述第二衬底由锗(Ge)构成和任选地
其中所述第二衬底包含活性Ge亚晶胞。
4.如权利要求1所述的半导体器件，其中所述第二组件包含与所述第二衬底晶格失配的半导体层。
5.如权利要求1所述的半导体器件，其中所述第一组件包含与所述第一衬底晶格匹配的第一半导体层。
6.如权利要求5所述的半导体器件，其中所述第一组件包含在所述第一半导体层上外延生长的缓冲层。
7.如权利要求6所述的半导体器件，其中所述第一组件包含与所述第一衬底晶格失配的第二半导体层。
8.如权利要求5所述的半导体器件，其中所述第二半导体层在所述缓冲层上外延生长。
9.如权利要求1所述的半导体器件，其中所述第一组件和所述第二组件中至少之一包括光伏器件和太阳能电池中的一种。
10.一种制造半导体器件的方法，其包括；
提供包含第一键合层和第一衬底的第一组件；
提供包含第二衬底和第二键合层的第二组件；
将所述第一键合层和所述第二键合层直接键合在一起，其中所述第一键合层和所述第二键合层相互晶格失配；和至少选择以下之一：
使所述第一键合层与所述第一衬底晶格失配，和使所述第二键合层与所述第二衬底晶格失配。
11.如权利要求10所述的方法，其包括选择使所述第二键合层与所述第二衬底晶格失配，和在所述第二衬底上外延生长缓冲层。
12.如权利要求10所述的方法，其包括用锗(Ge)构建所述第二衬底和通过向所述第二衬底层扩散掺杂剂，任选地在所述第二衬底中形成活性Ge亚晶胞。
13.如权利要求10所述的方法，其包括在所述第一组件的所述第一衬底上外延生长第一半导体层，其中所述第一半导体层与所述第一衬底晶格匹配。
14.如权利要求10或13所述的方法，其包括在所述第一半导体层上外延生长缓冲层。
15.如权利要求11所述的方法，其包括在所述缓冲层上外延生长第二半导体层，其中所述第二半导体层与所述第一衬底晶格失配，和其中所述第一键合层与所述第一衬底晶格失配。
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