CN104716200B - 薄膜晶体管及其制备方法、阵列基板和显示装置 - Google Patents
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Abstract
本发明属于显示技术领域,具体涉及一种薄膜晶体管的制备方法、薄膜晶体管、阵列基板和显示装置。该薄膜晶体管的制备方法,包括形成栅极、源极和漏极以及有源层的步骤,形成所述有源层包括:分步形成第一多晶硅层以及位于所述第一多晶硅层上方的第二多晶硅层,以及在所述第二多晶硅层中和所述第一多晶硅层的上表层加入掺杂离子。该薄膜晶体管的制备方法能减少薄膜晶体管中的界面缺陷态及不稳定因素,从而提升低温多晶硅薄膜晶体管的稳定性,获得更稳定的阵列基板和显示装置性能。
Description
技术领域
本发明属于显示技术领域,具体涉及一种薄膜晶体管的制备方法、薄膜晶体管、阵列基板和显示装置。
背景技术
低温多晶硅(Low Temperature Poly-Silicon,简称为LTPS)薄膜晶体管有别于传统的非晶硅薄膜晶体管,其电子迁移率可以达到50-200cm2/V-sec,可以有效地减小沟道面积从而减少薄膜晶体管的面积。当该薄膜晶体管应用到显示装置中时,能达到提高显示装置开口率和集成度的目的,由此可以在提高显示装置亮度的同时,可以降低功率消耗。
LTPS工艺通常形成薄膜晶体管的有源层,目前的制备工艺为先沉积非晶硅(a-Si),继而通过激光退火工艺(Excimer Laser Annealer,简称ELA)将其转变为多晶硅(P-Si);在多晶硅形成后,通过离子注入(Channel Doping)加入掺杂离子以对薄膜晶体管的阈值电压(Vth)进行调节。而在离子注入掺杂离子的过程中,多晶硅的界面不可避免地会被高能离子损伤,即使通过后继的高温退火工艺,也仅能进行一些不彻底的修复,从而引发薄膜晶体管稳定性变差的问题;同时,离子注入本身的能量具有一定的分布性,在后继的活化(Activation)过程中,很难使得掺入的离子分布均匀且与周边原子紧密结合,进而导致薄膜晶体管在外部能量(热、光、电)的影响下产生额外的不稳定性。
研究结果表明,界面特性对于整体的薄膜晶体管特性有非常显著的影响,因此需要其有较稳定以及优异的特性。由于多晶硅界面以及结晶部分的变差以及不稳定性,薄膜晶体管特性的信赖性以及优良性方面都会受到影响。研究结果进一步表明,薄膜晶体管不稳定的主要原因在于界面附近缺陷态、悬挂键以及可移动离子等,其中,P-Si一侧体内的缺陷态对于器件稳定性(热、光、电条件下)有较大的影响。
发明内容
本发明所要解决的技术问题是针对现有技术中存在的上述不足,提供一种薄膜晶体管的制备方法、薄膜晶体管、阵列基板和显示装置,该薄膜晶体管的制备方法能减少薄膜晶体管中的界面缺陷态及不稳定因素,从而提升低温多晶硅薄膜晶体管的稳定性,获得更稳定的阵列基板和显示装置性能。
解决本发明技术问题所采用的技术方案是该薄膜晶体管的制备方法,包括形成栅极、源极和漏极以及有源层的步骤,其中,形成所述有源层包括:分步形成第一多晶硅层以及位于所述第一多晶硅层上方的第二多晶硅层,以及在所述第二多晶硅层中和所述第一多晶硅层的上表层加入掺杂离子。
优选的是,形成所述有源层的步骤具体包括:
形成第一非晶硅层;
通过第一次激光退火工艺将所述第一非晶硅层转变为所述第一多晶硅层;
在所述第一多晶硅层的上表面形成第二非晶硅层,并在形成所述第二非晶硅层的过程中加入掺杂离子;
对所述第二非晶硅层进行第二次激光退火工艺,使所述第一多晶硅层的上表层熔融,所述第二非晶硅层在所述第一多晶硅层的表面生长,形成第二多晶硅层并使得所述第一多晶硅层的上表层加入掺杂离子。
优选的是,在形成所述第一非晶硅层之前,还包括形成缓冲层的步骤。
优选的是,在形成所述第一非晶硅层与第一次激光退火工艺之间还包括第一次脱氢工艺;在形成所述第二非晶硅层与第二次激光退火工艺之间还包括第二次脱氢工艺。
优选的是,在所述第一多晶硅层的上表面形成第二非晶硅层之前,还包括对所述第一多晶硅层进行表面处理;
对所述第一多晶硅层进行表面处理为采用氢氟酸-臭氧水-氢氟酸-氢气水表面处理方式。
优选的是,对所述第二非晶硅层进行第二次激光退火工艺的过程中,激光能量控制为使得所述第一多晶硅层的上表层熔融的厚度不超过10nm。
优选的是,所述第一非晶硅层的厚度范围为30-50nm;所述第二非晶硅层的厚度范围为2-10nm。
一种薄膜晶体管,包括栅极、源极和漏极以及有源层,其中,所述有源层包括多晶硅层以及设置在所述多晶硅层的上表层的掺杂离子。
优选的是,所述多晶硅层的厚度范围为32-60nm,设置有掺杂离子的所述多晶硅层的厚度范围为12-20nm。
一种阵列基板,包括上述的薄膜晶体管。
一种显示装置,包括上述的阵列基板。
本发明的有益效果是:
该薄膜晶体管的制备方法主要通过对有源层的结晶以及掺杂工艺进行优化,避免了沟道掺杂过程对于多晶硅P-Si表面的轰击与损伤,从而减少轰击造成的多晶硅P-Si表面的缺陷态、悬挂键;同时,通过分次进行多晶硅P-Si工艺,掺杂离子相对集中于靠近界面的较窄区域内,相比掺杂离子大范围分布的薄膜晶体管器件而言,减少了深层陷阱和带电杂质的分布,改善了界面附近缺陷态、悬挂键以及可移动离子等不稳定的因素。该薄膜晶体管的制备方法对LTPS(低温多晶硅)薄膜晶体管特性等方面进行改善及优化,从而减少了薄膜晶体管中的缺陷态及不稳定因素,并提高薄膜晶体管的稳定性,整体提高了薄膜晶体管的性能;
该阵列基板由于采用了具有较高稳定性的薄膜晶体管,因此能获得更稳定的性能;
该显示装置由于采用了具有较高稳定性的薄膜晶体管和相应的阵列基板,因此能获得更稳定的性能。
附图说明
图1为本发明实施例1中薄膜晶体管形成第一非晶硅层的结构示意图;
图2为在图1的基础上对第一非晶硅层进行激光退火工艺的示意图;
图3为形成第一多晶硅层的结构示意图;
图4为在图3的基础上形成第二非晶硅层的结构示意图
图5为在图4的基础上第二非晶硅层进行激光退火工艺的示意图;
图6为形成第二多晶硅层的结构示意图;
图中:
1-缓冲层;
2-多晶硅层;210-第一非晶硅层;21-第一多晶硅层;220-第二非晶硅层;22-第二多晶硅层;23-掺杂离子。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案,下面结合附图和具体实施方式对本发明薄膜晶体管的制备方法、薄膜晶体管、阵列基板和显示装置作进一步详细描述。
实施例1:
本实施例提供一种薄膜晶体管的制备方法及其相应的薄膜晶体管,该薄膜晶体管的制备方法能减少薄膜晶体管中的界面缺陷态及不稳定因素,采用该薄膜晶体管的制备方法制备形成的薄膜晶体管稳定性好,性能更好。
一种薄膜晶体管的制备方法,包括形成栅极、源极和漏极以及有源层的步骤,形成有源层包括:分步形成第一多晶硅层以及位于第一多晶硅层上方的第二多晶硅层,以及在第二多晶硅层中和第一多晶硅层的上表层加入掺杂离子。
以下将参照说明书附图对该薄膜晶体管的制备方法进行详细说明。具体的,形成有源层的步骤具体包括:
步骤S1):形成第一非晶硅层。
对于顶栅型薄膜晶体管,为了避免有源层受基板(通常为玻璃材质的基板)杂质的影响,在形成第一非晶硅层之前,通常还包括形成缓冲层的步骤。
如图1所示,在该步骤中,首先在基板上沉积一层缓冲层1(Buffer Layer),之后在缓冲层1上方沉积一层非晶硅材料形成第一非晶硅层210(a-Si,也叫无定形硅)。第一非晶硅层210的厚度范围为30-50nm,优选第一非晶硅层210的厚度为40nm。
步骤S2):通过第一次激光退火工艺将第一非晶硅层转变为第一多晶硅层。
在非晶硅沉积过程中,氢元素会通过氢键以及范德华力在Si中普遍存在,在进行激光退火工艺ELA时它们会以氢气H2的形式逸出从而与氧气O2发生反应产出氢爆。因此,优选的是,在该步骤之前,即在形成第一非晶硅层210与第一次激光退火工艺之间还包括第一次脱氢工艺,去除氢元素,以防止激光退火过程发生氢爆。接着,如图2所示,通过激光退火工艺即激光晶化工艺,将第一非晶硅层210转变为如图3所示的第一多晶硅层21(P-Si)。
步骤S3):对第一多晶硅层进行表面处理。
在第一多晶硅层21形成后,对其表面进行表面处理,尽量减少第一多晶硅层21的表面缺陷,提升电子的传输性能。在该步骤中,优选对第一多晶硅层21进行表面处理为采用氢氟酸HF-臭氧水O3-氢氟酸HF-氢气水H2表面处理方式。即先采用低浓度(1%左右)的氢氟酸溶液对第一多晶硅层21表面清洗去除杂质,然后采用臭氧水使第一多晶硅层21的表面形成氧化硅,进而采用低浓度(1%左右)的氢氟酸溶液对第一多晶硅层21表面清洗去除杂质,最后采用氢气水对第一多晶硅层21进行表面处理。
这里应该理解的是,这里的表面处理方式也可以根据需要采用其他的表面处理方式,这里不做限定。同时应该理解的是,本步骤对第一多晶硅层进行表面处理并不是必须的,但在进行后续步骤之前先进行表面处理,能获得较佳的表面性能,保证后续步骤的较佳效果。
步骤S4):在表面处理后的第一多晶硅层的上表面形成第二非晶硅层,并在形成第二非晶硅层的过程中加入掺杂离子。
如图4所示,在该步骤中,在第一多晶硅层21的界面上沉积一薄层非晶硅材料形成第二非晶硅层220,并在其中加入掺杂离子23,形成掺杂性的第二非晶硅层。其中,掺杂离子23的掺杂浓度一般以得到合适的Vth为准,在实际情况中可根据薄膜晶体管的应用场合或电路需求设定掺杂离子浓度,这里不做限定。
在LTPS工艺中,通过栅极Gate来控制源漏极(SD)之间的电流。对应于栅极的调制能力以及通过电流本身的特性,栅绝缘层GI与多晶硅层P-Si的界面对其的影响最大。为抑制掺杂离子23的散度,该第二非晶硅层220的厚度相对较薄。优选的是,该第二非晶硅层220的厚度范围为2-10nm,在该厚度范围内较容易实现对掺杂离子23的深度控制,避免多晶硅层与后续形成的层结构(例如栅绝缘层)的界面被高能离子损伤。
步骤S5):对第二非晶硅层进行第二次激光退火工艺,使第一多晶硅层的上表层熔融,第二非晶硅层在第一多晶硅层的表面生长,形成第二多晶硅层并使得第一多晶硅层的上表层加入掺杂离子23。
优选的是,在形成第二非晶硅层220与第二次激光退火工艺之间还包括第二次脱氢工艺,去除氢元素,以防止激光退火过程发生氢爆。
在该步骤中,如图5所示,通过对该薄层非晶硅进行激光退火工艺,对第二非晶硅层220进行第二次激光退火工艺ELA的过程中,通过控制激光能量的大小,使处于上层的较薄的第二非晶硅层220在原处于下层的第一多晶硅层21的基础上生长,而尽量减少处于下层的原有的第一多晶硅层21产生熔融作用;如图6所示,第二非晶硅层220转化为掺杂性的第二多晶硅层22。
优选的是,激光能量控制为使得第一多晶硅层21的上表层熔融的厚度不超过10nm。对于激光能量的控制,可以通过降低ELA扫描能量,或者降低ELA扫描步进频率中的任一种方式来进行,或者综合上述两种方式同时进行。例如,在现有的激光退火工艺中,正常的OED(光学能量密度)为420mJ,在本实施例薄膜晶体管的制备方法中可以降低此能量密度;正常的扫描步进频率为99.75%(亦即同一个区域被扫描次数为1/0.25%=400次),在本实施例薄膜晶体管的制备方法中可以降低此扫描步进频率。最优选的是,可以通过扫描能量和扫描步进频率两者的配合来进行。例如,对应需要熔融40nm的非晶硅a-Si的激光能量,熔融能量为420mJ,熔融10nm的非晶硅a-Si需要大概150mJ就可以。在实际制备工艺过程中,可根据实际的结晶状况进行调节,这里不做限定。
在该薄膜晶体管中,第一多晶硅层21和第二多晶硅层22共同形成多晶硅层2,该多晶硅层2的厚度范围为32-60nm,设置有掺杂离子23的部分多晶硅层2的厚度范围为12-20nm。
通过上述的步骤S4)和步骤S5),可以将在形成第二非晶硅层220的同时加入的掺杂离子23固化在多晶硅层中一定深度,既可以有效的对多晶硅层和后续形成的层结构(例如栅绝缘层)界面进行稳定的阈值电压调节(掺杂离子23的作用),也可以避免对于多晶硅层与后续形成的层结构表面的损伤,从而达到对薄膜晶体管稳定性进行优化的目的。即在该薄膜晶体管的制备方法中,通过对激光退火工艺进行改进,结合在成膜工艺中进行掺杂等工艺,从而减少多晶硅界面的缺陷态,并实现对掺杂离子的深度进行控制的目的。
在上述薄膜晶体管的制备方法的基础上,可以根据设计的薄膜晶体管的结构,继续进行后继工艺。例如,根据顶栅型薄膜晶体管或底栅型薄膜晶体管的结构,进一步形成栅极,或者进一步形成源极和漏极等其他层结构。
在现有的薄膜晶体管的制备方法中,形成有源层的过程中通常采用正常掺杂工艺(Doping),或者在非晶硅沉积过程中直接加入掺杂离子。采用正常掺杂工艺的方式,虽然对激光退火工艺设备占用较低,但是会带来一定的界面损伤及薄膜晶体管体内活动离子,从而引发后继薄膜晶体管稳定性的变差,且掺杂散度需要精确控制;而在非晶硅沉积过程中直接加入掺杂离子的方式,虽然可以减少掺杂工艺设备的占用,但是由于非晶硅本身厚度较大(一般在45nm以上),在激光退火工艺过程中,反复处于熔融状态的非晶硅流动性较大,从而在结晶为多晶硅的过程中掺杂离子的分布特别难以控制,带来很大的不确定性。相对上述两种现有的形成有源层的方法而言,本实施例中薄膜晶体管的制备方法,对激光退火工艺设备的占用与正常掺杂工艺设备基本相当(大致为1.5-1.8倍),但是能在较大程度上减少薄膜晶体管的缺陷及损伤,也可以减少掺杂工艺设备的占用。
相应的,采用上述的薄膜晶体管的制备方法形成的一种薄膜晶体管,包括栅极、源极和漏极以及有源层,参考图6,有源层包括多晶硅层2以及设置在多晶硅层2的上表层的掺杂离子23。
在该薄膜晶体管中,多晶硅层2的厚度范围为32-60nm,设置有掺杂离子23的部分多晶硅层2的厚度范围为12-20nm。该多晶硅层2分别进行两次沉积非晶硅的成膜工艺和两次激光退火工艺,在第一次沉积非晶硅层和第一次激光退火工艺形成处于下层的多晶硅层的过程结束后,第二次沉积形成处于上层的非晶硅层并同时加入掺杂离子23,并相应的使用较低能量的激光退火工艺形成处于上层的多晶硅层,同时使得掺杂离子23仅存在于多晶硅层2的上表层。
上述薄膜晶体管的制备方法主要通过对有源层的结晶以及掺杂工艺进行优化,避免了沟道掺杂过程对于多晶硅P-Si表面的轰击与损伤,从而减少轰击造成的多晶硅P-Si表面的缺陷态、悬挂键;同时,通过分次进行多晶硅P-Si工艺,掺杂离子相对集中于靠近界面的较窄区域内,相比掺杂离子大范围分布的薄膜晶体管器件而言,减少了深层陷阱和带电杂质的分布,改善了界面附近缺陷态、悬挂键以及可移动离子等不稳定的因素。可见,该薄膜晶体管的制备方法对LTPS(低温多晶硅)薄膜晶体管特性等方面进行改善及优化,从而减少了薄膜晶体管中的缺陷态及不稳定因素,并提高薄膜晶体管的稳定性,整体提高了薄膜晶体管的性能。
实施例2:
本实施例提供一种阵列基板,包括采用实施例1中的薄膜晶体管。该阵列基板适用于液晶显示装置以及OLED显示装置。
在上述薄膜晶体管的基础上,可以根据设计的阵列基板的结构,继续进行后继工艺,例如钝化层、像素电极层(液晶显示装置)或像素定义层(OLED显示装置)等其他层结构。这些层结构的具体结构和制备工艺可参照现有的相应层结构和制备工艺来形成,这里不再详述。
该阵列基板由于采用了具有较高稳定性的薄膜晶体管,因此能获得更稳定的性能。
实施例3:
本实施例提供一种显示装置,包括实施例2中的阵列基板。
所述显示装置可以为:液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
该显示装置由于采用了具有较高稳定性的薄膜晶体管和相应的阵列基板,因此能获得更稳定的性能。
可以理解的是,以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式,然而本发明并不局限于此。对于本领域内的普通技术人员而言,在不脱离本发明的精神和实质的情况下,可以做出各种变型和改进,这些变型和改进也视为本发明的保护范围。
Claims (10)
1.一种薄膜晶体管的制备方法,包括形成栅极、源极和漏极以及有源层的步骤,其特征在于,形成所述有源层包括:分步形成第一多晶硅层以及位于所述第一多晶硅层上方的第二多晶硅层,以及在所述第二多晶硅层中和所述第一多晶硅层的上表层加入掺杂离子;
其中,形成所述有源层的步骤具体包括:
形成第一非晶硅层;
通过第一次激光退火工艺将所述第一非晶硅层转变为所述第一多晶硅层;
在所述第一多晶硅层的上表面形成第二非晶硅层,并在形成所述第二非晶硅层的过程中加入掺杂离子;
对所述第二非晶硅层进行第二次激光退火工艺,使所述第一多晶硅层的上表层熔融,所述第二非晶硅层在所述第一多晶硅层的表面生长,形成第二多晶硅层并使得所述第一多晶硅层的上表层加入掺杂离子。
2.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,在形成所述第一非晶硅层之前,还包括形成缓冲层的步骤。
3.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,在形成所述第一非晶硅层与第一次激光退火工艺之间还包括第一次脱氢工艺;在形成所述第二非晶硅层与第二次激光退火工艺之间还包括第二次脱氢工艺。
4.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,在所述第一多晶硅层的上表面形成第二非晶硅层之前,还包括对所述第一多晶硅层进行表面处理;
对所述第一多晶硅层进行表面处理为采用氢氟酸-臭氧水-氢氟酸-氢气水表面处理方式。
5.根据权利要求1所述的薄膜晶体管的制备方法,其特征在于,对所述第二非晶硅层进行第二次激光退火工艺的过程中,激光能量控制为使得所述第一多晶硅层的上表层熔融的厚度不超过10nm。
6.根据权利要求1-5任一项所述的薄膜晶体管的制备方法,其特征在于,所述第一非晶硅层的厚度范围为30-50nm;所述第二非晶硅层的厚度范围为2-10nm。
7.一种根据权利要求1-6任一项所述的制备方法得到的薄膜晶体管,包括栅极、源极和漏极以及有源层,其特征在于,所述有源层包括多晶硅层以及设置在所述多晶硅层的上表层的掺杂离子。
8.根据权利要求7所述的薄膜晶体管,其特征在于,所述多晶硅层的厚度范围为32-60nm,设置有掺杂离子的所述多晶硅层的厚度范围为12-20nm。
9.一种阵列基板,其特征在于,包括权利要求7-8任一项所述的薄膜晶体管。
10.一种显示装置,其特征在于,包括权利要求9所述的阵列基板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510158315.3A CN104716200B (zh) | 2015-04-03 | 2015-04-03 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
| US14/913,048 US9768312B2 (en) | 2015-04-03 | 2015-07-20 | Thin film transistor, manufacturing method thereof, array substrate, and display device |
| PCT/CN2015/084439 WO2016155154A1 (zh) | 2015-04-03 | 2015-07-20 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510158315.3A CN104716200B (zh) | 2015-04-03 | 2015-04-03 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104716200A CN104716200A (zh) | 2015-06-17 |
| CN104716200B true CN104716200B (zh) | 2018-01-09 |
Family
ID=53415344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510158315.3A Active CN104716200B (zh) | 2015-04-03 | 2015-04-03 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9768312B2 (zh) |
| CN (1) | CN104716200B (zh) |
| WO (1) | WO2016155154A1 (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104716200B (zh) | 2015-04-03 | 2018-01-09 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
| CN111653578A (zh) * | 2020-06-22 | 2020-09-11 | 昆山国显光电有限公司 | 薄膜晶体管阵列基板及其制备方法、显示面板和显示装置 |
| CN112563141A (zh) * | 2020-12-10 | 2021-03-26 | 武汉天马微电子有限公司 | 薄膜晶体管阵列基板及其制造方法、显示面板和显示装置 |
| CN115623784B (zh) * | 2021-05-31 | 2025-11-14 | 长江存储科技有限责任公司 | 制造三维存储器的方法及三维存储器 |
| CN114284135B (zh) * | 2021-12-20 | 2025-07-25 | 济南晶正电子科技有限公司 | 一种复合衬底的制备方法、复合衬底以及电子元器件 |
| CN114695255A (zh) * | 2022-03-31 | 2022-07-01 | 合肥维信诺科技有限公司 | 显示面板、阵列基板及其生产方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05144730A (ja) * | 1991-11-21 | 1993-06-11 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR100539623B1 (ko) | 2003-06-25 | 2005-12-28 | 엘지.필립스 엘시디 주식회사 | 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자의 제조방법 |
| CN100390946C (zh) * | 2003-08-05 | 2008-05-28 | 友达光电股份有限公司 | 低温多晶硅薄膜晶体管的制造方法 |
| TW200601566A (en) * | 2004-06-28 | 2006-01-01 | Adv Lcd Tech Dev Ct Co Ltd | Semiconductor apparatus and manufacturing method thereof |
| KR100864884B1 (ko) * | 2006-12-28 | 2008-10-22 | 삼성에스디아이 주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치 |
| KR101049805B1 (ko) * | 2008-12-30 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 다결정 실리콘의 제조방법, 박막트랜지스터, 그의 제조방법및 이를 포함하는 유기전계발광표시장치 |
| CN104716200B (zh) * | 2015-04-03 | 2018-01-09 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
-
2015
- 2015-04-03 CN CN201510158315.3A patent/CN104716200B/zh active Active
- 2015-07-20 US US14/913,048 patent/US9768312B2/en not_active Expired - Fee Related
- 2015-07-20 WO PCT/CN2015/084439 patent/WO2016155154A1/zh not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US9768312B2 (en) | 2017-09-19 |
| CN104716200A (zh) | 2015-06-17 |
| WO2016155154A1 (zh) | 2016-10-06 |
| US20170040464A1 (en) | 2017-02-09 |
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|---|---|---|---|
| C06 | Publication | ||
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |