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CN104638002B - 场效应晶体管、半导体器件及其制造方法 - Google Patents

场效应晶体管、半导体器件及其制造方法 Download PDF

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Abstract

本发明公开了一种场效应晶体管、半导体器件及其制造方法，涉及隧穿场效应晶体管技术领域。该晶体管包括：位于衬底上的由III‑V族化合物半导体材料形成的半导体区；半导体区包括未掺杂的沟道区、具有第一掺杂类型的源区和具有第二掺杂类型的漏区；位于沟道区上的绝缘栅，绝缘栅被配置为当施加电压到绝缘栅时在源区和漏区之间产生电子隧穿；其中，源区和沟道区的接触面为倾斜面以增大电子隧穿区域。通过在源区与沟道区之间形成倾斜接触面，增加了电子隧穿面积，从而提高了器件的性能。

Description

场效应晶体管、半导体器件及其制造方法
技术领域
本发明涉及TFET（Tunneling Field Effect Transistor，隧穿场效应晶体管）技术领域，特别涉及一种场效应晶体管、半导体器件及其制造方法。
背景技术
在半导体超大规模集成电路的发展过程中，晶体管在CMOS(Complementary MetalOxide Semiconductor），互补金属氧化物半导体)器件按比例缩小(Scaling)的引导下，密度和性能遵循摩尔定律得到持续化和系统化增长。然而当半导体行业发展到45纳米节点或者更小尺寸的时候，芯片的功耗和功耗密度已经逐渐形成一项亟需解决的问题，导致功耗困难的出现原因是器件密度不断增大，而电源电压长期以来保持了以5V作为各级工艺的标准。因此外置电压源按比例缩小(VDD-scaling)已经愈发成为一个限制金属氧化物场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)发展的瓶颈。
目前，有人提出这样一种理论，在金属氧化物场效应晶体管中使用栅极偏压诱导能带隧穿效应(Band to Band-Tunneling)可以不受外置电压源按比例缩小(VDD-scaling)的限制，载流子在上述效应中无须跨越势垒而是直接经过隧穿实现载流子的移动，形成电流，可以有效降低器件的能耗。基于上述理论，Chenming Hu等人在“VLSI Technology，Systems and Applications，2008.VLSI-TSA2008.International Symposium on”(2008年国际超大型积体电路技术、系统暨应用(VLSI-TSA)研讨会论文集)的第14至15页首次公开了通过采用绿色晶体管(Green Transistor)降低外置电压源的方案，文章名称为“GreenTransistor-A VDD Scaling Path for Future Low Power ICs”。
与现有的MOS晶体管主要依靠一种载流子导通不同，绿色晶体管的电流同时包括电子和空穴，因此，其亚阈值电压摆幅较小，小于60mV/decade，甚至可以小于10mV/decade，且阈值电压远低于现有的MOS晶体管，可以低至0.2V，同等尺寸下的能耗远小于现有的MOS器件，是深纳米尺寸替代MOS晶体管器件的良好选择。
TFET已经被设计来减小SS（Switch Swing,开关摆动）突破该限制，因而，允许ON/OFF电压摆动的进一步减小。在TFET中，位于源极接点的价电子冷注入（Cold Injection）到漏极接点的传导带（Conduction Band）(或者相反)并不施加理论上的更低的限制到SS。然而，大多数TFET设计都基于横向隧穿，并且由于小的可用隧穿面积，遇到相对低的ON电流的困难。最近，提出了一种使用垂直能带隧穿（Band-to-Band Tunneling，BTBT）TFET的方案，该方案类似于传统MOSFET中的栅致漏极泄露（Gate Induced DrainLeakage，GIDL）机制。垂直能带隧穿方案具有大的隧穿面积（隧穿面积与晶体管的栅极长度成比例）的优势，可以提供大的ON电流。但是，该方案工艺难度较大。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
本发明的一个目的是提供一种用于半导体器件及其制造方法的技术方案。
根据本发明的第一方面，提供了一种场效应晶体管，包括：
衬底，
位于衬底上的由III-V族化合物半导体材料形成的半导体区；
半导体区包括未掺杂的沟道区、具有第一掺杂类型的源区和具有第二掺杂类型的漏区；
位于沟道区上的绝缘栅，绝缘栅被配置为当施加电压到绝缘栅时在源区和漏区之间产生电子隧穿；
其中，源区和沟道区的接触面为倾斜面以增大电子隧穿区域。
可选地，场效应晶体管为N型场效应晶体管，III-V族化合物为具有电子迁移率的III-V族化合物；或者，场效应晶体管为P型场效应晶体管，III-V族化合物为具有空穴迁移率的III-V族化合物。
可选地，III-V族化合物为InSb或GaSb。
可选地，第一掺杂类型包括受主原子，第二掺杂类型包括施主原子。
可选地，第一掺杂类型包括施主原子，第二掺杂类型包括受主原子。
可选地，源区和漏区的第一掺杂类型和第二掺杂类型的浓度大于等于1×1019cm-3。
可选地，绝缘栅包括位于沟道区上的高K氧化物和金属栅，以及位于金属栅两侧的间隔物。
可选地，在衬底和半导体区之间形成有缓冲层。
根据本发明的另一方面，提供一种互补型半导体器件，其中，包括N型场效应晶体管和P型场效应晶体管；
N型场效应晶体管和P型场效应晶体管分别包括：
衬底，
半导体区，位于衬底上，半导体区包括未掺杂的沟道区、具有第一掺杂类型的源区和具有第二掺杂类型的漏区；
位于沟道区上的绝缘栅，绝缘栅被配置为当绝缘栅上施加电压则在源区和漏区之间产生电子隧穿；
N型场效应管的半导体区由第一导电类型半导体材料形成；P型场效应晶体管的半导体区由第二导电类型半导体材料形成；
其中，N型场效应晶体管和P型场效应晶体管中源区和沟道区的接触面为倾斜面以增大电子隧穿区域。
可选地，第一导电类型半导体材料为具有电子迁移率的III-V族化合物半导体材料；第二导电类型半导体材料为具有空穴迁移率的III-V族化合物半导体材料。
可选地，第一导电类型半导体材料为InSb，第二导电类型半导体材料为GaSb。
可选地，第一掺杂类型包括受主原子，第二掺杂类型包括施主原子。
可选地，第一掺杂类型包括施主原子，第二掺杂类型包括受主原子。
可选地，源区和漏区的第一掺杂类型和第二掺杂类型的浓度大于等于1×1019cm-3。
可选地，绝缘栅包括位于沟道区上的高K氧化物和金属栅，以及位于金属栅两侧的间隔物。
可选地，在衬底和半导体区之间形成有SiGe缓冲层和Ge层。
根据本发明的又一方面，提供一种半导体器件制造方法，包括：
提供衬底，衬底上外延生长有III-V族化合物半导体材料的有源区，有源区上形成有绝缘栅，绝缘栅的侧壁形成有间隔物；
对有源区通过各向同性刻蚀形成源/漏区凹陷，使得源/漏区凹陷与绝缘栅下的沟道区之间的表面为倾斜面；
在源/漏区凹陷进行选择性外延生长和原位掺杂形成源区和漏区，其中，源区具有第一掺杂类型，漏区具有第二掺杂类型。
可选地，该方法还包括：在衬底上外延生长缓冲层；在缓冲层上选择生长III-V族化合物半导体材料形成有源区。
可选地，源区和漏区的第一掺杂类型和第二掺杂类型的浓度大于等于1×1019cm-3。
可选地，III-V族化合物半导体材料为GaSb或InSb。
根据本发明的再一方面，提供一种半导体器件制造方法，包括：
提供衬底，衬底上分别形成有外延生长有III-V族化合物半导体材料的有源区，有源区上形成有绝缘栅，绝缘栅的侧壁形成有间隔物；
对有源区通过各向同性刻蚀形成源/漏区凹陷，使得源/漏区凹陷与绝缘栅下的沟道区之间的表面为倾斜面；
在源/漏区凹陷进行选择性外延生长和原位掺杂形成源区和漏区，其中，源区具有第一掺杂类型，漏区具有第二掺杂类型。
可选地，该方法还包括：在衬底上外延生长SiGe缓冲层和Ge层；在Ge层上选择生长III-V族化合物半导体材料形成有源区。
可选地，源区和漏区的第一掺杂类型和第二掺杂类型的浓度大于等于1×1019cm-3。
可选地，III-V族化合物半导体材料为GaSb或InSb。
本发明的一个优点在于，通过在源区与沟道区之间形成倾斜接触面，增加了电子隧穿面积，从而提高了器件的性能。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A至1C示出根据本发明的半导体器件制造方法的一个实施例中各个阶段的截面图。
图2A至2I示出根据本发明的半导体器件制造方法的另一个实施例中各个阶段的截面图。
图3示出根据本发明的半导体器件的一个实施例的结构图。
图4A示出nTFET截至时能带间隙阻止隧穿的示意图。
图4B示出nTFET导通时发生能带隧穿的示意图。
图5A示出pTFET截至时能带间隙阻止隧穿的示意图。
图5B示出pTFET导通时发生能带隧穿的示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1A至1C示出根据本发明的半导体器件制造方法的一个实施例中各个阶段的截面图。
如图1A所示，提供衬底100，衬底100上外延生长有III-V族化合物半导体材料的有源区105，有源区105上形成有绝缘栅，绝缘栅包括高k氧化物106和金属栅107，绝缘栅的侧壁形成有间隔物108。IIIA元素包括B、Al、Ga、In等，VA元素包括N、P、As、Sb等，III-V族化合物半导体材料例如镓化砷（GaAs）、磷化铟（InP）、氮化镓（GaN）、磷化镓（GaP）、GaSb、InSb、InAs等。对于N型场效应晶体管，III-V族化合物可以为具有高电子迁移率的III-V族化合物，如InSb；对于P型场效应晶体管，III-V族化合物可以为具有高空穴迁移率的III-V族化合物，如GaSb。
在衬底100和有源区105之间可以有缓冲层102。缓冲层102有助于在衬底100上外延生长有源区105材料。
如图1B所示，对有源区105通过各向同性刻蚀形成源/漏区凹陷，使得源/漏区凹陷与绝缘栅下的沟道区之间的表面为倾斜面。
缓冲层102可以作为湿法刻蚀有源区105的阻挡层（Stop Layer）。
如图1C所示，在源/漏区凹陷进行选择性外延生长和原位掺杂形成源区111和漏区112，其中，源区111具有第一掺杂类型，例如P+，漏区具有第二掺杂类型，例如N+。源区和漏区的第一掺杂类型和第二掺杂类型的浓度例如大于等于1×1019cm-3。在一个实施例中，第一掺杂类型包括受主原子，第二掺杂类型包括施主原子。在另一个实施例中，第一掺杂类型包括施主原子，第二掺杂类型包括受主原子。
上述实施例中，通过在源区与沟道区之间形成倾斜接触面（titled facet），增加了电子隧穿面积，从而提高了器件的性能；形成倾斜接触面在工艺上比较容易实现，工艺可控性更好。
图2A至2I示出根据本发明的半导体器件制造方法的另一个实施例中各个阶段的截面图。
如图2A所示，在硅衬底200上外延生长SiGe缓冲层201和未掺杂的Ge层202。SiGe缓冲层201厚度可以例如为1-5μm，Ge层202的厚度可以例如为1-5μm。
如图2B所示，在Ge层202上沉积氧化物层203，如二氧化硅层，然后图案化，去除pTFET区域的氧化物，只保留nTFET区域的氧化物203，从而使得nTFET区域被氧化物203阻挡。
如图2C所示，通过MOCVD（金属有机化学气相沉积）、MBE（分子束外延生长）等在pTFET区域的Ge层202上外延生长GaSb有源区204，pTFET GaSb有源区204的厚度例如为10-1000nm。
如图2D所示，沉积氮（Nitride）层220，然后图案化，保留pTFET有源区上的氮层220，去除nTFET区域的氮层220和氧化层203；图2D中保留部分氧化层203作为STI隔离，可以通过版图设计实现。
如图2E所示，通过MOCVD、MBE等在nTFET区域的Ge层202上外延生长InSb有源区205，nTFET GaSb InSb有源区205的厚度例如为10-1000nm。然后去除氮层220，形成STI203。
如图2F所示，高k氧化物层206和金属栅207沉积和确定。在有源区204、205上先沉积高k氧化物层206，然后沉积金属层207，通过图案化形成高k氧化物206和金属栅207。
如图2G所示，形成栅极间隔物208。
如图2H所示，通过湿法刻蚀在有源区204、205中形成S/D区凹陷，其中，该凹陷具有倾斜面以增加电子隧穿面积（Electron Tunneling Area）。例如，有源区204为GaSb，湿法刻蚀可以采用HCl:H2O2:H2O，其比例为1:1:2；有源区205为InSb，湿法刻蚀可以采用HF:H2O2:H2O，其比例为1:1:4。
如图2I所示，在pFET区域的S/D凹陷中选择性外延生长GaSb并原位掺杂（In-situDoping）形成源/漏，在nFET区域的S/D凹陷中选择性外延生长InSb并原位掺杂形成源/漏极，例如，在源区进行N+型掺杂，如掺杂Si或Te，在漏区进行P+型掺杂，如掺杂Mg或者Zn。掺杂浓度例如为1～5ⅹ1019atoms/cm3。
掺杂后还可以进行退火处理（Anneal）。
图3示出根据本发明的半导体器件的一个实施例的结构图。如图3所示，该互补型半导体器件包括N型场效应晶体管（nTFET）和P型场效应晶体管（pTFET）；
P型场效应晶体管分别包括：
衬底300，
半导体区，位于衬底300上，半导体区包括未掺杂的沟道区304、具有第一掺杂类型的源区309和具有第二掺杂类型的漏区310；
位于沟道区304上的绝缘栅，绝缘栅被配置为当绝缘栅上施加电压则在源区309和漏区310之间产生电子隧穿；
N型场效应晶体管包括：
衬底300，
半导体区，位于衬底300上，半导体区包括未掺杂的沟道区305、具有第一掺杂类型的源区311和具有第二掺杂类型的漏区312；
位于沟道区305上的绝缘栅306、307，绝缘栅被配置为当绝缘栅上施加电压则在源区311和漏区312之间产生电子隧穿；
N型场效应管的半导体区由第一导电类型半导体材料形成；P型场效应晶体管的半导体区由第二导电类型半导体材料形成；
其中，N型场效应晶体管和P型场效应晶体管中源区309、311和沟道区304、305的接触面为倾斜面以增大电子隧穿区域。
其中，第一导电类型半导体材料可以是具有电子迁移率的III-V族化合物半导体材料；第二导电类型半导体材料可以是具有空穴迁移率的III-V族化合物半导体材料。例如，第一导电类型半导体材料为InSb，第二导电类型半导体材料为GaSb，衬底300和半导体区之间形成有SiGe缓冲层301和Ge层302。源区和漏区的第一掺杂类型和第二掺杂类型的浓度大于等于1×1019cm-3。
在一个实施例中，第一掺杂类型包括受主原子，第二掺杂类型包括施主原子；或者第一掺杂类型包括施主原子，第二掺杂类型包括受主原子。
绝缘栅包括位于沟道区上的高K氧化物和金属栅；金属栅两侧形成有间隔物。
GaSb为窄禁带宽度直接带隙半导体材料，且在低电场下，具备高载流子（空穴）迁移率，InSb为窄禁带宽度直接带隙半导体材料，且在低电场下，具备高载流子（电子）迁移率，用其作为有源区材料，提高了器件的性能。
例如，在nTFET中，P+掺杂的InSb作为源区，N+掺杂的InSb作为漏区，未掺杂的InSb作为沟道区，图4A示出nTFET截至时能带间隙阻止隧穿的示意图，而图4B示出nTFET导通时发生能带隧穿的示意图。
在pTFET中，N+掺杂的GaSb作为源区，P+掺杂的GaSb作为漏区，未掺杂的GaSb作为沟道区，图5A示出pTFET截至时能带间隙阻止隧穿的示意图；图5B示出pTFET导通时发生能带隧穿的示意图。
下面介绍外延生长有源区的一种具体实现。在常规的MOCVD反应器中，III族(如In)和V族(如Sb)前驱体（Precursor）从公共歧管（Common Manifold）被注入到反应室中，通过各自的质量流量控制器分别控制每种前导的携带气体的流量。对于每种前驱体（源）和掺杂材料都有一个鼓泡器（Bubbler）或者容器。在正常反应器工作条件下，外延层的生长率和前驱体的流量成比例。更高的外延生长材料的沉积率和多个晶圆反应器操作需要更高的前导流量。通过鼓泡器增加携带气体的流量可以实现更高的前驱体流量。
对于GaSb MOCVD外延生长工艺条件：600-800℃,TEGa作为Ga源,TEGa流量（flowrate）:10～100μmol/min；TMSb作为Sb源,TMSb/TEGa的比率从10到100;Te用于N型掺杂，Zn或者Mg用于P型掺杂，压力为2～100Torr(托)。
InSb MOCVD外延生长工艺条件：450-600℃,TMIn作为In源,TMSb作为Sb源,TMSb/TMIn比率从10到100;Te用于N型掺杂，Zn或者Mg用于P型掺杂，TMSb流量（flow rate）:10～100μmol/min;压力2～100Torr。
至此，已经详细描述了根据本发明的半导体器件制造方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (24)

1.一种场效应晶体管，其特征在于，包括：
衬底，
位于所述衬底上的由III-V族化合物半导体材料形成的半导体区；
所述半导体区包括未掺杂的沟道区、具有第一掺杂类型的源区和具有第二掺杂类型的漏区；
位于所述沟道区上的绝缘栅，所述绝缘栅被配置为当施加电压到所述绝缘栅时在所述源区和所述漏区之间产生电子隧穿；
其中，所述源区和所述沟道区的接触面为倾斜平面以增大所述电子隧穿区域。
2.根据权利要求1所述的晶体管，其特征在于，所述场效应晶体管为N型场效应晶体管，所述III-V族化合物为具有高电子迁移率的III-V族化合物；或者，所述场效应晶体管为P型场效应晶体管，所述III-V族化合物为具有高空穴迁移率的III-V族化合物。
3.根据权利要求1所述的晶体管，其特征在于，所述III-V族化合物为InSb或GaSb。
4.根据权利要求1至3中任意一项所述的晶体管，其特征在于，所述第一掺杂类型包括受主原子，所述第二掺杂类型包括施主原子。
5.根据权利要求1至3中任意一项所述的晶体管，其特征在于，所述第一掺杂类型包括施主原子，所述第二掺杂类型包括受主原子。
6.根据权利要求1所述的晶体管，其特征在于，所述源区和所述漏区的第一掺杂类型和第二掺杂类型的浓度大于等于1×1019cm-3。
7.根据权利要求1所述的晶体管，其特征在于，绝缘栅包括位于所述沟道区上的高K氧化物和金属栅，以及位于所述金属栅两侧的间隔物。
8.根据权利要求1所述的晶体管，其特征在于，在所述衬底和所述半导体区之间形成有缓冲层。
9.一种互补型半导体器件，其中，包括N型场效应晶体管和P型场效应晶体管；
所述N型场效应晶体管和所述P型场效应晶体管分别包括：
衬底，
半导体区，位于所述衬底上，所述半导体区包括未掺杂的沟道区、具有第一掺杂类型的源区和具有第二掺杂类型的漏区；
位于所述沟道区上的绝缘栅，所述绝缘栅被配置为当所述绝缘栅上施加电压则在所述源区和所述漏区之间产生电子隧穿；
所述N型场效应管的所述半导体区由第一导电类型半导体材料形成；所述P型场效应晶体管的所述半导体区由第二导电类型半导体材料形成；
其中，所述N型场效应晶体管和所述P型场效应晶体管中所述源区和所述沟道区的接触面为倾斜平面以增大所述电子隧穿区域。
10.根据权利要求9所述的半导体器件，其特征在于，所述第一导电类型半导体材料为具有电子迁移率的III-V族化合物半导体材料；所述第二导电类型半导体材料为具有空穴迁移率的III-V族化合物半导体材料。
11.根据权利要求9所述的半导体器件，其特征在于，所述第一导电类型半导体材料为InSb，所述第二导电类型半导体材料为GaSb。
12.根据权利要求9至11中任意一项所述的半导体器件，其特征在于，所述第一掺杂类型包括受主原子，所述第二掺杂类型包括施主原子。
13.根据权利要求9至11中任意一项所述的半导体器件，其特征在于，所述第一掺杂类型包括施主原子，所述第二掺杂类型包括受主原子。
14.根据权利要求9所述的半导体器件，其特征在于，所述源区和所述漏区的第一掺杂类型和第二掺杂类型的浓度大于等于1×1019cm-3。
15.根据权利要求9所述的半导体器件，其特征在于，所述绝缘栅包括位于沟道区上的高K氧化物和金属栅，以及位于所述金属栅两侧的间隔物。
16.根据权利要求9所述的半导体器件，其特征在于，在所述衬底和所述半导体区之间形成有SiGe缓冲层和Ge层。
17.一种半导体器件制造方法，其特征在于，包括：
提供衬底，所述衬底上外延生长有III-V族化合物半导体材料的有源区，所述有源区上形成有绝缘栅，所述绝缘栅的侧壁形成有间隔物；
对所述有源区通过各向同性刻蚀形成源/漏区凹陷，使得所述源/漏区凹陷与所述绝缘栅下的沟道区之间的表面为倾斜平面；
在所述源/漏区凹陷进行选择性外延生长和原位掺杂形成源区和漏区，其中，所述源区具有第一掺杂类型，所述漏区具有第二掺杂类型。
18.根据权利要求17所述的方法，其特征在于，还包括：
在所述衬底上外延生长缓冲层；
在所述缓冲层上选择生长所述III-V族化合物半导体材料形成所述有源区。
19.根据权利要求17所述的方法，其特征在于，所述源区和所述漏区的第一掺杂类型和第二掺杂类型的浓度大于等于1×1019cm-3。
20.根据权利要求17所述的方法，其特征在于，所述III-V族化合物半导体材料为GaSb或InSb。
21.一种半导体器件制造方法，其特征在于，包括：
提供衬底，所述衬底上分别形成有外延生长有III-V族化合物半导体材料的有源区，所述有源区上形成有绝缘栅，所述绝缘栅的侧壁形成有间隔物；
对所述有源区通过各向同性刻蚀形成源/漏区凹陷，使得所述源/漏区凹陷与所述绝缘栅下的沟道区之间的表面为倾斜平面；
在所述源/漏区凹陷进行选择性外延生长和原位掺杂形成源区和漏区，其中，所述源区具有第一掺杂类型，所述漏区具有第二掺杂类型。
22.根据权利要求21所述的方法，其特征在于，还包括：
在所述衬底上外延生长SiGe缓冲层和Ge层；
在所述Ge层上选择生长所述III-V族化合物半导体材料形成所述有源区。
23.根据权利要求21所述的方法，其特征在于，所述源区和所述漏区的第一掺杂类型和第二掺杂类型的浓度大于等于1×1019cm-3。
24.根据权利要求21所述的方法，其特征在于，所述III-V族化合物半导体材料为GaSb或InSb。
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