CN104601171A - 小数分频器和小数分频锁相环 - Google Patents
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Abstract
本发明公开了一种小数分频器，包括：转换模块，用于依据一小数分频参数产生一相选择值和一整数分频值；相选择模块，用于从M+1个等相位的时钟中选择与所述相选择值相对应的相位时钟发送给D触发器的CK端；可变整数分频模块，用于依据所述整数分频值将所述M+1个等相位的时钟中的基准相位时钟信号进行整数分频后的信号发送给所述D触发器的D端；所述D触发器，用于依据其CK端和D端输入的信号，从其Q端产生一小数分频信号。和传统的实现小数分频锁相环的技术相比，本发明具有不引入量化噪声，周期抖动相对较小的优点。
Description
技术领域
本发明涉及一种小数分频器以及一种小数分频锁相环。
背景技术
锁相环（PLL，Phase Locked Loop）是一种利用反馈（Feedback）控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。因其具有保持时钟同步的锁频作用，锁相环广泛地应用于信号传输领域。
锁相环可以将一个高稳定度和高精度的标准频率信号经过加减乘除等四则运算以及倍频、分频和混频等操作手段，产生相同稳定度的大量离散频率。如图1所示，为锁相环的基本电路结构。其主要由鉴相器PD（Phase Detector）、环路低通滤波器LPF（Low Pass Filter）和压控振荡器VCO（Voltage Controlled Oscillator）组成，输入信号fR进入鉴相器PD并经过环路低通滤波器LPF以及压控振荡器VCO产生输出信号fO，同时输出信号fO反馈给鉴相器PD。其中，鉴相器PD的作用是鉴别输入信号fR以及反馈回来的输出信号fO之间的相差，使得鉴相器PD的输出电压与输入信号fR和输出信号fO之间的相位差具有一确定关系；环路低通滤波器LPF用于对从鉴相器PD输入的信号进行滤波，以便在其输出端对原始信号进行精确的估计，环路滤波的阶数和噪声带宽决定了环路低通滤波器LPF对信号的动态响应，在锁相环中，环路滤波器一般可采用图1中所示的环路低通滤波器LPF，其作用为在鉴相器PD的输出端衰减高频误差分量，以提高抗干扰性能，在环路跳出锁定状态时，提高环路以短期存储，并迅速恢复信号；压控振荡器VCO根据从环路低通滤波器LPF输入的信号，产生输出信号fO，其中输出信号fO的频率与压控振荡器VCO根据从环路低通滤波器LPF输入的信号的电压具有对应关系。输入信号fR经过如图1所示的锁相环后即可产生所需要的并与输入信号fR相关的输出信号fO，因为锁相环的存在使得输出信号fO与输入信号fR之间具有频率以及相位上的相关性。
频率合成器是利用一个或多个标准信号，通过各种技术途径产生大量离散频率信号的设备，广泛地应用于仪器仪表、遥控遥测通信、雷达、电子对抗、导航以及广播电视等各个领域。
在频率合成器中，锁相环频率合成器是目前比较普遍应用的一种频率合成器，其基本原理是把压控振荡器VCO的输出信号fO与作为基准信号的谐波的输入信号fR，在鉴相器PD中进行相位比较，当输出信号fO与作为基准信号的谐波的输入信号fR两者接近时，锁相环的环路就自动把压控振荡器VCO的输出信号fO的频率锁到这个作为基准信号的谐波的输入信号fR的频率上。
数字式频率锁相环，是对锁相环频率合成器的一种改进形式。如图2所示，经过压控振荡器VCO后的输出信号fO在反馈给鉴相器PD之前进行N次分频，之后再与基准信号fR（即输入信号fR）在鉴相器PD中进行比较，当环路锁定时，压控振荡器VCO的输出信号fO频率f与基准信号fR频率（基准频率fr）的关系为f=Nfr，其中N为整数，其输出频率f是基准频率fr的整数倍，这种锁相环频率合成器也可称为整数分频器锁相环频率合成器。
在上述两种锁相环结构中，基准频率fr一般是由恒温晶振振荡器（OCXO，OvenControlled Crystal Oscillator）、温补晶振（TCXO，Temperature Compensate X'tal(crystal)Oscillator）、数字温补晶振（DCXO）等，具有较高的频率稳定度。
频率锁相环分为整数分频锁相环和小数分频锁相环两种。
如图3所示，为整数分频锁相环的电路结构示意图。整数分频锁相环包括依次连接的鉴相鉴频率器PFD、电荷泵CP、环路低通滤波器LPF、压控振荡器VCO，还包括作为分频器（divider）的除法器I/M，输入信号进入鉴相鉴频率器PFD，输出信号从压控振荡器VCO输出，并且输出信号通过除法器I/M反馈给鉴相鉴频率器PFD。经过该整数分频锁相环的信号，其输出频率和输入频率的关系为
fout=fin×M
其中，fout为输出频率，fin为输入频率，M为整数，该整数分频锁相环的输出频率为输入频率的整数倍。因为整数分频锁相环的输出频率为输入频率的整数倍，而不能进行包括小数倍变换，所以整数锁相环的解析度较低。
如图4所示，为小数分频锁相环的电路结构示意图。与整数分频锁相环相比，小数分频锁相环在增加了Σ-Δ调节器（sigma-delta modulator），该Σ-Δ调节器用于产生一个伪随机的二进制序列，以给分频器动态引入一个小数分量nq(t)，Σ-Δ调节器的引入量为k，设N为该引入量k的模，nq(t)=k/N，则
fout=(M+nq(t))×fin=(M+k/N)×fin
从中可以看出输出频率fout和输入频率fin之间的关系由整数倍关系变成了整数加小数倍的关系，并且N值越大，输出频率fout的解析度就越高。
小数分频锁相环相对于整数分频锁相环来说，适用于高解析度输出频率的SOC（System on Chip，片上系统）系统。但是，小数分频锁相环中，由于使用了Σ-Δ调节器，因此存在量化误差，从而降低了小数分频锁相环的相位噪声性能。
如上所述，实现小数分频锁相环的传统方法是在分频器处加入Σ-Δ调节器以实现小数分频，为了降低增加Σ-Δ调节器而引入的量化噪声（quantization noise），通常分频锁相环中的低通滤波器需要较小的带宽（bandwidth）。这样做后使得小数分频锁相环的面积变大，环路反应时间增加而对输入信号的相位追踪能力下降，对环路中压控振荡器VCO的噪声抑制能力下降。因此，现有的小数分频锁相环还有待改进之处。
发明内容
有鉴于此，本发明提供一种小数分频器和小数分频锁相环，以消除量化噪声，减小其周期抖动。
本申请的技术方案是这样实现的：
一种固定小数分频器，包括：
转换模块、相选择模块、可变整数分频模块和D触发器；其中，
所述转换模块，用于依据所输入的一小数分频参数产生一相选择值和一整数分频值，并将所述相选择值发送给所述相选择模块，将整数分频值发送给所述可变整数分频模块；
所述相选择模块，用于接收所述相选择值和M+1个等相位的时钟，从所述M+1个等相位的时钟中选择与所述相选择值相对应的相位时钟发送给所述D触发器的CK端；
所述可变整数分频模块，用于接收所述M+1个等相位的时钟中的一基准相位时钟信号和所述整数分频值，依据所述整数分频值将所述基准相位时钟信号进行整数分频后的信号发送给所述D触发器的D端；
所述D触发器，用于依据其CK端和D端输入的信号，从其Q端产生一小数分频信号。
进一步，所述小数分频参数为：
Fractional Divider NUM=N.F=N+P/(M+1)
其中，1/(M+1)<=0.F<=M/(M+1)；
其中，Fractional Divider NUM即N.F为小数分频参数，N为正整数，M为正整数，P为整数，且0<P<M+1，0.F为N.F中的小数部分。
进一步，所述转换模块依据N+P/(M+1)的小数分频参数，所产生的相选择值为区间[0,M]的正整数。
进一步，所述转换模块依据N+P/(M+1)的小数分频参数，所产生并发送给所述相选择模块的初始相选择值为P，所产生并发送给可变整数分频模块的初始整数分频值为N。
进一步，当进行分频时，所述转换模块对所述相选择值进行判断：
若Phs_sel_num+P<M+1，则所述转换模块通过公式
Phs_sel_num=Phs_sel_num+P
产生新的相选择值并发送给所述相选择模块，同时产生值为N的整数分频值发送给所述可变整数分频模块；
若Phs_sel_num+P≥M+1，则所述转换模块通过公式
Phs_sel_num=Phs_sel_num+P-(M+1)
产生新的相选择值并发送给所述相选择模块，同时产生值为N+1的整数分频值发送给所述可变整数分频模块；
其中，Phs_sel_num为相选择值。
进一步，所述相选择模块，依据如下关系从所述M+1个等相位的时钟中选择与所述相选择值相对应的相位时钟：
若Phs_sel_num=m，则选择时钟Phs_m；
其中，Phs_sel_num为相选择值，所述时钟Phs_m为M+1个等相位的时钟中的第m个时钟，0≤m≤M。
进一步，所述可变整数分频模块，依据如下关系将所述基准相位时钟信号进行整数分频：
若输入的整数分频值为N，就进行所述基准相位时钟信号的N分频；若输入的整数分频值为N+1，就进行基准相位时钟信号的N+1分频。
一种小数分频锁相环，包括：
鉴相器，用于鉴别输入信号与小数分频信号的相差，以输出与所述相差具有一确定关系的电压信号；
环路滤波器，用于对所述电压信号进行滤波；
压控振荡器，用于以滤波后的电压信号作为控制电压进而产生并输出M+1个等相位的时钟信号；
还包括：
如上任一项所述的固定小数分频器，用于根据一小数分频参数和所述M+1个等相位的时钟信号进行小数分频，以获得一小数分频信号，并将所述小数分频信号反馈给所述鉴相器。
一种任意小数分频器，包括：
乘法模块、SDM模块、加法器、除法模块、转换模块、相选择模块、可变整数分频模块和D触发器；其中
所述乘法模块，用于接收一小数分频参数并将其进行乘以(M+1)运算，将运算结果中的整数部分发送给所述加法器，将运算结果中的小数部分发送给所述SDM模块；
所述SDM模块，用于依据所述小数部分产生一组伪随机整数序列，并将所述伪随机整数序列发送给所述加法器，该伪随机整数序列的平均值等于所述小数部分；
所述加法器，用于将所述整数部分和伪随机整数序列相加，以生成第一整数值；
所述除法模块，用于将所述第一整数值进行除以(M+1)运算，以生成一等值小数分频参数；
所述转换模块，用于接收所述等值小数分频参数，依据所述等值小数分频参数产生一相选择值和一整数分频值，并将所述相选择值发送给所述相选择模块，将整数分频值发送给所述可变整数分频模块；
所述相选择模块，用于接收所述相选择值和M+1个等相位的时钟，从所述M+1个等相位的时钟中选择与所述相选择值相对应的相位时钟发送给所述D触发器的CK端；
所述可变整数分频模块，用于接收所述M+1个等相位的时钟中的一基准相位时钟信号和所述整数分频值，依据所述整数分频值将所述基准相位时钟信号进行整数分频后的信号发送给所述D触发器的D端；
所述D触发器，用于依据其CK端和D端输入的信号，从其Q端产生一小数分频信号。
进一步，所述小数分频参数为：
Fractional Divider NUM=N.F
其中，Fractional Divider NUM为小数分频参数，N表示所述小数分频参数的整数部分，.F即0.F表示所述小数分频参数的小数部分，N为整数。
进一步，所述乘法模块对所述小数分频参数的计算为：
N.F×(M+1)=N×(M+1)+0.F×(M+1)=N×(M+1)+T+0.S
其中，T+0.S为小数分频参数的小数部分0.F乘以(M+1)后的结果，即
0.F×(M+1)=T+0.S
其中，T表示0.F乘以(M+1)的结果中的整数部分，0.S表示0.F乘以(M+1)的结果中的小数部分，T为整数，且0<T<M+1。
进一步，经过所述除法模块后所生成的等值小数分频参数表示为：
N.F=N+T/(M+1)+Sn/(M+1)
即，在每一个SDM模块的时钟周期，所述除法模块的输出值为
N.F=N+(T+Sn)/(M+1)
其中，Sn为所述SDM模块输出的伪随机整数序列。
进一步，所述转换模块依据所述等值小数参数所产生的相选择值为区间[0,M]的正整数。
进一步，所述转换模块依据所述等值小数参数所产生并发送给所述相选择模块的初始相选择值为P=Phs_sel_num，所产生并发送给可变整数分频模块的初始整数分频值为N。
进一步，当进行分频时，所述转换模块对所述相选择值进行判断，设在每个SDM时钟周期产生的序列是Sn，且令Sn+T=P，那么：
若Phs_sel_num+P<M+1，则所述转换模块通过公式
Phs_sel_num=Phs_sel_num+P
产生新的相选择值Phs_sel_num并发送给所述相选择模块，同时产生值为N的整数分频值发送给所述可变整数分频模块；
若Phs_sel_num+P≥M+1，则所述转换模块通过公式
Phs_sel_num=Phs_sel_num+P-(M+1)
产生新的相选择值Phs_sel_num并发送给所述相选择模块，同时产生值为N+1的整数分频值发送给所述可变整数分频模块；
其中，Phs_sel_num为相选择值。
进一步，所述相选择模块，依据如下关系从所述M+1个等相位的时钟中选择与所述相选择值相对应的相位时钟：
若Phs_sel_num=m，则选择时钟Phs_m；
其中，Phs_sel_num为相选择值，所述时钟Phs_m为M+1个等相位的时钟中的第m个时钟，0≤m≤M。
进一步，所述可变整数分频模块，依据如下关系将所述基准相位时钟信号进行整数分频：
若输入的整数分频值为N，则进行所述基准相位时钟的N分频，若输入的整数分频值为N+1，则进行所述基准相位时钟的N+1分频。
一种小数分频锁相环，包括：
鉴相器，用于鉴别输入信号与小数分频信号的相差，以输出与所述相差具有一确定关系的电压信号；
环路滤波器，用于对所述电压信号进行滤波；
压控振荡器，用于以滤波后的电压信号作为控制电压进而产生并输出M+1个等相位的时钟信号；
还包括：
如上任一项所述的任意小数分频器，用于根据一小数分频参数和所述M+1个等相位的时钟信号进行小数分频，以获得一小数分频信号，并将所述小数分频信号反馈给所述鉴相器。
从上述方案可以看出，本发明的小数分频器和小数分频锁相环，可以利用压控振荡器的多相的时钟输出，并根据通过数字时序控制模块运算得到动态数值对可变整数分频模块及其输出延迟进行控制，从而直接实现特定的小数分频。该小数分频器单独用于小数分频锁相环可以实现固定的小数值N+P/(M+1)的倍频输出；与SDM模块结合可实现任意小数分频，可以有效减小小数分频锁相环的量化噪声。
附图说明
图1为锁相环的基本电路结构示意图；
图2为一种数字式频率锁相环电路结构示意图；
图3为整数分频锁相环的电路结构示意图；
图4为小数分频锁相环的电路结构示意图；
图5为整数分频原理实施例示意图；
图6为小数分频原理实施例示意图；
图7为本发明中固定小数分频器电路实施例示意图；
图8为本发明中固定小数分频器工作流程实施例示意图；
图9为本发明中固定小数分频器一工作时序实施例示意图；
图10为本发明中固定小数分频器另一工作时序实施例示意图；
图11为本发明中任意小数分频器电路实施例示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
图5所示内容说明了整数分频的原理。当Divider Num代表分频器的整数分频，即
Divider Num=N
其中，N为整数，TVCO代表压控振荡器VCO输出时钟的周期，K代表分频后的信号上升沿（图中向上的箭头）计数，则分频结果在
Time=K(TVCO×N)
时刻输出信号会有上升沿出现。
由上述整数分频原理推广，如图6所示，若分频器分频数为小数，即
Divider Num=N+P/(M+1)
其中，N为整数，M为正整数，P为整数，P的取值范围是0<P<M+1。此处采用P/(M+1)的形式，目的是用P/(M+1)来表示一个所需的分数，例如若所需分数为3/5，则可取M=4、P=3，则P/(M+1)表示该所需分数3/5，又如若所需分数为5/7，则可取M=6、P=4，则P/(M+1)表示该所需分数5/7。这样的话，则可以让压控振荡器VCO产生0到M个等相位时钟（clock），以实现这样一个所需分数的分频。
同整数分频原理，分频的结果是：输出信号在
Time=K×Tvco×(N+P/(M+1))
时刻出现上升沿，这样就实现了N.F（分数分频比）小数分频。其中，N.F为分数分频比的一种表示形式，N表示为整数部分、F表示小数部分，例如表示分数3/2，即1.5时，N.F中的N=1，F=0.5。
基于上述小数分频原理，本发明实施例提供一种固定小数分频器10，其电路结构如图7所示，该固定小数分频器10包括转换模块101、相选择（Phase Selection）模块102、可变整数分频模块103、D触发器104。
其中，转换模块101依据所输入的一小数分频参数（Fractional divider NUM）产生一相选择值Phs_sel_num和一整数分频值Integ（Fraction toInteger+Phase_num），并将相选择值Phs_sel_num发送给相选择模块102，将整数分频值Integ发送给可变整数分频模块103。
其中，小数分频参数为：
Fractional divider NUM=N.F=N+P/(M+1)
其中，1/(M+1)<=0.F<=M/(M+1)；
其中，Fractional Divider NUM即N.F为小数分频参数，N为正整数，M为正整数，P为整数，且0<P<M+1，0.F为N.F中的小数部分。
所述转换模块101依据N+P/(M+1)的小数分频参数，所产生的相选择值Phs_sel_num为区间[0,M]的正整数。
其中，所述转换模块101依据N+P/(M+1)的小数分频参数，所产生并发送给相选择模块102的初始相选择值Phs_sel_num为P，所产生并发送给可变整数分频模块103的初始整数分频值Integ为N；
当进行分频时，所述转换模块101对相选择值Phs_sel_num进行判断：
若Phs_sel_num+P<M+1，则所述转换模块101：
通过公式Phs_sel_num=Phs_sel_num+P产生新的相选择值Phs_sel_num并发送给相选择模块102，同时产生值为N的整数分频值Integ发送给可变整数分频模块103；
若Phs_sel_num+P≥M+1，则所述转换模块101：
通过公式Phs_sel_num=Phs_sel_num+P-(M+1)产生新的相选择值Phs_sel_num并发送给相选择模块102，同时产生值为N+1的整数分频值Integ发送给可变整数分频模块103。
相选择模块102用于接收所述相选择值Phs_sel_num，并从一压控振荡器20接收M+1个等相位时钟（Clock），从所接收的M+1个等相位时钟中选择与所述相选择值Phs_sel_num相对应的相位（phase）时钟以CK_PHS_S信号发送给D触发器104的CK端。
如图1中，M+1个等相位时钟包括时钟Phs_0、时钟Phs_1、……、时钟Phs_M，其中可设时钟Phs_0为M+1个等相位时钟中的基准相位时钟，所述相选择模块102根据输入的相选择值Phs_sel_num，从所接收的M+1个等相位时钟中选择与所述相选择值Phs_sel_num相对应的相位（phase）时钟进行输出，所输出的与所述相选择值Phs_sel_num相对应的相位时钟以CK_PHS_S信号发送给所述D触发器104的CK端。
相选择模块102依据如下关系得到CK_PHS_S信号：
若Phs_sel_num=m，则CK_PHS_S=Phs_m。
具体来说，当初始时，相选择模块102接收的Phs_sel_num=1，依据Phs_sel_num=1，相选择模块102选取CK_PHS_S=Phs_1；相选择模块102依据相选择值Phs_sel_num选择CK_PHS_S信号的对应关系可参见表1所示：若Phs_sel_num=0，则CK_PHS_S=Phs_0；若Phs_sel_num=1，则CK_PHS_S=Phs_1；若Phs_sel_num=2，则CK_PHS_S=Phs_2；……；若Phs_sel_num=M，则CK_PHS_S=Phs_M。
表1：相选择模块102输出的CK_PHS_S信号与相选择值Phs_sel_num的关系
| Phs_sel_num | CK_PHS_S |
| 0 | Phs_0 |
| 1 | Phs_1 |
| 2 | Phs_2 |
| …… | …… |
| M | Phs_M |
可变整数分频模块103用于从所述压控振荡器20接收M+1个等相位时钟中的基准相位时钟信号，即时钟Phs_0的信号，并从所述转换模块101接收所述整数分频值Integ，依据所述整数分频值Integ和基准相位时钟信号（时钟Phs_0的信号）产生CK_D_N信号发送给所述D触发器104的D端。具体来说，可变整数分频模块103将所述基准相位时钟信号进行依据所述整数分频值Integ的整数分频，以获得整数分频后的CK_D_N信号并发送给所述D触发器104的D端。例如，若输入的整数分频值Integ为8，就进行基准相位时钟信号的8分频，若输入的整数分频值Integ为9，就进行基准相位时钟信号的9分频，若输入的整数分频值Integ为10，就进行基准相位时钟信号的10分频，若输入的整数分频值Integ为N，就进行基准相位时钟信号的N分频，若输入的整数分频值Integ为N+1，就进行基准相位时钟信号的N+1分频。所产生的CK_D_N信号与所输入的整数分频值Integ和基准相位时钟信号（时钟Phs_0的信号）之间的关系为：CK_D_N信号的周期长度为所述基准相位时钟信号（时钟Phs_0的信号）周期长度乘以所述整数分频值Integ。
所述可变整数分频模块103为可进行整数Ｎ分频或整数N+1分频的整数分频器，用于实现可变整数分频功能，即能实现N分频，也能实现N+1分频，实现N分频或者实现N+1分频依靠所输入的整数分频值Integ来进行选择。
如果输入的小数分频参数（Fractional divider NUM）为3/2，即小数1.5（N.F中的N=1，F=0.5），即
Fractional divider NUM=N+P/(M+1)=1+1/(1+1)
从而N=1、P=1、M=1，那么转换模块101所产生的整数分频值Integ就是1或2；任意选择压控振荡器VCO输出的一个相位时钟记为基准相位时钟信号（时钟Phs_0的信号），那么依次后面的Ｍ个等相位时钟（Clock）就记为时钟Phs_1、时钟Phs_2、……、时钟Phs_M。
所述D触发器104依据其CK端所输入的CK_PHS_S信号和D端所输入的CK_D_N信号，从其Q端（输出端）输出CK_FD信号给鉴相器30，进而实现固定小数分频。
图7所示的固定小数分频器10电路中用时钟Phs_0（0相位时钟）的时钟作为可变整数分频模块103的输入信号，相选择模块102输出的CK_PHS_S信号作为CK_D_N信号的取样时钟（sampling clock），将CK_D_N信号输入到D触发器104的D端，将CK_PHS_S信号输入到所述D触发器104的CK端，就能实现将CK_D_N信号延迟到CK_PHS_S信号时刻输出的功能。
图7中，相选择模块102会根据Phs_sel_num信号选择时钟Phs_0到时钟Phs_M（共M+1个）中的某一个相位时钟作为CK_PHS_S信号。
例如，以P=1为例，要实现分数N+1/(M+1)分频，假定初始时Phs_sel_num=1,选择时钟Phs_1作为CK_D_N信号的取样时钟（sampling clock），即此时的CK_PHS_S信号=时钟Phs_1，于是根据D触发器的原理（现有技术），CK_FD信号会延迟Tvco×(1/(m+1))时间输出上升沿；如果接下去第2次时Phs_sel_num=2，选择时钟Phs_2作为CK_D_N信号的取样时钟（sampling clock），即此时的CK_PHS_S信号=时钟Phs_2，同样根据D触发器的原理（现有技术），CK_FD信号会延迟2×Tvco×(1/(m+1))时间输出上升沿；依次递推下去，当第M+1次时Phs_sel_num=M+1，选择Phs_M+1时，根据D触发器的原理（现有技术），CK_FD信号会延迟(M+1)×Tvco×(1/(m+1))时间（即一个Tvco时间周期）输出上升沿，那么这就等同于在第M+1次选择时钟Phs_0，而让可变整数分频模块103进行N+1次分频也得到同样的分数N+1/(M+1)的分频结果。
图7所示的固定小数分频器10实施例的工作流程如图8所示，若
Fractional Divider Num=N.F=N+P/(M+1)
令P_M=Phs_sel_num
则：
进行第K次分频时：若P_M+P<M+1，即Phs_sel_num+P<M+1，则可变整数分频模块103为N分频，此时P_M=P_M+P，即Phs_sel_num=Phs_sel_num+P，并且K=K+1，之后进行下一次的第K次分频；
进行第K次分频时：若P_M+P≥M+1，即Phs_sel_num+P≥M+1，则可变整数分频模块103为N+1分频，此时P_M=P_M+P-(M+1)，即Phs_sel_num=Phs_sel_num+P-(M+1)，并且K=K+1，之后进行下一次的第K次分频。
根据图8所示的流程图，下面结合图9举例对固定小数分频器10的工作时序。压控振荡器20输出3个等相位的时钟（Clock），包括时钟Phs_0、时钟Phs_1、时钟Phs_2，由此可知
M+1=3
M=2
其中，时钟Phs_1的相位比时钟Phs_0的相位延后了1/3周期，时钟Phs_2的相位比时钟Phs_0的相位延后了2/3周期。压控振荡器20还将时钟Phs_0输入给可变整数分频模块103。
假设分频需求为实现7/3分频，即2+1/3，于是令P=1，N=2，M+1=3，则
Fractional Divider Num=N.F=N+P/(M+1)=2+1/3
时序图9是对图8所示的算法过程，包括如何从小数分频参数（FractionalDivider NUM）产生整数分频值Integ和相选择值Phs_sel_num，的进一步解释。
时钟Phs_0、时钟Phs_1、时钟Phs_2由压控振荡器VCO产生，三个时钟相对于时钟Phs_0的相位延迟分别是0压控振荡器VCO时钟周期、1/3压控振荡器VCO时钟周期、2/3压控振荡器VCO时钟周期，从图7可以看出可变整数分频模块103输出的CK_D_N信号始终是对其所输入的时钟Phs_0的N分频或N+1分频的整数分频结果，即2分频或3分频的整数分频结果。
第一次选择是初始情况，可任意选择时钟Phs_0、时钟Phs_1以及时钟Phs_2中的一个相位时钟，此处选取P_M=1，即Phs_sel_num=1使得CK_PHS_S=Phs_1为实施例，此时的小数分频参数（Fractional Divider NUM）为N+P/(M+1)=2+1/3分频，从而N=2。假设初始时刻，图9中的CK_D_N信号、CK_FD信号的第一个上升沿已经存在，所以第一次选择，第K=0次分频，因为CK_PHS_S=Phs_1，N=2，于是可变整数分频模块103输出的CK_D_N信号的第二个上升沿是对其所输入的时钟Phs_0的2分频的结果，因为初始时P_M=1，即Phs_sel_num=1使得CK_PHS_S=Phs_1，所以CK_FD信号的第二个上升沿是CK_D_N的第二个上升沿被延迟到时钟Phs_1（此时的CK_PHS_S信号）的上升沿时刻才出现。
根据图8所示的算法，在第K=1次分频时，P_M=P_M+1=1+1=2，即Phs_sel_num=Phs_sel_num+1=1+1=2，使得CK_PHS_S=Phs_2，N=2，可变整数分频模块103输出的CK_D_N信号的第三个上升沿是对其所输入的时钟Phs_0的2分频的结果，因为CK_PHS_S=Phs_2，所以CK_FD信号的第三个上升沿是CK_D_N信号的第三个上升沿被延迟到时钟Phs_2（此时的CK_PHS_S信号）的上升沿时刻才出现。
在第K=2次分频，P_M=P_M+1=2+1=3，即Phs_sel_num=Phs_sel_num+1=2+1=3。因为M=2，此时的P_M=3=2+1=M+1，即Phs_sel_num=3=2+1=Phs_sel_num+1所以P_M=3-3=0，即Phs_sel_num=3-3=0，于是CK_PHS_S=Phs_0，N=N+1=2+1=3，于是可变整数分频模块103输出的CK_D_N信号的第四个上升沿是对其所输入的时钟Phs_0的3分频的结果，因为CK_PHS_S=Phs_0，所以CK_FD信号的第四个上升沿是CK_D_N信号的第四个上升沿被延迟到时钟Phs_0的上升沿时刻才出现，此时实际上CK_D_N信号的第四个上升沿和时钟Phs_0的上升沿是同时出现的，CK_FD信号也同时随CK_D_N信号的第四个上升沿和时钟Phs_0的上升沿的出现而出现。
按照图8的算法继续递推下去就能得到准确的2+1/3分频的结果。
从整个图9的时序中可以看出，最终由D触发器104输出的CK_FD信号和时钟Phs_0的关系为：时钟Phs_0（Phs_1、Phs_2）频率和CK_FD信号频率比为7/3，即
Fractional Divider Num=N.F=N+P/(M+1)=2+1/3=7/3
以下再结合图10对固定小数分频器10的工作时序进行说明。压控振荡器20输出3个等相位的时钟（Clock），包括时钟Phs_0、时钟Phs_1、时钟Phs_2，由此可知
M+1=3
M=2
其中，时钟Phs_1的相位比时钟Phs_0的相位延后了1/3周期，时钟Phs_2的相位比时钟Phs_0的相位延后了2/3周期。压控振荡器20还将时钟Phs_0输入给N/N+1分频模块103。
假设分频需求为实现8/3分频，即2+2/3，于是令P=2，N=2，则
Fractional Divider Num=N.F=N+P/(M+1)=2+2/3
时序图10是对图8所示的算法过程，包括如何从小数分频参数（FractionalDivider NUM）产生整数分频值Integ和相选择值Phs_sel_num，的又一解释。
时钟Phs_0、时钟Phs_1、时钟Phs_2由压控振荡器VCO产生，三个时钟相对于时钟Phs_0的相位延迟分别是0压控振荡器VCO时钟周期、1/3压控振荡器VCO时钟周期、2/3压控振荡器VCO时钟周期，可变整数分频模块103输出的CK_D_N信号始终是对其所输入的时钟Phs_0的N分频或N+1分频的整数分频结果，即2分频或3分频的整数分频结果。
第一次选择是初始情况，可任意选择时钟Phs_0、时钟Phs_1以及时钟Phs_2中的一个相位时钟，此处选取P_M=2，即Phs_sel_num=2使得CK_PHS_S=Phs_2为实施例，此时的小数分频参数（Fractional Divider NUM）为N+P/(M+1)=2+2/3分频，从而N=2。假设初始时刻，图10中的CK_D_N信号、CK_FD信号的第一个上升沿已经存在，所以第一次选择，第K=0次分频，因为CK_PHS_S=Phs_2，N=2，于是可变整数分频模块103输出的CK_D_N信号的第二个上升沿是对其所输入的时钟Phs_0的2分频的结果，因为初始时P_M=2，即Phs_sel_num=2使得CK_PHS_S=Phs_2，所以CK_FD信号的第二个上升沿是CK_D_N的第二个上升沿被延迟到时钟Phs_2的上升沿时刻才出现。
根据图8所示的算法，在第K=1次分频时，P_M=P_M+P=2+2=4，即Phs_sel_num=Phs_sel_num+P=2+2=4。因为M=2，此时的P_M=4>M+1，所以P_M=P_M-(M+1)=4-（2+1）=1，即Phs_sel_num=4-3=1，故CK_PHS_S=Phs_1，N=N+1=2+1=3，于是可变整数分频模块103输出的CK_D_N信号的第三个上升沿是对其所输入的时钟Phs_0的3分频的结果，因为CK_PHS_S=Phs_1，所以CK_FD信号的第三个上升沿是CK_D_N信号的第三个上升沿被延迟到时钟Phs_1的上升沿时刻才出现。
在第K=2次分频，因为P_M=P_M+P=1+2=3，即Phs_sel_num=Phs_sel_num+P=1+2=3。因为M=2，此时的P_M=3=M+1，所以P_M=P_M-(M+1)=3-（2+1）=0，故CK_PHS_S=Phs_0，N=N+1=3，于是可变整数分频模块103输出的CK_D_N信号的第四个上升沿是对其所输入的时钟Phs_0的3分频的结果，因为CK_PHS_S=Phs_0，所以CK_FD信号的第四个上升沿是CK_D_N信号的第四个上升沿被延迟到时钟Phs_0的上升沿时刻才出现，此时实际上CK_D_N信号的第四个上升沿和时钟Phs_0的上升沿是同时出现的，CK_FD信号也同时随CK_D_N信号的第四个上升沿和时钟Phs_0的上升沿的出现而出现。
按照图8的算法继续递推下去就能得到准确的2+2/3分频的结果。
从整个图10的时序中可以看出，最终由D触发器104输出的CK_FD信号和时钟Phs_0的关系为：时钟Phs_0（Phs_1、Phs_2）频率和CK_FD信号频率比为8/3，即
Fractional Divider Num=N.F=N+P/(M+1)=2+2/3=8/3
由图9和图10两个时序图可以看出，由压控振荡器20输出的信号的经过本发明实施例的固定小数分频器进行分频之后的信号实现了所需要的小数分频。
由上述方案可以看出，对于满足
Divider Num=N.F=N+P/(M+1)
的固定小数的如图7所示的固定小数分频器10，利用压控振荡器的多相位（Phase）时钟输出（Phs_0、……、Phs_M），在一个分频周期里通过合理选择不同相位（Phase）时钟对整数分频后的信号（如CK_D_N信号）利用D触发器104做延迟，而产生小数分频的结果。和传统的实现小数分频锁相环（Fraction-N PLL）的技术相比，具有不引入量化噪声，周期抖动（Period Jitter）相对较小的优点。
随上述实施例，本发明同时提供一种小数分频锁相环，该小数分频锁相环包括：鉴相器、环路滤波器、压控振荡器以及图7所示及如上所述的固定小数分频器；其中，所述鉴相器，用于鉴别输入信号与小数分频信号的相差，以输出与所述相差具有一确定关系的电压信号；所述环路滤波器，用于对所述电压信号进行滤波；所述压控振荡器，用于以滤波后的电压信号作为控制电压进而产生并输出M+1个等相位的时钟信号；所述固定小数分频器，用于根据一小数分频参数和所述M+1个等相位的时钟信号进行小数分频，以获得一小数分频信号，并将所述小数分频信号反馈给所述鉴相器。
图11为本发明实施例提供的一种任意小数分频器10’电路结构图。该任意小数分频器10’利用前述的固定小数的分频器原理并结合了传统的小数分频锁相环（Fraction-N PLL）方法，可以更有效地降低由量化噪声产生的毛刺（Spur）而不需要将低通滤波器的带宽降低很多。
该任意小数分频器10’包括：除法模块101’、相选择模块102’、可变整数分频模块103’、D触发器104’、转换模块105’、乘法模块106’、加法器107’和SDM模块（sigma-delta模块）108’。其中：
乘法模块106’用于接收一小数分频参数（Fractional Divider NUM）并将其进行乘以(M+1)运算，将运算结果以两部分信号进行输出，其中，将运算结果中的整数部分Integ_part发送给所述加法器107’，将运算结果中的小数部分Fractional_part发送给所述SDM模块108’。
其中，所述小数分频参数为：
Fractional Divider NUM=N.F
其中，Fractional Divider NUM为小数分频参数，N.F是一种小数的表示形式，N表示所述小数分频参数的整数部分，.F即0.F表示所述小数分频参数的小数部分，N为整数，“.”为小数点，“F”为小数部分的值。
乘法模块106’对所述小数分频参数的计算为：
N.F×(M+1)=N×(M+1)+0.F×(M+1)=N×(M+1)+T+0.S
其中，T+0.S为小数分频参数的小数部分0.F乘以(M+1)后的结果，即
0.F×(M+1)=T+0.S
其中，T表示0.F乘以(M+1)的结果中的整数部分，0.S表示0.F乘以(M+1)的结果中的小数部分，T为整数，且0<T<M+1。
SDM模块108’用于将所输入的小数部分Fractional_part进行处理，依据所述小数部分Fractional_part即0.S产生一组伪随机整数序列Sn的SDM输出信号SDM_OUT，并将伪随机整数序列Sn的SDM输出信号SDM_OUT发送给加法器107’，所述伪随机整数序列的平均值等于所述小数部分Fractional_part（即0.S）。SDM模块即为sigma-delta（西格玛-德尔塔）模块，其作用就是根据输入信号产生伪随机整数序列信号，该伪随机整数序列平均值等于输入信号。例如，特别的以1Bit（比特）的SDM模块为例，如果SDM模块产生的序列值是0,1,0,1,0,1……，那么所产生的分频（即伪随机序0,1,0,1,0,1……）的平均值就是0.5，即产生了小数分频值0.5。关于sigma-delta模块，为本领域已有技术，此处不再赘述。
加法器107’用于将所输入的整数部分Integ_part和SDM输出信号SDM_OUT（伪随机整数序列Sn）相加，以生成第一整数值Integ_1并发送给除法模块101’。
除法模块101’将所输入的第一整数值Integ_1进行除以(M+1)运算，以生成一等值小数分频参数Fractional Divider NUM_1，并将所述等值小数分频参数Fractional Divider NUM_1发送给转换模块105’。例如，若除法模块101’所输入的第一整数值Integ_1为8，(M+1)的值为5，那么经过所述除法模块101’的运算得到8/5=1+3/5的等值小数分频参数Fractional Divider NUM_1。
经过除法模块101’后所生成的等值小数分频参数Fractional Divider NUM_1表示为：
N.F=N+T/(M+1)+Sn/(M+1)=N+(Sn+T)/(M+1)
即，在每一个SDM模块的时钟周期，所述除法模块的输出值为
N.F=N+(T+Sn)/(M+1)
其中，Sn为所述SDM模块输出的伪随机整数序列。
假定SDM模块输出是1Bit，0.S经过SDM模块后输出的是0或1的伪随机整数序列Sn，则在每一个SDM模块的时钟周期，除法模块的输出值是N+(T+Sn)/(M+1)，即N+(0+T)/(M+1)或者N+(1+T)/(M+1)。
若令Sn+T=P，则任意小数分频器10’的小数分频参数表现形式与钴锭小数分频起10的小数分频参数表现形式相同。
转换模块105’，用于接收所述等值小数分频参数Fractional Divider NUM_1，依据所输入的等值小数分频参数Fractional Divider NUM_1，产生一相选择值Phs_sel_num和一整数分频值Integ，并将相选择值Phs_sel_num发送给相选择模块102’，将整数分频值Integ发送给可变整数分频模块103’。
其中，转换模块105’依据所述等值小数分频参数Fractional Divider NUM_1，所产生的相选择值Phs_sel_num为区间[0,M]的正整数。
转换模块105’依据所述等值小数分频参数Fractional Divider NUM_1，所产生并发送给相选择模块102’的初始相选择值为P=Phs_sel_num，所产生并发送给可变整数分频模块103’的初始整数分频值为N。
当进行分频时，所述转换模块105’对所述相选择值Phs_sel_num进行判断：
若Phs_sel_num+P<M+1，则所述转换模块通过公式
Phs_sel_num=Phs_sel_num+P
产生新的相选择值Phs_sel_num并发送给所述相选择模块102’，同时产生值为N的整数分频值Integ发送给所述可变整数分频模块103’；
若Phs_sel_num+P≥M+1，则所述转换模块105’通过公式
Phs_sel_num=Phs_sel_num+P-(M+1)
产生新的相选择值Phs_sel_num并发送给所述相选择模块102’，同时产生值为N+1的整数分频值Integ发送给所述相选择模块102’。
相选择模块102’用于接收所述相选择值Phs_sel_num，并从一压控振荡器20接收M+1个等相位的时钟（Clock），从所接收的M+1个等相位时钟中选择与所述相选择值Phs_sel_num相对应的相位（phase）时钟以CK_PHS_S信号发送给D触发器104’的CK端。其中，如图11所示，M+1个等相位的时钟包括时钟Phs_0、时钟Phs_1、……、时钟Phs_M，其中可设时钟Phs_0为M+1个等相位的时钟中的基准相位时钟。
所述相选择模块102’，依据如下关系从所述M+1个等相位的时钟中选择与所述相选择值Phs_sel_num相对应的相位时钟：
若Phs_sel_num=m，则选择时钟Phs_m；
其中，Phs_sel_num为相选择值，所述时钟Phs_m为M+1个等相位的时钟中的第m个时钟，0≤m≤M。
可变整数分频模块103’从压控振荡器20接收M+1个等相位的时钟中的基准相位时钟信号，即时钟Phs_0的信号，并从所述除法模块101’接收所述整数分频值Integ，依据所述整数分频值Integ和基准相位时钟信号（时钟Phs_0的信号）产生CK_D_N信号发送给所述D触发器104’的D端，具体来说将所述基准相位时钟信号进行依据所述整数分频值Integ的整数分频，以获得整数分频后的CK_D_N信号并发送给所述D触发器104的D端。例如，若输入的整数分频值Integ为8，就进行基准相位时钟信号的8分频，若输入的整数分频值Integ为9，就进行基准相位时钟信号的9分频，若输入的整数分频值Integ为10，就进行基准相位时钟信号的10分频，若输入的整数分频值Integ为N，就进行基准相位时钟信号的N分频，若输入的整数分频值Integ为N+1，就进行基准相位时钟信号的N+1分频。
D触发器104’依据所输入的CK_PHS_S信号和CK_D_N信号，从其Q端（输出端）输出CK_FD信号给鉴相器30，进而实现任意小数分频。
图11中，SDM模块108’与可变整数分频模块103'的组合是采用了传统的小数分频锁相环（Fraction-N PLL）的设计，输入的小数部分是0.F，其中，“0”表示整数部分为“0”，该0.F是为图10中所示的输入的小数分频参数（Fractionaldivider NUM）。
设0.F×(M+1)=T+0.S，其中P是乘以(M+1)后的整数部分，0.S是乘以(M+1)后的小数部分；则
0.F=T/(M+1)+0.S/(M+1)
小数部分经过SDM模块后输出伪随机整数序列Sn，和整数部分（N×（M+1）+T）相加后的值经过除法器的运算得到：
N.F=N+（Sn+T）/(M+1)=N+P/(M+1)，如令Sn+T=P
其中P/(M+1)采用上述（图7所示）固定小数分频器的方法进行。
将图11所示的任意小数分频器10’与图7所示的固定小数分频器10进行比较。相同的是：相选择模块102’与相选择模块102功能相同，可变整数分频模块103’与可变整数分频模块103功能相同，D触发器104’与D触发器104功能相同，转换模块101与转换模块105’功能相同。不同的是：任意小数分频器10’比固定小数分频器10多出了由乘法模块106’、SDM模块108’、加法器107’和除法模块101’构成的电路；图11中，转换模块105’所接收的小数信号fraction和整数分频值Integ的形式就相当于图7中转换模块101所接收的小数分频参数Fractional dividerNUM。
例如，图7中转换模块101所接收的小数分频参数Fractional divider NUM的形式为N+P/(M+1)，即
Fractional divider NUM=N+P/(M+1)
其中，N即是整数分频部分，相当于图11中的整数分频值Integ，P/(M+1)即是小数分频部分，相当于图11中的小数信号fraction。
该任意小数分频器10’利用前述的固定小数的分频器原理并结合了传统的小数分频锁相环（Fraction-N PLL）方法，可以更有效地降低由量化噪声产生的毛刺（Spur）而不需要将低通滤波器的带宽降低很多。
随上述实施例，本发明同时提供一种小数分频锁相环，该小数分频锁相环包括：鉴相器、环路滤波器、压控振荡器以及图11所示及如上所述的任意小数分频器；其中，所述鉴相器，用于鉴别输入信号与小数分频信号的相差，以输出与所述相差具有一确定关系的电压信号；所述环路滤波器，用于对所述电压信号进行滤波；所述压控振荡器，用于以滤波后的电压信号作为控制电压进而产生并输出M+1个等相位的时钟信号；所述任意小数分频器，用于根据一小数分频参数和所述M+1个等相位的时钟信号进行小数分频，以获得一小数分频信号，并将所述小数分频信号反馈给所述鉴相器。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (18)
1.一种固定小数分频器，其特征在于，包括：
转换模块、相选择模块、可变整数分频模块和D触发器；其中，
所述转换模块，用于依据所输入的一小数分频参数产生一相选择值和一整数分频值，并将所述相选择值发送给所述相选择模块，将整数分频值发送给所述可变整数分频模块；
所述相选择模块，用于接收所述相选择值和M+1个等相位的时钟，从所述M+1个等相位的时钟中选择与所述相选择值相对应的相位时钟发送给所述D触发器的CK端；
所述可变整数分频模块，用于接收所述M+1个等相位的时钟中的一基准相位时钟信号和所述整数分频值，依据所述整数分频值将所述基准相位时钟信号进行整数分频后的信号发送给所述D触发器的D端；
所述D触发器，用于依据其CK端和D端输入的信号，从其Q端产生一小数分频信号。
2.根据权利要求1所述的固定小数分频器，其特征在于，所述小数分频参数为：
Fractional Divider NUM=N.F=N+P/(M+1)
其中，1/(M+1)<=0.F<=M/(M+1)；
其中，Fractional Divider NUM即N.F为小数分频参数，N为正整数，M为正整数，P为整数，且0<P<M+1，0.F为N.F中的小数部分。
3.根据权利要求2所述的固定小数分频器，其特征在于：
所述转换模块依据N+P/(M+1)的小数分频参数，所产生的相选择值为区间[0,M]的正整数。
4.根据权利要求2所述的固定小数分频器，其特征在于：
所述转换模块依据N+P/(M+1)的小数分频参数，所产生并发送给所述相选择模块的初始相选择值为P，所产生并发送给可变整数分频模块的初始整数分频值为N。
5.根据权利要求4所述的固定小数分频器，其特征在于，当进行分频时，所述转换模块对所述相选择值进行判断：
若Phs_sel_num+P<M+1，则所述转换模块通过公式
Phs_sel_num=Phs_sel_num+P
产生新的相选择值并发送给所述相选择模块，同时产生值为N的整数分频值发送给所述可变整数分频模块；
若Phs_sel_num+P≥M+1，则所述转换模块通过公式
Phs_sel_num=Phs_sel_num+P-(M+1)
产生新的相选择值并发送给所述相选择模块，同时产生值为N+1的整数分频值发送给所述可变整数分频模块；
其中，Phs_sel_num为相选择值。
6.根据权利要求2所述的固定小数分频器，其特征在于，所述相选择模块，依据如下关系从所述M+1个等相位的时钟中选择与所述相选择值相对应的相位时钟：
若Phs_sel_num=m，则选择时钟Phs_m；
其中，Phs_sel_num为相选择值，所述时钟Phs_m为M+1个等相位的时钟中的第m个时钟，0≤m≤M。
7.根据权利要求2所述的固定小数分频器，其特征在于，所述可变整数分频模块，依据如下关系将所述基准相位时钟信号进行整数分频：
若输入的整数分频值为N，就进行所述基准相位时钟信号的N分频；若输入的整数分频值为N+1，就进行基准相位时钟信号的N+1分频。
8.一种小数分频锁相环，包括：
鉴相器，用于鉴别输入信号与小数分频信号的相差，以输出与所述相差具有一确定关系的电压信号；
环路滤波器，用于对所述电压信号进行滤波；
压控振荡器，用于以滤波后的电压信号作为控制电压进而产生并输出M+1个等相位的时钟信号；
其特征在于，还包括：
如权利要求1至7任一项所述的固定小数分频器，用于根据一小数分频参数和所述M+1个等相位的时钟信号进行小数分频，以获得一小数分频信号，并将所述小数分频信号反馈给所述鉴相器。
9.一种任意小数分频器，其特征在于，包括：
乘法模块、SDM模块、加法器、除法模块、转换模块、相选择模块、可变整数分频模块和D触发器；其中
所述乘法模块，用于接收一小数分频参数并将其进行乘以(M+1)运算，将运算结果中的整数部分发送给所述加法器，将运算结果中的小数部分发送给所述SDM模块；
所述SDM模块，用于依据所述小数部分产生一组伪随机整数序列，并将所述伪随机整数序列发送给所述加法器，该伪随机整数序列的平均值等于所述小数部分；
所述加法器，用于将所述整数部分和伪随机整数序列相加，以生成第一整数值；
所述除法模块，用于将所述第一整数值进行除以(M+1)运算，以生成一等值小数分频参数；
所述转换模块，用于接收所述等值小数分频参数，依据所述等值小数分频参数产生一相选择值和一整数分频值，并将所述相选择值发送给所述相选择模块，将整数分频值发送给所述可变整数分频模块；
所述相选择模块，用于接收所述相选择值和M+1个等相位的时钟，从所述M+1个等相位的时钟中选择与所述相选择值相对应的相位时钟发送给所述D触发器的CK端；
所述可变整数分频模块，用于接收所述M+1个等相位的时钟中的一基准相位时钟信号和所述整数分频值，依据所述整数分频值将所述基准相位时钟信号进行整数分频后的信号发送给所述D触发器的D端；
所述D触发器，用于依据其CK端和D端输入的信号，从其Q端产生一小数分频信号。
10.根据权利要求9所述的任意小数分频器，其特征在于，所述小数分频参数为：
Fractional Divider NUM=N.F
其中，Fractional Divider NUM为小数分频参数，N表示所述小数分频参数的整数部分，.F即0.F表示所述小数分频参数的小数部分，N为整数。
11.根据权利要求10所述的任意小数分频器，其特征在于，所述乘法模块对所述小数分频参数的计算为：
N.F×(M+1)=N×(M+1)+0.F×(M+1)=N×(M+1)+T+0.S
其中，T+0.S为小数分频参数的小数部分0.F乘以(M+1)后的结果，即
0.F×(M+1)=T+0.S
其中，T表示0.F乘以(M+1)的结果中的整数部分，0.S表示0.F乘以(M+1)的结果中的小数部分，T为整数，且0<T<M+1。
12.根据权利要求11所述的任意小数分频器，其特征在于，经过所述除法模块后所生成的等值小数分频参数表示为：
N.F=N+T/(M+1)+Sn/(M+1)
即，在每一个SDM模块的时钟周期，所述除法模块的输出值为
N.F=N+(T+Sn)/(M+1)
其中，Sn为所述SDM模块输出的伪随机整数序列。
13.根据权利要求12所述的任意小数分频器，其特征在于：
所述转换模块依据所述等值小数参数所产生的相选择值为区间[0,M]的正整数。
14.根据权利要求13所述的任意小数分频器，其特征在于：
所述转换模块依据所述等值小数参数所产生并发送给所述相选择模块的初始相选择值为P=Phs_sel_num，所产生并发送给可变整数分频模块的初始整数分频值为N。
15.根据权利要求14所述的任意小数分频器，其特征在于，当进行分频时，所述转换模块对所述相选择值进行判断，设在每个SDM时钟周期产生的序列是Sn，且令Sn+T=P，那么：
若Phs_sel_num+P<M+1，则所述转换模块通过公式
Phs_sel_num=Phs_sel_num+P
产生新的相选择值Phs_sel_num并发送给所述相选择模块，同时产生值为N的整数分频值发送给所述可变整数分频模块；
若Phs_sel_num+P≥M+1，则所述转换模块通过公式
Phs_sel_num=Phs_sel_num+P-(M+1)
产生新的相选择值Phs_sel_num并发送给所述相选择模块，同时产生值为N+1的整数分频值发送给所述可变整数分频模块；
其中，Phs_sel_num为相选择值。
16.根据权利要求12所述的任意小数分频器，其特征在于，所述相选择模块，依据如下关系从所述M+1个等相位的时钟中选择与所述相选择值相对应的相位时钟：
若Phs_sel_num=m，则选择时钟Phs_m；
其中，Phs_sel_num为相选择值，所述时钟Phs_m为M+1个等相位的时钟中的第m个时钟，0≤m≤M。
17.根据权利要求12所述的任意小数分频器，其特征在于，所述可变整数分频模块，依据如下关系将所述基准相位时钟信号进行整数分频：
若输入的整数分频值为N，则进行所述基准相位时钟的N分频，若输入的整数分
频值为N+1，则进行所述基准相位时钟的N+1分频。
18.一种小数分频锁相环，包括：
鉴相器，用于鉴别输入信号与小数分频信号的相差，以输出与所述相差具有一确定关系的电压信号；
环路滤波器，用于对所述电压信号进行滤波；
压控振荡器，用于以滤波后的电压信号作为控制电压进而产生并输出M+1个等相位的时钟信号；
其特征在于，还包括：
如权利要求9至17任一项所述的任意小数分频器，用于根据一小数分频参数和所述M+1个等相位的时钟信号进行小数分频，以获得一小数分频信号，并将所述小数分频信号反馈给所述鉴相器。
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