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CN104536511B - 一种基于rtc计时的时钟切换电路 - Google Patents

一种基于rtc计时的时钟切换电路 Download PDF

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  • General Physics & Mathematics (AREA)
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Abstract

一种基于RTC计时的时钟切换电路，该电路主要通过两个分频时钟产生器去控制分频出来的待切换的时钟。在进行时钟切换时，分频时钟产生器利用切换选择信号去调整两个待切换时钟的相位，使得这两个时钟可以在切换点上做到无延迟无缝切换，进而保证了RTC时钟在多次切换后计时的精准性。

Description

一种基于RTC计时的时钟切换电路
技术领域
本发明涉及硬件设计领域，特别涉及一种基于RTC计时的时钟切换电路。
背景技术
现有技术的时钟切换电路，在解决时钟切换时，一般产生毛刺和亚稳态问题。在解决此问题时，基本做法都是对控制信号用要切换的时钟采一拍以上，以避免在时钟切换的时候产生毛刺和亚稳态。但没考虑到切换过程中时钟会延迟一拍或以上才输出的问题。这样的时钟在使用RTC计时电路时，会随时钟频率切换变高，而让计时时钟越走越慢。
图1是比较常见的时钟切换电路，当sel时钟选择信号由高变为低时，输出clk_out时钟则由clk_a切换到clk_b，在电路设计中充分考虑到了在时钟切换时避免毛刺和亚稳态出现。在切换过程中先把clk_b关掉，再把sel选择信号用clk_a时钟上升下降沿各采一拍。然后再开启clk_a的输出，波形图如图2所示。该电路很好的解决了时钟切换时，避免掉出现时钟输出出现毛刺和亚稳态的风险。但这种电路则带来在时钟切换时，要延迟一拍以上才能有时钟输出。如图2所示,虚线a到b之间为时钟输出计时“真空期”。如果拿这个时钟去做RTC精准时钟计时则会随着切换次数的增加而越来越慢。
发明内容
基于上述情况，本发明提出了一种基于RTC计时的时钟切换电路，该电路主要通过两个分频时钟产生器去控制分频出来的待切换的时钟。在进行时钟切换时，分频时钟产生器利用切换选择信号去调整两个待切换时钟的相位，使得这两个时钟可以在切换点上做到无延迟无缝切换。
一种基于RTC计时的时钟切换电路，由两个分频时钟产生器、6个与门、3个或门、3个反相器、8个D触发器组成；其中，第一反相器输出端分别连接第一与门、第二与门的输入端；第一与门输出端连接第一触发器的D端；第一触发器的Q端与第二触发器的D端相连；第二触发器的Q端连接第一或门的输入端；第一或门的输出端和第一时钟分别连接第五与门的两个输入端；第一中频时钟分别作为第一触发器、第二触发器以及第一分频时钟产生器的时钟输入端；
第六触发器的端分别和第一与门、第二与门的输入端相连；第二与门输出连接第三触发器的D端；第一时钟作为第三触发器的时钟输入端；第一时钟经过第二反相器反相后输出作为第四触发器的时钟输入端；第三触发器的Q端连第四接触发器的D端；第四触发器的Q端连接第一或门输入端；
时钟选择信号分别连接第三与门、第四与门的输入端；第四与门输出端连接第七触发器的D端；第七触发器的Q端与第八触发器的D端相连；第八触发器的Q端连接第二或门的输入端；第二或门的输出端和第二时钟分别连接第六与门的两个输入端；第二中频时钟分别作为第七触发器DFF7和第八触发器DFF8以及第二分频时钟产生器的时钟输入端；
第四触发器DFF4的端分别和第三与门、第四与门的输入端相连；第三与门输出连接第五触发器的D端；第二时钟作为第五触发器的时钟输入端；第一时钟经过第三反相器反相后输出作为第六触发器的时钟输入端；第五触发器的Q端连第六接触发器的D端；第六触发器的Q端连接第二或门输入端；
第五与门、第六与门分别与第三或门的输入端相连；所述第一中频时钟通过所述第一分频时钟产生器输出产生所述第一时钟;所述第二中频时钟通过所述第二分频时钟产生器输出产生所述第二时钟。
进一步地，在切换所述第一时钟与所述第二时钟时，根据所述选择信号去调整所述第一分频时钟产生器产生的时钟相位与所述第二分频时钟产生器产生的时钟相位。
进一步地，所述第一时钟与所述第二时钟为低频时钟，分别由第一分频时钟产生器和第二分频时钟产生器产生。
相对于现有技术，本发明提供的一种基于RTC计时的时钟切换电路，主要通过两个分频时钟产生器去控制分频出来的待切换的时钟。在进行时钟切换时，分频时钟产生器利用切换选择信号去调整两个待切换时钟的相位，使得这两个时钟可以在切换点上做到无延迟无缝切换，进而保证了RTC时钟在多次切换后计时的精准性。
附图说明
图1是现有的时钟切换电路的结构示意图；
图2是现有的时钟切换电路输出信号的波形图；
图3是本发明一种基于RTC计时的时钟切换电路的结构示意图；
图4是本发明一种基于RTC计时的时钟切换电路输出信号的波形图。
具体实施方式
以下结合其中的较佳实施方式对本发明方案进行详细阐述。本发明的时钟切换电路是由两中频时钟分频为低频时钟，作时钟切换的对象为低频时钟。两中频时钟的分频时钟产生器则在时钟切换时，起到无缝无延时切换的关键作用。
图3中示出了一种基于RTC计时的时钟切换电路的结构示意图。
一种时钟切换电路，由两个分频时钟产生器、6个与门、3个或门、3个反相器、8个D触发器组成。
第一中频时钟clk_1Mhz通过第一分频时钟产生器CLKDIV1输出产生分频低频第一时钟clk_a;第二中频时钟clk_2Mhz通过第二分频时钟产生器CLKDIV2输出产生分频低频第二时钟clk_b;
第一反相器I1输出端分别连接第一与门A1、第二与门A2的输入端；第一与门A1输出端连接第一触发器DFF1的D端；第一触发器DFF1的Q端与第二触发器DFF2的D端相连；第二触发器DFF2的Q端连接第一或门OR1的输入端；第一或门OR1的输出端和第一时钟clk_a分别连接第五与门A5的两个输入端；第一中频时钟clk_1Mhz分别作为第一触发器DFF1和第二触发器DFF2以及第一分频时钟产生器CLKDIV1的时钟输入端。
第六触发器DFF6的端分别和第一与门A1、第二与门A2的输入端相连；第二与门A2输出连接第三触发器DFF3的D端；第一时钟clk_a作为第三触发器DFF3的时钟输入端；第一时钟clk_a经过第二反相器I2反相后输出作为第四触发器DFF4的时钟输入端；第三触发器DFF3的Q端连第四接触发器DFF4的D端；第四触发器DFF4的Q端连接第一或门OR1输入端。
时钟选择信号sel分别连接第三与门A3、第四与门A4的输入端；第四与门A4输出端连接第七触发器DFF7的D端；第七触发器DFF7的Q端与第八触发器DFF8的D端相连；第八触发器DFF8的Q端连接第二或门OR2的输入端；第二或门OR2的输出端和第二时钟clk_b分别连接第六与门A6的两个输入端；第二中频时钟clk_2Mhz分别作为第七触发器DFF7和第八触发器DFF8以及第二分频时钟产生器CLKDIV2的时钟输入端。
第四触发器DFF4的端分别和第三与门A3、第四与门A4的输入端相连；第三与门A3输出连接第五触发器DFF5的D端；第二时钟clk_b作为第五触发器DFF5的时钟输入端；第一时钟clk_a经过第三反相器I3反相后输出作为第六触发器DFF6的时钟输入端；第五触发器DFF5的Q端连第六接触发器DFF6的D端；第六触发器DFF6的Q端连接第二或门OR2输入端。
第五与门A5、第六与门A6分别与第三或门OR3的输入端相连。第三或门OR3输出就是本发明要得到的无延迟无缝切换时钟。
上述的第一分频时钟产生器和第二分频时钟产生器产生的时钟频率可以是中频或低频，通常采用低频，本实施例也使用低频。
当中频时钟改成高频时钟时，也可以由分频时钟产生器产生高频、中频或低频的时钟频率。
如图3所示:sel为时钟选择控制信号，但sel为1时则选择由中频时钟clk_2Mhz分频产生的低频时钟第二时钟clk_b作为输出。但sel为0时则选择由中频时钟clk_1Mhz分频产生的低频时钟clk_a作为输出。
如图4所示，假设sel一开始为1，选择clk_b作为clk_out的输出时钟。但sel由1变为0时，表示时钟需要从clk_b切换到clk_a进行输出。
首先sel信号经过由clk_b作为时钟输入端两级D触发器上升和下降沿采样后滤掉切换时的毛刺和亚稳态成为sel_b_n_r信号，sel_b_n_r信号经过第二或门OR2成为clk_b_gat。
在图4的g时刻clk_b_gat由1变成0。此时clk_b_gat和clk_b经过第六与门A6相与之后为clk_b_out信号。Clk_b_out在g时刻被关掉。刚好为clk_b的下降沿时被关掉。之所以最后要用clk_b的下降沿去采一拍控制信号sel_b_r也是为了保证clk_b能在下降沿被关掉，这样可以保证经过第六与门A6相与关掉时没有毛刺产生。
此时第六触发器DFF6的端输出的sel_b_n_r_n也由0变成1。送给由第一中频时钟clk_1Mhz作为输入端的第一触发器DFF1进行采一拍。目的也是为了信号在跨时钟域传输避免毛刺与亚稳态问题的产生。
经过第一触发器DFF1采样后得到信号rst_div_r,用以控制产生clk_a的分频时钟产生器。Rst_div_r会让分频时钟产生器同步复位，并让分频时钟产生器重新分频计数，且在计数第一个分频周期时少计数clk_1Mhz的一个时钟周期。以弥补前面第一触发器DFF1采样延迟的一个时钟周期。如图4所示，在b时刻clk_a时钟被重新复位分频。目的就是保持clk_b被关掉的同时。Clk_a可以无延迟的无缝衔接上。
rst_div_a信号经过第二触发器DFF2再采一拍，目的是得到的rst_div_a_r信号经过第一或门OR1与clk_a经过第五与门A5的时候可以无毛刺输出。如图4所示，在c时刻。clk_a_out输出时钟clk_a信号。clk_a_out与clk_b_out经过第三或门OR3就得到无缝无延迟切换出来的时钟clk_out.时钟也由clk_b切换到clk_a。
同理当sel时钟选择信号由0跳变为1时，图3这个对称电路所示，时钟输出clk_out也可以无缝无延迟的从clk_a切换到clk_b。
以上所述实例仅表达了本发明的实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (3)

1.一种基于RTC计时的时钟切换电路，由两个分频时钟产生器、6个与门、3个或门、3个反相器、8个D触发器组成；其特征在于，第一反相器输出端分别连接第一与门、第二与门的输入端；第一与门输出端连接第一触发器的D端；第一触发器的Q端与第二触发器的D端相连；第二触发器的Q端连接第一或门的输入端；第一或门的输出端和第一时钟分别连接第五与门的两个输入端；第一中频时钟分别作为第一触发器、第二触发器以及第一分频时钟产生器的时钟输入端；
第六触发器的端分别和第一与门、第二与门的输入端相连；第二与门输出连接第三触发器的D端；第一时钟作为第三触发器的时钟输入端；第一时钟经过第二反相器反相后输出作为第四触发器的时钟输入端；第三触发器的Q端连第四接触发器的D端；第四触发器的Q端连接第一或门输入端；
时钟选择信号分别连接第三与门、第四与门的输入端，时钟选择信号连接到第一反相器的输入端；第四与门输出端连接第七触发器的D端；第七触发器的Q端与第八触发器的D端相连；第八触发器的Q端连接第二或门的输入端；第二或门的输出端和第二时钟分别连接第六与门的两个输入端；第二中频时钟分别作为第七触发器和第八触发器以及第二分频时钟产生器的时钟输入端；
第四触发器的端分别和第三与门、第四与门的输入端相连；第三与门输出连接第五触发器的D端；第二时钟作为第五触发器的时钟输入端；第一时钟经过第三反相器反相后输出作为第六触发器的时钟输入端；第五触发器的Q端连第六接触发器的D端；第六触发器的Q端连接第二或门输入端；
第五与门、第六与门的输出端分别与第三或门的输入端相连；所述第一中频时钟通过所述第一分频时钟产生器输出产生所述第一时钟；所述第二中频时钟通过所述第二分频时钟产生器输出产生所述第二时钟。
2.根据权利要求1所述的基于RTC计时的时钟切换电路，其特征在于，在切换所述第一时钟与所述第二时钟时，根据所述选择信号去调整所述第一分频时钟产生器产生的时钟相位与所述第二分频时钟产生器产生的时钟相位。
3.根据权利要求1所述的基于RTC计时的时钟切换电路，其特征在于，所述第一时钟与所述第二时钟为低频时钟，由第一分频时钟产生器和第二分频时钟产生器产生。
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Denomination of invention: RTC (Real Time Clock) timing based clock switching circuit

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Granted publication date: 20171031

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