CN104409503A - 多叉指栅极结构mosfet的版图设计 - Google Patents
多叉指栅极结构mosfet的版图设计 Download PDFInfo
- Publication number
- CN104409503A CN104409503A CN201410674653.8A CN201410674653A CN104409503A CN 104409503 A CN104409503 A CN 104409503A CN 201410674653 A CN201410674653 A CN 201410674653A CN 104409503 A CN104409503 A CN 104409503A
- Authority
- CN
- China
- Prior art keywords
- grid structure
- fork finger
- finger grid
- body contact
- strip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000013461 design Methods 0.000 title claims abstract description 33
- 239000002184 metal Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 239000000463 material Substances 0.000 claims description 10
- 238000009826 distribution Methods 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 10
- 230000010354 integration Effects 0.000 abstract description 6
- 210000000746 body region Anatomy 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 description 13
- 150000002500 ions Chemical class 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提出了一种多叉指栅极结构MOSFET的版图设计，包括半导体衬底、第一多叉指栅极结构、第二多叉指栅极结构、体接触区、源区及漏区，体接触区为第一多叉指栅极结构及第二多叉指栅极结构共用。通过采用体接触区公用的方法，可以提高体接触区利用率，降低寄生电容。相比较普通的体接触器件，其有源区的利用率高，在相同总的栅宽条件下，体接触区域面积减小了一半，可以集成度提高。因为中间体区为两侧有源区公用，金属连线所占面积降低，可以降低寄生电容。在不增加布线难度的情况下实现两侧栅极的并联，减小了栅极电阻。在不增加布线难度的情况下实现两侧漏极的并联，减小了漏极电阻。器件版图结构该设计方法在射频电路领域具有一定的应用价值。
Description
技术领域
本发明涉及半导体器件技术领域，特别是涉及一种多叉指栅极结构MOSFET的版图设计。
背景技术
随着半导体技术的不断发展，金属氧化物半导体场效应晶体管(MOSFET)广泛应用于集成电路设计中。绝缘硅技术(SOI)，由于具有埋氧层，其寄生电容低，器件的直接频率相对于体硅技术更高，而且，SOI技术实现了单个器件的全介质隔离，消除了闩锁效应，并且泄漏电流低，十分适合低功耗，高性能的应用领域。随着高阻衬底的应用，绝缘硅衬底上集成高品质的集成电感成为可能，且集成度更高，同时由于其抗串扰能力强，在SoC芯片领域具有优势，有利于数字、模拟、射频电路的集成。相对于射频技术中广泛使用的化合物技术，其成本低廉，更适合民用消费类电子。基于以上优点，绝缘硅技术在射频技术领域获得了广泛的关注。然后，浮体效应的存在也限制了其在模拟射频领域的应用，体接触技术实现了抑制浮体效应，在射频电路中获得广泛应用。然而，体接触技术引入了额外的寄生参数，如寄生电阻、寄生电容的影响，会影响器件的射频性能，尤其是震荡频率降低了器件的截止频率和振荡频率，如何改善器件的频率特性一直是器件工作着的研究重点。
发明内容
鉴于现有技术中的缺陷，本发明的目的是提供一种新型的多插指栅极结构MOSFET的版图设计，减小寄生电阻和寄生电容，提高最大震荡频率,尤其是针对插指数较少的应用条件下，相对于传统的设计方法，效果明显。
为实现上述目的及其他相关目的，本发明提供一种多叉指栅极结构MOSFET的版图设计，所述多叉指栅极结构MOFET至少包括：半导体衬底、第一多叉指栅极结构、第二多叉指栅极结构、体接触区、源区及漏区；所述第一多叉指栅极结构与所述第二多叉指栅极结构均包括：两个平行分布的第一条状栅极及多个位于所述两个第一条状栅极之间且与所述第一条状栅极垂直连接的第二条状栅极；所述第一条状栅极及第二条状栅极将所述半导体衬底隔成多个区域，所述源区及漏区交替分布于所述多个区域内；所述体接触区为多个，平行分布于所述第一多叉指栅极结构及所述第二多叉指栅极结构之间，为所述第一多叉指栅极结构及所述第二多叉指栅极结构所共用；所述第一多叉指栅极结构内的源区与所述第二多叉指栅极结构内的源区通过金属线层与所述体接触区互联。
优选地，靠近所述体接触区的两个所述第一条状栅极分别横跨所述体接触区，所述两个第一条状栅极与所述体接触区部分重叠，且所述两个第一条状栅极之间相隔一定的间距。
优选地，所述第一多叉指栅极结构内的各个所述漏区分别通过金属线层短接，所述第二多叉指栅极结构内的各个所述漏区通过金属线层短接。
优选地，所述第一多叉指栅极结构内的漏区与所述第二多叉指栅极结构内的漏区通过金属线层并联。
优选地，所述第一多叉指栅极结构内的栅极与所述第二多叉指栅极结构内的栅极通过金属线层并联。
优选地，所述第一多叉指栅极结构与所述第二多叉指栅极结构对称地分布在所述体接触区的两端。
优选地，所述体接触区的数量与每个多叉指栅极结构内的所述第二条状栅极的数量相同，所述体接触区与所述第一条状栅极垂直；且每个所述体接触区位于其两端的所述第二条状栅极在所述半导体衬底上的投影连线上。
优选地，所述第一多叉指栅极结构内的所有源区、所述第二多叉指栅极结构内的所有源区及所有的所述体接触区通过金属线层互联在一起。
优选地，所述第一多叉指栅极结构及所述第二多叉指栅极结构均包括位于所述半导体衬底上的栅介质层及位于所述栅介质层上的栅极材料层。
优选地，所述多叉指栅极结构MOSFET的版图设计还包括虚拟栅极，所述虚拟栅极分别位于所述第一多叉指栅极结构及所述第二多叉指栅极结构的两端，且位于每个多叉指栅极结构内的所述两个第一条状栅极之间的区域，与每个多叉指栅极结构内的所述第一条状栅极及所述第二条状栅极均相隔一定的间距。
如上所述，本发明的多叉指栅极结构MOSFET的版图设计，具有以下有益效果：(1)相比较普通的多叉指栅极结构MOSFET的版图设计，其有源区的利用率高，在相同总的栅宽条件下，体接触区域面积减小了一半，可以提高集成度；(2)体接触区被其两侧有源区公用，金属连线所占面积降低，可以降低寄生电容；(3)在不增加布线难度的情况下实现第一多叉指栅极结构及第二多叉指栅极结构的并联，减小了漏区电阻；(4)在不增加布线难度的情况下实现第一多叉指栅极结构内的漏区与第二多叉指栅极结构内的漏区的并联，减小了漏区电阻。
附图说明
图1显示为本发明的多叉指栅极结构MOSFET的版图设计的俯视结构示意图。
图2显示为本发明的多叉指栅极结构MOSFET的版图设计沿AA’截面的结构示意图。
图3显示为本发明的多叉指栅极结构MOSFET的版图设计沿BB’截面的结构示意图。
元件标号说明
10 半导体衬底
101 背衬底
102 埋氧层
103 顶层硅
20 第一多叉指栅极结构
201 第一条状栅极
202 第二条状栅极
21 第二多叉指栅极结构
22 虚拟栅极
2021 栅介质层
2022 栅极材料层
30 体接触区
31 体区
40 源区
50 漏区
60 金属线层
70 接触孔
80 隔离结构
90 第一导电类型离子注入区
91 第二导电类型离子注入区
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，本发明提供一种多叉指栅极结构MOSFET的版图设计，所述多叉指栅极结构MOFET至少包括：半导体衬底10、第一多叉指栅极结构20、第二多叉指栅极结构21、体接触区30、源区40及漏区50；所述第一多叉指栅极结构20与所述第二多叉指栅极结构21均包括：两个平行分布的第一条状栅极201及多个位于所述两个第一条状栅极201之间且与所述第一条状栅极201垂直连接的第二条状栅极202；所述第一条状栅极201及所述第二条状栅极202将所述半导体衬底10隔成多个区域，所述源区40及漏区50交替分布于所述多个区域内；所述体接触区30为多个，平行分布于所述第一多叉指栅极结构20及所述第二多叉指栅极结构21之间，为所述第一多叉指栅极结构20及所述第二多叉指栅极结构21所共用；所述第一多叉指栅极结构20内的源区40与所述第二多叉指栅极结构21内的源区40经由接触孔70通过金属线层60与所述体接触区30互联。将一个所述体接触区30为两边的所述第一多叉指栅极结构20及所述第二多叉指栅极结构21共用并进行有效地体接触，相较于传统的多叉指栅极结构MOSFET的版图设计，在总的栅宽不便的前提下，体接触区的面积减小了一半，节省了器件在芯片中所占的空间，提高了器件的集成度；同时，使得金属连线所占的面积降低，进而有效地降低器件的寄生电容。
具体的，所述半导体衬底10可以为SOI衬底、体硅衬底、GaAs衬底、GaN衬底、InP衬底等，优选地，本实施例中，所述半导体衬底10为SOI衬底。需要说明的是，一般地，本实施例的版图设计可以适用于基于各种材料衬底的MOSFET设计。
具体的，所述多叉指栅极结构还包括第一有源区(未示出)、第二有源区(未示出)及连接所述第一有源区及第二有源区的多个支有源区(未示出)。所述第一多叉指栅极结构20内的所述第二条状栅极202、所述源区40及所述漏区50均位于所述第一有源区对应的区域；所述第二多叉指栅极结构21内的所述第二条状栅极202、所述源区40及所述漏区50均位于所述第二有源区对应的区域；所述体接触区30位于所述支有源区对应的区域。即所述第一有源区与所述第一多叉指栅极结构20内的所述第二条状栅极202、所述源区40及所述漏区50所在的区域相重合；所述第二有源区与所述第二多叉指栅极结构21内的所述第二条状栅极202、所述源区40及所述漏区50所在的区域相重合；所述支有源区对应的区域与所述体接触区30所在的区域重合。
具体的，所述源区40及所述漏区50通过对第一导电类型离子注入区域90内的第一有源区及第二有源区进行第一导电类型的离子注入而形成；所述体接触区30通过对第二导电类型离子注入区域91内的支有源区进行第二导电类型的离子注入而形成。
具体的，所述第一多叉指栅极结构20与所述第二多叉指栅极结构21对称地分布在所述体接触区30的两端。所述体接触区30的数量与每个多叉指栅极结构内的所述第二条状栅极202的数量相同，所述体接触区30与所述第一条状栅极201垂直；且每个所述体接触区30位于其两端的所述第二条状栅极202在所述半导体衬底10上的投影连线上。
具体的，靠近所述体接触区30的两个所述第一条状栅极201分别横跨所述体接触区30，所述两个第一条状栅极201与所述体接触区30部分重叠，且所述两个第一条状栅极201之间相隔一定的间距。所述第一条状栅极201与所述体接触区30部分重叠，可以在对所述体接触区30进行离子注入时对注入的离子实现阻挡，从而可以形成有效地体接触区，进而抑制浮体效应。
具体的，所述第一多叉指栅极结构20内的各个所述漏区50分别经由接触孔70通过金属线层60短接，所述第二多叉指栅极结构21内的各个所述漏区50经由接触孔70通过金属线层60短接；所述第一多叉指栅极结构20内的漏区50与所述第二多叉指栅极结构21内的漏区50经由接触孔70通过金属线层并联。在不增加布线难度的情况下将所述第一多叉指栅极结构20内的漏区50与所述第二多叉指栅极结构21内的漏区50通过金属线层并联，可以有效地降低漏区电阻，提高器件的性能，并在一定程度上降低电流在漏区电阻上的功耗。
具体的，所述第一多叉指栅极结构20内的栅极与所述第二多叉指栅极结构21内的栅极通过金属线层并联。在不增加布线难度的情况下将所述第一多叉指栅极结构20内的栅极与所述第二多叉指栅极结构21内的栅极通过金属线层并联，可以有效地降低器件的栅极电阻，在提高器件射频性能的同时，降低了由栅电阻造成的噪声；同时可以明显提高器件的最大振荡频率。需要说明的是，所述第一多叉指栅极结构20内的栅极及所述第二多叉指栅极结构21内的栅极均由远离所述体接触区30的第一条状栅极201引出，即在远离所述体接触区30的第一条状栅极201上方形成连接所述栅极及金属线层的接触孔70最终实现所述第一多叉指栅极结构20内的栅极与所述第二多叉指栅极结构21内的栅极的并联。
具体的，所述第一多叉指栅极结构20内的所有源区40、所述第二多叉指栅极结构21内的所有源区40及所有的所述体接触区30经由接触孔70通过金属线层60互联在一起。具体的连接方式为，所述的所述体接触区30经由接触孔70通过一根平行于所述第一条状栅极201的金属线层60相连接，所述第一多叉指栅极结构20内的所有源区40、所述第二多叉指栅极结构21内的所有源区40分别经由接触孔70通过金属线层60与平行于所述第一条状栅极201的金属线层60相连接。
具体的，所述多叉指栅极结构MOSFET的版图设计还可以包括虚拟栅极22，所述虚拟栅极22分别位于所述第一多叉指栅极结构20及所述第二多叉指栅极结构21的两端，且位于每个多叉指栅极结构内的所述两个第一条状栅极201之间的区域，与每个多叉指栅极结构内的所述第一条状栅极201及所述第二条状栅极202均相隔一定的间距。
如图2所示，图2为图1沿AA’截面的结构示意图。由图2可知，所述半导体衬底10为SOI衬底，由下至上依次包括背衬底101、埋氧层102和顶层硅103；所述顶层硅103内形成有体区31、与所述体区31相连接的所述体接触区30及位于所述体区31远离所述体接触区30一侧的隔离结构80；所述半导体衬底10上形成有栅极，此处，所述栅极为第二条状栅极202，所述第二条状栅极202包括结合于所述半导体衬底10上的栅介质层2021和位于所述栅介质层2021上的栅极材料层2022；所述体接触区30及所述栅极分别通过接触孔70与金属线层60相连通。所述栅介质层2021的材料可以为二氧化硅、氮化硅或高k介质材料等，所述栅极材料层2022的材料可以为多晶硅或金属等。需要说明的是，以上所列举的几种材料仅为本发明的几种优选方案，在实际的生产中，并不限定于此。
需要说明的是，所述第二条状栅极202的上方及四周形成有隔离介质层(未示出)，所述接触孔70形成于所述隔离介质层内，所述金属线层60形成于隔离介质层上方。
如图3所示，图3为图1沿BB’截面的结构示意图。由图3可知，所述体区31将各所述源区40及各漏区50隔开。
本发明的多叉指栅极结构MOSFET的版图设计的结构的制作方法至少包括以下步骤：
步骤一：提供一半导体衬底，在所述半导体衬底上形成有源区；
步骤二：在形成有有源区的半导体衬底上生长栅介质层；
步骤三：在所述栅介质层上形成栅极材料层；
步骤四：对源区及漏区所对应的区域进行离子注入，所注入的离子为第一导电类型的离子，第一导电类型的离子注入区域为图1中的第一导电类型离子注入区域90；
步骤五：对体接触区对应的区域进行离子注入，所注入的离子为第二导电类型的离子，所述第二导电类型的离子注入区域为图1中的第二导电类型离子注入区域91；
步骤六：刻蚀形成接触孔；
步骤七：沉积金属形成金属电极的互联。
具体的，所述第一导电类型的离子可以为N型离子，而此时所述第二导电类型的离子为P型离子。
具体的，所述第一导电类型的离子可以为P型离子，而此时所述第二导电类型的离子为N型离子。
综上所述，本发明提出了一种多叉指栅极结构MOSFET的版图设计，通过采用体接触区公用的方法，可以提高体接触区利用率，降低寄生电容，同时，采用多边连接的方式，可以实现较低的栅电阻。相比较普通的体接触器件，其有源区的利用率高，在相同总的栅宽条件下，体接触区域面积减小了一半，可以提高集成度；因为中间体区为两侧有源区公用，金属连线所占面积降低，可以降低寄生电容；在不增加布线难度的情况下实现两侧栅极的并联，减小了栅极电阻；在不增加布线难度的情况下实现两侧漏极的并联，减小了漏极电阻；工艺无需额外的更改，便可实现；所述器件版图结构该设计方法在射频电路领域具有一定的应用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种多叉指栅极结构MOSFET的版图设计，其特征在于，包括：半导体衬底、第一多叉指栅极结构、第二多叉指栅极结构、体接触区、源区及漏区；
所述第一多叉指栅极结构与所述第二多叉指栅极结构均包括：两个平行分布的第一条状栅极及多个位于所述两个第一条状栅极之间且与所述第一条状栅极垂直连接的第二条状栅极；所述第一条状栅极及第二条状栅极将所述半导体衬底隔成多个区域，所述源区及漏区交替分布于所述多个区域内；
所述体接触区为多个，平行分布于所述第一多叉指栅极结构及所述第二多叉指栅极结构之间，为所述第一多叉指栅极结构及所述第二多叉指栅极结构所共用；
所述第一多叉指栅极结构内的源区与所述第二多叉指栅极结构内的源区通过金属线层与所述体接触区互联。
2.根据权利要求1所述的多叉指栅极结构MOSFET的版图设计，其特征在于：靠近所述体接触区的两个所述第一条状栅极分别横跨所述体接触区，所述两个第一条状栅极与所述体接触区部分重叠，且所述两个第一条状栅极之间相隔一定的间距。
3.根据权利要求1所述的多叉指栅极结构MOSFET的版图设计，其特征在于：所述第一多叉指栅极结构内的各个所述漏区分别通过金属线层短接，所述第二多叉指栅极结构内的各个所述漏区通过金属线层短接。
4.根据权利要求3所述的多叉指栅极结构MOSFET的版图设计，其特征在于：所述第一多叉指栅极结构内的漏区与所述第二多叉指栅极结构内的漏区通过金属线层并联。
5.根据权利要求1所述的多叉指栅极结构MOSFET的版图设计，其特征在于：所述第一多叉指栅极结构内的栅极与所述第二多叉指栅极结构内的栅极通过金属线层并联。
6.根据权利要求1所述的多叉指栅极结构MOSFET的版图设计，其特征在于：所述第一多叉指栅极结构与所述第二多叉指栅极结构对称地分布在所述体接触区的两端。
7.根据权利要求6所述的多叉指栅极结构MOSFET的版图设计，其特征在于：所述体接触区的数量与每个多叉指栅极结构内的所述第二条状栅极的数量相同，所述体接触区与所述第一条状栅极垂直；且每个所述体接触区位于其两端的所述第二条状栅极在所述半导体衬底上的投影连线上。
8.根据权利要求1所述的多叉指栅极结构MOSFET的版图设计，其特征在于：所述第一多叉指栅极结构内的所有源区、所述第二多叉指栅极结构内的所有源区及所有的所述体接触区通过金属线层互联在一起。
9.根据权利要求1所述的多叉指栅极结构MOSFET的版图设计，其特征在于：所述第一多叉指栅极结构及所述第二多叉指栅极结构均包括位于所述半导体衬底上的栅介质层及位于所述栅介质层上的栅极材料层。
10.根据权利要求1至9中任一项所述的多叉指栅极结构MOSFET的版图设计，其特征在于：所述多叉指栅极结构MOSFET的版图设计还包括虚拟栅极，所述虚拟栅极分别位于所述第一多叉指栅极结构及所述第二多叉指栅极结构的两端，且位于每个多叉指栅极结构内的所述两个第一条状栅极之间的区域，与每个多叉指栅极结构内的所述第一条状栅极及所述第二条状栅极均相隔一定的间距。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410674653.8A CN104409503B (zh) | 2014-11-21 | 2014-11-21 | 多叉指栅极结构mosfet的版图设计 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410674653.8A CN104409503B (zh) | 2014-11-21 | 2014-11-21 | 多叉指栅极结构mosfet的版图设计 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104409503A true CN104409503A (zh) | 2015-03-11 |
| CN104409503B CN104409503B (zh) | 2017-05-17 |
Family
ID=52647118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410674653.8A Expired - Fee Related CN104409503B (zh) | 2014-11-21 | 2014-11-21 | 多叉指栅极结构mosfet的版图设计 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104409503B (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105895703A (zh) * | 2016-04-15 | 2016-08-24 | 中国科学院上海微系统与信息技术研究所 | N型动态阈值晶体管、制备方法及提高工作电压的方法 |
| CN108735727A (zh) * | 2017-04-14 | 2018-11-02 | 中芯国际集成电路制造(上海)有限公司 | 晶体管版图结构、晶体管及制作方法 |
| CN116070579A (zh) * | 2021-11-03 | 2023-05-05 | 长鑫存储技术有限公司 | 一种集成电路版图检测方法、装置及存储介质 |
| CN117558749A (zh) * | 2024-01-11 | 2024-02-13 | 英诺赛科（珠海）科技有限公司 | 一种氮化镓器件结构 |
| WO2024045217A1 (zh) * | 2022-08-31 | 2024-03-07 | 长鑫存储技术有限公司 | 字线驱动器的版图及存储器 |
| US12389632B2 (en) | 2021-03-31 | 2025-08-12 | Skyworks Solutions, Inc. | Transistors having self-aligned body tie |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070090414A1 (en) * | 2005-10-24 | 2007-04-26 | Kabushiki Kaisha Toshiba | Semiconductor device including ESD protective element |
| US20080265291A1 (en) * | 2007-04-30 | 2008-10-30 | Freescale Semiconductor, Inc. | Mosfet device including a source with alternating p-type and n-type regions |
| CN100433366C (zh) * | 2002-03-22 | 2008-11-12 | 西利康尼克斯股份有限公司 | 沟槽形栅极的mis器件的结构和制造方法 |
| CN101657901A (zh) * | 2006-12-28 | 2010-02-24 | 马维尔国际贸易有限公司 | 具有低导通电阻的mos器件的几何图形 |
| CN101764136A (zh) * | 2009-12-24 | 2010-06-30 | 中国科学院上海微系统与信息技术研究所 | 一种可调节垂直栅soi cmos器件沟道电流的叉指型结构 |
-
2014
- 2014-11-21 CN CN201410674653.8A patent/CN104409503B/zh not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100433366C (zh) * | 2002-03-22 | 2008-11-12 | 西利康尼克斯股份有限公司 | 沟槽形栅极的mis器件的结构和制造方法 |
| US20070090414A1 (en) * | 2005-10-24 | 2007-04-26 | Kabushiki Kaisha Toshiba | Semiconductor device including ESD protective element |
| CN101657901A (zh) * | 2006-12-28 | 2010-02-24 | 马维尔国际贸易有限公司 | 具有低导通电阻的mos器件的几何图形 |
| US20080265291A1 (en) * | 2007-04-30 | 2008-10-30 | Freescale Semiconductor, Inc. | Mosfet device including a source with alternating p-type and n-type regions |
| CN101764136A (zh) * | 2009-12-24 | 2010-06-30 | 中国科学院上海微系统与信息技术研究所 | 一种可调节垂直栅soi cmos器件沟道电流的叉指型结构 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105895703A (zh) * | 2016-04-15 | 2016-08-24 | 中国科学院上海微系统与信息技术研究所 | N型动态阈值晶体管、制备方法及提高工作电压的方法 |
| CN105895703B (zh) * | 2016-04-15 | 2019-09-13 | 中国科学院上海微系统与信息技术研究所 | N型动态阈值晶体管、制备方法及提高工作电压的方法 |
| CN108735727A (zh) * | 2017-04-14 | 2018-11-02 | 中芯国际集成电路制造(上海)有限公司 | 晶体管版图结构、晶体管及制作方法 |
| US12389632B2 (en) | 2021-03-31 | 2025-08-12 | Skyworks Solutions, Inc. | Transistors having self-aligned body tie |
| CN116070579A (zh) * | 2021-11-03 | 2023-05-05 | 长鑫存储技术有限公司 | 一种集成电路版图检测方法、装置及存储介质 |
| WO2024045217A1 (zh) * | 2022-08-31 | 2024-03-07 | 长鑫存储技术有限公司 | 字线驱动器的版图及存储器 |
| CN117558749A (zh) * | 2024-01-11 | 2024-02-13 | 英诺赛科（珠海）科技有限公司 | 一种氮化镓器件结构 |
| CN117558749B (zh) * | 2024-01-11 | 2024-05-03 | 英诺赛科（珠海）科技有限公司 | 一种氮化镓器件结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104409503B (zh) | 2017-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104409503B (zh) | 多叉指栅极结构mosfet的版图设计 | |
| KR101968351B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| CN104362174B (zh) | Soi动态阈值晶体管 | |
| CN102842610B (zh) | Igbt芯片及其制作方法 | |
| US20150035053A1 (en) | Device and method for a ldmos design for a finfet integrated circuit | |
| CN102593170B (zh) | 一种基于绝缘体上硅的射频ldmos晶体管结构 | |
| CN104183628A (zh) | 半导体装置 | |
| CN103745988B (zh) | 一种高压驱动电路的隔离结构 | |
| CN103441131A (zh) | 部分耗尽绝缘体上硅器件结构 | |
| CN114464675A (zh) | 复合栅igbt器件结构及其制备方法 | |
| CN108735727B (zh) | 晶体管版图结构、晶体管及制作方法 | |
| CN104300001B (zh) | 一种mosfet芯片布局结构 | |
| CN104124275B (zh) | 回形多叉指场效应晶体管及其制备方法 | |
| US9269830B2 (en) | Junction field effect transistor and analog circuit | |
| CN106960879B (zh) | 一种改善射频开关特性的mosfet结构 | |
| CN104465780B (zh) | 沟槽型场效应晶体管及其制造方法 | |
| CN104733392B (zh) | 用于绝缘体上硅射频开关器件结构的制造方法 | |
| US8981485B2 (en) | Power transistor having a top-side drain and forming method thereof | |
| CN104658999B (zh) | 用于多层结构的层间连接件 | |
| CN101577279B (zh) | 一种抗辐照的多叉指cmos器件 | |
| TWI414051B (zh) | 半導體結構及其製造方法 | |
| CN107221558A (zh) | 一种soi层变掺杂的bcd器件及其制造方法 | |
| KR101790818B1 (ko) | 반도체 소자 | |
| CN106952906B (zh) | 一种多外延半导体器件及其制造方法 | |
| CN104899343B (zh) | 交叉栅结构mosfet及多叉指栅结构mosfet的版图设计 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20170517 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |