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CN104377132A - 半导体器件及其制造方法 - Google Patents

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CN104377132A
CN104377132A CN201310351422.9A CN201310351422A CN104377132A CN 104377132 A CN104377132 A CN 104377132A CN 201310351422 A CN201310351422 A CN 201310351422A CN 104377132 A CN104377132 A CN 104377132A
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CN
China
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gate
substrate
gate stack
semiconductor device
dielectric layer
Prior art date
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Application number
CN201310351422.9A
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朱慧珑
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Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
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Publication date
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Priority to US14/402,304 priority patent/US20160240624A1/en
Priority to PCT/CN2013/082534 priority patent/WO2015021670A1/zh
Publication of CN104377132A publication Critical patent/CN104377132A/zh
Priority to US15/424,642 priority patent/US9825135B2/en
Pending legal-status Critical Current

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Abstract

本申请提供了半导体器件及其制造方法。一示例方法可以包括：在衬底上形成牺牲栅堆叠；在牺牲栅堆叠的侧壁上形成栅侧墙；在衬底上形成层间电介质层，并对其平坦化，以露出牺牲栅堆叠；部分地回蚀牺牲栅堆叠以形成开口；对所得的开口进行扩大，以使开口呈现从靠近衬底一侧向远离衬底一侧逐渐增大的形状；以及去除剩余的牺牲栅堆叠，并在栅侧墙内侧形成栅堆叠。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体领域，更具体地，涉及一种半导体器件及其制造方法。
背景技术
随着半导体器件的不断小型化，逐渐采用高K栅介质/金属栅配置代替传统的SiO2/多晶硅栅配置。与之相适应，后栅(gate last)工艺正逐渐替代先栅(gate first)工艺。
在后栅工艺中，先利用牺牲栅堆叠来进行器件制造处理。随后，去除牺牲栅，并代之以真正的栅堆叠。然而，牺牲栅去除之后留下的空间正变得越来越小，因此要在其中填充真正的栅堆叠变得越来越困难。
发明内容
本公开的目的至少部分地在于提供一种半导体器件及其制造方法，以改善栅堆叠的填充。
根据本公开的一个方面，提供了一种制造半导体器件的方法。该方法可以包括：在衬底上形成牺牲栅堆叠；在牺牲栅堆叠的侧壁上形成栅侧墙；在衬底上形成层间电介质层，并对其平坦化，以露出牺牲栅堆叠；部分地回蚀牺牲栅堆叠以形成开口；对所得的开口进行扩大，以使开口呈现从靠近衬底一侧向远离衬底一侧逐渐增大的形状；以及去除剩余的牺牲栅堆叠，并在栅侧墙内侧形成栅堆叠。
根据本公开的另一方面，提供了一种半导体器件。该半导体器件可以包括：衬底；在衬底上形成的栅堆叠以及位于栅堆叠侧壁上的栅侧墙，其中，栅侧墙所限定的体积至少在其远离衬底一侧的一部分中呈现从靠近衬底一侧向远离衬底一侧逐渐增大的形状。
根据本公开的实施例，在去除牺牲栅堆叠之后，可以通过例如原子或离子轰击，来使栅侧墙内侧的空间至少在其上部扩大，特别是呈现从下向上逐渐增大的形状。这有助于改善随后栅堆叠向该空间中的填充。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1-5是示出了根据本公开实施例的制造半导体器件流程的示意图；
图6-8是示出了根据本公开另一实施例的制造半导体器件流程的示意图；
图9-21是示出了根据本公开再一实施例的制造半导体器件流程的示意图；以及
图22是示出了根据本公开又一实施例的半导体器件的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种半导体器件。该半导体器件可以包括在衬底上形成的栅堆叠以及位于栅堆叠侧壁上的栅侧墙。栅侧墙所限定的体积在其远离衬底处相对于其靠近衬底处扩大。因此，这种形式的栅侧墙(在其内侧)限定了上大下小的空间(在此，将远离衬底一侧称作“上”，将靠近衬底一侧称作“下”)。从而，栅堆叠相对易于填充到这样的空间中。
根据一示例，栅侧墙所限定的体积至少在其位于远离衬底一侧(例如，上侧)的一部分中，可以从靠近衬底一侧(例如，下侧)向着远离衬底一侧(例如，上侧)尺寸逐渐增大，从而呈现例如上大下小的斗状。这样的栅侧墙易于制造。
栅堆叠可以包括各种合适的配置。例如，栅堆叠可以包括栅介质层(例如，高K栅介质层)和栅导体层(例如，金属栅导体层)的叠层，在它们之间还可以形成功函数调节层。栅堆叠可以用于平面型器件如MOSFET。具体地，栅堆叠可以形成于衬底中的有源区上，从而在有源区中限定沟道区。在沟道区两侧的有源区中，可以形成源区和漏区。另外，栅堆叠可以用于立体型器件如FinFET。具体地，栅堆叠可以与衬底上形成的鳍相交，并因此在鳍中限定沟道区。在沟道区两侧的鳍两端部中，可以形成源区和漏区。为防止源漏区之间经由鳍底部的泄漏，该半导体器件还可以包括在鳍与栅堆叠相交部分(具体地，沟道区)下方的区域中形成的穿通阻挡部(PTS)。
根据一有利示例，栅堆叠没有填充满栅侧墙所限定的体积。例如，栅导体层可以相对于栅侧墙远离衬底一侧的端部(例如，上端部)凹进。凹进的栅导体层上可以覆盖有电介质层。这种情况下，可以改善源/漏区接触部的工艺裕度。
根据本公开的其他实施例，提供了一种制造半导体器件的方法，该方法尤其适用于后栅工艺。根据后栅工艺，可以在衬底上形成牺牲栅堆叠，然后可以利用牺牲栅堆叠进行器件制造(例如，形成源区和漏区)。随后，可以去除牺牲栅堆叠，从而在栅侧墙内侧留下栅槽。代替直接向栅槽中填充真正的栅堆叠，可以对栅侧墙进行处理，使栅槽在其上部增大。这样，可以相对容易地向栅槽中填充栅堆叠。为了在对栅侧墙处理期间保护有源区或鳍，在对栅侧墙处理之前，牺牲栅堆叠可以部分地去除，而在对栅侧墙处理之后，可以去除剩余的牺牲栅堆叠。对栅侧墙的处理例如可以通过原子和/或离子轰击来进行。根据一有利示例，可以采用等离子体溅射。
本公开可以各种形式呈现，以下将描述其中一些示例。
图5是示出了根据本公开实施例的半导体器件的示意图。如图5所示，该半导体器件可以包括在衬底100上形成的栅堆叠。栅堆叠可以包括栅介质层110和栅导体层112。此外，该半导体器件还可以包括在栅堆叠(该示例中，栅介质层110)侧壁上形成的栅侧墙106。栅侧墙106可以被成形为使得其所限定的体积(例如，其内侧的体积，在该示例中，具体地是栅堆叠所占据的体积)在远离衬底处相对于靠近衬底处增大。在该示例中，所述体积在其上部呈现上大下小的斗状。
另外，图5中还示出了衬底100上形成的层间电介质层108。该层间电介质层108的上表面可以与栅堆叠的上表面齐平。
该半导体器件例如可以如下来制造。
具体地，如图1所示，提供衬底100。衬底100可以是各种形式的合适衬底，例如体半导体衬底如Si、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。在此，以体硅衬底及硅系材料为例进行描述。但是需要指出的是，本公开不限于此。
在衬底100上可以形成牺牲栅堆叠。例如，可以通过淀积，依次形成牺牲栅介质层102和牺牲栅导体层104。牺牲栅介质层102可以包括氧化物(例如，SiO2)，牺牲栅导体层104可以包括多晶硅。之后，例如通过光刻，可以将牺牲栅介质层102和牺牲栅导体层104构图为牺牲栅堆叠。可以牺牲栅堆叠为掩模，进行晕圈(halo)和延伸区(extension)注入。然后，可以在栅堆叠的侧壁上，形成栅侧墙106。例如，栅侧墙106可以通过在衬底上共形淀积一层氮化物(例如氮化硅)，并对该氮化物层进行选择性刻蚀如反应离子刻蚀(RIE)来形成。随后，可以栅堆叠和栅侧墙106为掩模，进行源/漏注入。还可以进行退火处理，以激活注入的离子，并形成源/漏区(未示出)。
在图1中，示出了单层的栅侧墙106。但是，本公开不限于此。例如，栅侧墙106可以包括两层或更多层的配置。
然后，可以所得到的结构上形成层间电介质层108。例如，可以通过淀积氧化物，然后进行平坦化如化学机械抛光(CMP)来形成层间电介质层108。在平坦化时，可以栅侧墙106为停止点，从而可以露出牺牲栅堆叠。
随后，如图2所示，可以通过选择性刻蚀如RIE，部分地回蚀牺牲栅堆叠(在该示例中，牺牲栅导体层104)。回蚀深度例如为约10nm-60nm。于是，在栅侧墙106内侧形成开口。
接下来，如图3所示(见其中示出的箭头)，可以对图2所示结构的上表面进行原子和/或离子轰击，例如等离子体溅射，优选地用Ar、N等等离子轰击，以将开口扩大。由于图2所示结构的形貌(中间凹进)以及由此造成的对于原子和/或离子轰击的负载条件，栅侧墙至少在其上部的表面形成为倾斜，使得该部分倾斜的表面限定出从上向下渐缩(tapered)的空间。当进行基本上竖直的轰击时，扩大的开口可以自对准于剩余的牺牲栅堆叠。因此，较非自对准扩大的开口方法而言，可以节省器件所占面积并减少制造成本。
在此，栅侧墙106的高度(在多层配置的情况下，是指多层栅侧墙作为整体的高度)可以变化相对较小或几乎没有改变。即，原子和/或离子轰击可以改变栅侧墙106上端面的形状，而较少地或基本上没有去除栅侧墙106的上端部(在多层配置的情况下，内侧的栅侧墙的上端部可能被去除，而外侧的至少一层或多层的上端部极少地或基本上没有被去除，从而整体上高度几乎不变，且上端面形成为倾斜)。
之后，可以如图4所示，例如通过选择性刻蚀如RIE，进一步去除剩余的栅堆叠(包括剩余的牺牲栅导体层104和牺牲栅介质层102)。于是，就在栅侧墙106内侧留下了由栅侧墙106限定的空间G(也称作“栅槽”)。
在图4的示例中，栅槽G在其上部呈现从下向上逐渐增大的形状。但是，本公开不限于此。例如，如果栅侧墙允许的话，则栅槽G甚至可以在其整个高度上从其顶部一直到其底部(即，衬底100的表面)呈渐缩状。另外，栅槽G的尺寸变化也不限于这种逐渐变化。本领域技术人员应理解，只要栅槽G在其上部相对于底部增大，就可以相对容易地向其中填充真正的栅堆叠。此外，栅槽G的上端面不限于图4中所示的直线状倾斜，而是可以包括由于原子和/或离子轰击造成的起伏，甚至可以呈曲线状倾斜。
随后，如图5所示，可以在栅槽G中填充栅堆叠。例如，可以在图4所示的结构上，通过淀积，依次形成栅介质层110和栅导体层112。例如，栅介质层110可以包括高K栅介质如HfO2等，厚度为约0.5-3nm；栅导体层112可以包括金属栅导体如TiAl、TiN等。另外，金属栅导体层112不限于图示的单层结构，也可以包括多层结构。由于栅槽G在其上部尺寸增大，从而栅堆叠向其中的填充可以变得相对容易。
接下来，例如通过回蚀，去除栅介质层110和栅导体层112在栅槽G之外的部分，并因此形成栅堆叠。回蚀时，可以侧墙为停止点。
在图5的示例中，示出了栅介质层110和栅导体层112将栅槽G完全填满的示例。但是，本公开不限于此。例如，金属栅导体层112可以形成为较薄，使得栅槽G并未完全填满。之后，还可以在金属栅导体层112之上例如通过淀积进一步形成多晶硅或金属层等。
根据一示例，还可以在衬底100的表面上通过淀积或热氧化形成界面层(未示出)。界面层可以包括氧化物(例如氧化硅)，厚度为约0.3-1.4nm。高K栅介质层可以形成在该界面层上。
这里需要指出的是，在以上描述中，对于后栅工艺本身的处理和参数没有进行详细描述。本领域技术人员可以设想多种合适的处理和参数。
根据本公开的另一实施例，在得到图5所示的结构之后，还可以进一步部分地回蚀栅导体层112，如图6所示。例如，回蚀后栅导体层112的高度为约10nm-50nm。然后，可以如图7所示，栅槽G内由于回蚀产生的空间中填充电介质层114(例如，氮化物)，以覆盖栅导体层112。这里需要指出的是，尽管图7中将电介质层114示出为位于栅槽G内，但是其也可以延伸到删除G之外从而从层间电介质层108上延伸。
图7中这种结构的优点在于可以改善源/漏区接触部的工艺裕度。例如，如图8所示，当在层间电介质层108中形成接触部118时，由于电介质层114的存在，接触部118相对于源/漏区的对准要求可以相对宽松。例如，在图8的示例中，接触部118已经偏移到经过栅侧墙106。而这种偏移在图5所示的结构中是不利的。此外，接触部118可以形成的相对较大。
图21是示出了根据本公开另一实施例的半导体器件的示意图。如图21所示，该半导体器件可以包括在衬底1000上形成的鳍1004以及与鳍1004相交的栅堆叠(参见图15)。栅堆叠可以包括栅介质层1022和栅导体层1024。此外，该半导体器件还可以包括在栅堆叠(该示例中，栅介质层1022)侧壁上形成的栅侧墙1012。栅堆叠可以经由隔离层(参见图13中的1006)与衬底隔开。同样地，栅侧墙1012可以被成形为使得其所限定的体积(例如，其内侧的体积，在该示例中，具体地是栅堆叠所占据的体积)在远离衬底处相对于靠近衬底处增大。在该示例中，所述体积在其上部呈现上大下小的斗状。
栅堆叠在鳍1004中限定了沟道区。在鳍1004中在沟道区两侧可以形成源/漏区1014。另外，在沟道区下方，可以形成PTS 1020。在图21的示例中，器件形成于衬底1000中形成的阱区1000-1中。
该半导体器件例如可以如下来制造。
具体地，如图9所示，提供衬底1000。衬底100可以是各种形式的合适衬底，如以上结合图1描述的那些衬底。根据本公开的一些示例，可以在衬底1000中形成阱区1000-1。例如，对于p型器件，可以形成n型阱区；而对于n型器件，可以形成p型阱区。例如，n型阱区可以通过在衬底1000中注入n型杂质如P或As来形成，p型阱区可以通过在衬底1000中注入p型杂质如B来形成。如果需要，在注入之后还可以进行退火。本领域技术人员能够想到多种方式来形成n型阱、p型阱，在此不再赘述。
接下来，可以对衬底1000进行构图，以形成鳍状结构。例如，这可以如下进行。具体地，在衬底1000上按设计形成构图的光刻胶1002。通常，光刻胶1002被构图为一系列平行的等间距线条。然后，如图10所示，以构图的光刻胶1002为掩模，对衬底1000进行刻蚀如RIE，从而形成鳍状结构1004。在此，对衬底1000的刻蚀可以进行到阱区1000-1中。之后，可以去除光刻胶1002。
这里需要指出的是，通过刻蚀所形成的(鳍状结构1004之间的)沟槽的形状不一定是图10中所示的规则矩形形状，可以是例如从上到下逐渐变小的锥台形。另外，所形成的鳍状结构的位置和数目不限于图10所示的示例。
另外，鳍状结构不限于通过直接对衬底进行构图来形成。例如，可以在衬底上外延生长另外的半导体层，对该另外的半导体层进行构图来形成鳍状结构。如果该另外的半导体层与衬底之间具有足够的刻蚀选择性，则在对鳍状结构进行构图时，可以使构图基本上停止于衬底，从而实现对鳍状结构高度的较精确控制。
因此，在本公开中，表述“在衬底上形成鳍或鳍状结构”包括以任何适当的方式在衬底上形成鳍或鳍状结构，表述“在衬底上形成的鳍或鳍状结构”包括以任何适当的方式在衬底上形成的任何适当鳍或鳍状结构。
在通过上述处理形成鳍状结构之后，可以在衬底上形成隔离层。例如，如图11所示，可以在衬底上例如通过淀积形成电介质层(例如，可以包括氧化物如氧化硅)，然后对淀积的电介质层进行回蚀，来形成隔离层1006。通常，淀积的电介质层可以完全覆盖鳍状结构1004，并且在回蚀之前可以对淀积的电介质进行平坦化，如CMP。在衬底1000中形成阱区1000-1的情况下，隔离层1006优选稍稍露出阱区。即，隔离层1006的顶面略低于阱区1000-1的顶面(附图中没有示出它们之间的高度差)。
这里需要指出的是，这种隔离层并不是必须的，特别是在衬底为SOI衬底的情况下。
为改善器件性能，特别是降低源漏泄漏，根据本公开的一示例，如图12中的箭头所示，通过离子注入来形成PTS 1020。例如，对于n型器件而言，可以注入p型杂质，如B、BF2或In；对于p型器件，可以注入n型杂质，如As或P。离子注入可以垂直于衬底表面。控制第一离子注入的参数，使得PTS形成于鳍状结构1004位于隔离层1006表面之下的部分中，并且具有期望的掺杂浓度，例如约5E17-2E19cm-3，并且掺杂浓度应高于衬底中阱区1000-1的掺杂浓度。应当注意，由于鳍状结构1004的形状因子(细长形)，一部分掺杂剂(离子或元素)可能从鳍状结构的露出部分散射出去，从而有利于在深度方向上形成陡峭的掺杂分布。可以进行退火如尖峰退火、激光退火和/或快速退火，以激活注入的掺杂剂。这种PTS有助于减小源漏泄漏。
随后，可以在隔离层1006上形成与鳍相交的栅堆叠。例如，这可以如下进行。具体地，如图13所示，例如通过淀积，形成牺牲栅介质层1008。例如，牺牲栅介质层1008可以包括氧化物，厚度为约0.8-1.5nm。在图13所示的示例中，仅示出了“∏”形的牺牲栅介质层1008。但是，牺牲栅介质层1008也可以包括在隔离层1006的顶面上延伸的部分。然后，例如通过淀积，形成牺牲栅导体层1010。例如，牺牲栅导体层1010可以包括多晶硅。牺牲栅导体层1010可以填充鳍之间的间隙，并可以进行平坦化处理例如CMP。
如图14(图13对应于沿图14中BB′线的截面图)所示，对牺牲栅导体层1010进行构图。在图14的示例中，牺牲栅导体层1010被构图为与鳍状结构相交的条形。根据另一实施例，还可以构图后的牺牲栅导体层1010为掩模，进一步对牺牲栅介质层1008进行构图。
在形成构图的牺牲栅导体之后，例如可以牺牲栅导体为掩模，进行晕圈(halo)注入和延伸区(extension)注入。
接下来，如图15所示，可以在栅导体层1010的侧壁上形成栅侧墙1012。例如，可以通过淀积形成厚度约为5-20nm的氮化物(如氮化硅)，然后对氮化物进行RIE，来形成栅侧墙1012。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。在鳍之间的沟槽为从上到下逐渐变小的锥台形时(由于刻蚀的特性，通常为这样的情况)，栅侧墙1012基本上不会形成于鳍的侧壁上。
在形成侧墙之后，如图16(图16(a)是沿图15中B1B1′线的截面图，图16(b)是沿图15中B2B2′线的截面图，图16(c)是沿图15中CC′线的截面图)所示，可以栅导体及侧墙为掩模，进行源/漏(S/D)注入。在此，如图16(b)中的箭头所示，可以进行倾斜(angular)注入。对于p型器件，可以注入p型杂质，如B、BF2或In；对于n型器件，可以注入n型杂质，如As或P。随后，可以通过退火，激活注入的离子，以形成源/漏区1014。如图16(a)所示，由于栅堆叠的存在，鳍状结构1004与栅堆叠相交部分(沟道区将在其中形成)基本上不会受到S/D注入的影响。
由于S/D注入与PTS的杂质类型相反，S/D注入可以对源/漏区1014下方的PTS 1020进行补偿，例如将PTS 1020中的掺杂剂浓度降低到约5E16-1E19cm-3。从而，PTS 1020大体上位于沟道区下方。对于源/漏区1014下方经补偿后的PTS，在图中没有示出。这种补偿可以改善器件性能，特别是降低源/漏区与衬底之间的结电容。
随后，如图17所示，例如通过淀积，形成层间电介质层1016。层间电介质层1016例如可以包括氧化物。随后，对层间电介质层1016进行平坦化处理例如CMP。该CMP可以停止于栅侧墙1012，从而露出牺牲栅堆叠。
接着，如图18所示，可以通过选择性刻蚀如RIE，部分地回蚀牺牲栅堆叠(在该示例中，牺牲栅导体层1010)。例如，回蚀深度为约10nm-60nm。于是，在栅侧墙1012内侧形成开口。
接下来，如图11所示(见其中示出的箭头)，可以对图2所示结构的上表面进行原子和/或离子轰击，例如等离子体溅射，优选地用Ar、N等等离子轰击，以将开口扩大。参见以上结合图3的描述，栅侧墙至少在其上部的表面形成为倾斜，使得该部分倾斜的表面限定出从上向下渐缩的空间。当进行基本上竖直的轰击时，扩大的开口可以自对准于剩余的牺牲栅堆叠。
之后，可以如图20所示，例如通过选择性刻蚀如RIE，进一步去除剩余的栅堆叠(包括剩余的牺牲栅导体层1010和牺牲栅介质层1008)。于是，就在栅侧墙1012内侧留下了由栅侧墙1012限定的空间G(也称作“栅槽”)。该栅槽G与以上结合图4描述的栅槽类似。
随后，如图21所示，可以在栅槽G中填充栅堆叠，包括栅介质层1022和栅导体层1024。对此，可以参照以上结合图5的详细描述。
根据本公开的另一示例，如图22所示，可以进一步部分地回蚀栅导体层112，并在其上部填充电介质层1018(例如，氮化物)。对此，可以参照以上结合图6和7的详细描述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (9)

1.一种制造半导体器件的方法，包括：
在衬底上形成牺牲栅堆叠；
在牺牲栅堆叠的侧壁上形成栅侧墙；
在衬底上形成层间电介质层，并对其平坦化，以露出牺牲栅堆叠；
部分地回蚀牺牲栅堆叠以形成开口；
对所得的开口进行扩大，以使开口呈现从靠近衬底一侧向远离衬底一侧逐渐增大的形状；以及
去除剩余的牺牲栅堆叠，并在栅侧墙内侧形成栅堆叠。
2.根据权利要求1所述的方法，其中，进行扩大包括：进行原子和/或离子轰击。
3.根据权利要求2所述的方法，其中，原子和/或离子轰击包括：等离子体溅射。
4.根据权利要求1所述的方法，其中，扩大后的开口自对准于剩余的牺牲栅堆叠。
5.根据权利要求1所述的方法，其中，栅堆叠包括栅介质层和栅导体层，该方法还包括：
部分地回蚀栅导体层；
在栅导体层上形成电介质层，以覆盖回蚀后的栅导体层。
6.一种半导体器件，包括：
衬底；
在衬底上形成的栅堆叠以及位于栅堆叠侧壁上的栅侧墙，
其中，栅侧墙所限定的体积至少在其远离衬底一侧的一部分中呈现从靠近衬底一侧向远离衬底一侧逐渐增大的形状。
7.根据权利要求6所述的半导体器件，其中，栅堆叠包括栅介质层和栅导体层，其中栅导体层相对于栅侧墙远离衬底一侧的端部凹进，且该半导体器件还包括覆盖栅导体层的电介质层。
8.根据权利要求6所述的半导体器件，还包括：
在衬底上形成的鳍，其中栅堆叠与鳍相交。
9.根据权利要求8所述的半导体器件，还包括：
在鳍与栅堆叠相交的部分下方的区域中形成的穿通阻挡部。
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