CN104134978B - 具有高的有效维持电压的静电放电（esd）钳位电路 - Google Patents
具有高的有效维持电压的静电放电（esd）钳位电路 Download PDFInfo
- Publication number
- CN104134978B CN104134978B CN201410150364.8A CN201410150364A CN104134978B CN 104134978 B CN104134978 B CN 104134978B CN 201410150364 A CN201410150364 A CN 201410150364A CN 104134978 B CN104134978 B CN 104134978B
- Authority
- CN
- China
- Prior art keywords
- diode
- transistor
- esd
- bus
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000003068 static effect Effects 0.000 title claims description 5
- 238000012423 maintenance Methods 0.000 title claims 5
- 238000000034 method Methods 0.000 claims description 14
- 230000015556 catabolic process Effects 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 claims 2
- 230000005611 electricity Effects 0.000 claims 2
- 241000208340 Araliaceae Species 0.000 claims 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 claims 1
- 235000003140 Panax quinquefolius Nutrition 0.000 claims 1
- 235000008434 ginseng Nutrition 0.000 claims 1
- 230000001681 protective effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 230000015654 memory Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000012549 training Methods 0.000 description 2
- 241000039077 Copula Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002085 persistent effect Effects 0.000 description 1
- 238000012913 prioritisation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000001225 therapeutic effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/921—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs characterised by the configuration of the interconnections connecting the protective arrangements, e.g. ESD buses
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
- H10D89/819—Bias arrangements for gate electrodes of FETs, e.g. RC networks or voltage partitioning circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及具有高的有效维持电压的静电放电（ESD）钳位电路。在一些实施例中，集成电路能包括:操作地耦接到第一电压总线（升压）和参考总线（VSS）的触发电路;包括操作地耦接到第二电压总线的阳极端的二极管，所述第二电压总线与第一电压总线不同;包括操作地耦接到所述触发电路的输出端的栅极、操作地耦接到所述二极管的阴极端的漏极以及操作地耦接到所述参考总线的源极的晶体管；以及操作地耦接到所述第一电压总线、所述第二电压总线和所述参考总线的输入/输出（I/O）单元。
Description
技术领域
本公开通常涉及电子装置，更具体地说涉及静电放电（ESD）钳位电路。
背景技术
集成电路（IC）和其它半导体装置对静电放电（ESD）事件敏感。一般来说，ESD事件起因于先前带电的物体或人的快速放电，这将产生短持续时间的高电流脉冲。例如，携带即使是相对较小的电荷的人在不经意间触及IC的电气端子的时候，也可能会导致IC内部组件的彻底失效。此外，在某些情况下，由ESD引起的退化可能影响IC的长期可靠性。
为了防止ESD事件，可以给IC提供促进静电放电的安全耗散的电路。ESD保护电路的例子是N型金属氧化物半导体（NMOS）或P型MOS（PMOS）钳位器。在存在ESD事件的情况下，钳位器被配置为变成导电的，并使过量的电流流至地。
然而，本发明人已指出传统的ESD保护电路在某些情况下易于失效。例如，通常在半导体制造期间广泛使用的超负荷烧进（Burn-In(BI)）处理过程可能导致ESD钳位器中的电气过载（EOS）损害。其它EOS条件（例如，有噪声的电源环境等等）也可能会对ESD保护电路性能产生负面影响。
概述
根据本公开的一个方面，提供了一种集成电路，包括：触发电路，操作地耦接到第一电压总线和参考总线;二极管，其包括操作地耦接到第二电压总线的阳极端，所述第二电压总线不同于所述第一电压总线;晶体管，其包括操作地耦接到所述触发电路的输出端的栅极、操作地耦接到所述二极管的阴极端的漏极、以及操作地耦接到所述参考总线的源极；以及输入/输出（I/O）单元，其操作地耦接到所述第一电压总线、所述第二电压总线和所述参考总线。
根据本公开的另一方面，提供了一种静电放电（ESD）保护电路，包括：ESD钳位器，其包括与二极管串联的晶体管；以及触发电路，被配置以将所述晶体管的栅极-源极电压设置为大于所述晶体管的漏极-源极电压值的值。
附图说明
本发明通过举例的方式说明并不受附图限制，在附图中类似的参考符号表示相同的元素。附图中的元素是为了简便以及清晰起见而示出的，并且并不必然按比例绘制。
图1是示出了根据一些实施例的具有用于输入/输出（I/O）单元的静电放电(ESD)保护的集成电路（IC）的例子的图。
图2是根据一些实施例的ESD钳位电路的电路图。
图3是示出了根据一些实施例的ESD钳位电路的增加的有效维持电压的曲线图。
图4和图5是示出了“现有技术”ESD钳位电路的操作的电路图。
图6是示出了根据一些实施例的ESD钳位电路的操作的电路图。
图7和图8是示出了根据一些实施例的并行ESD钳位电路组件的电路图。
图9和图10是根据一些实施例的ESD钳位器的图。
图11是根据一些实施例的具有一个或多个电子芯片的装置的印刷电路板（PCB）的例子的图。
具体实施方式
公开了具有高的有效维持电压的升压静电放电（ESD）钳位电路。正如在此所使用的，术语“维持电压”或“Vhold”指最低的漏极-源极（VDS）电压，在该电压，一旦金属-氧化物-半导体（MOS）晶体管被接通其将维持双极传导。由于术语Vhold通常被应用于从单一装置形成的ESD钳位，因此在此使用术语“有效Vhold”来描述由彼此串联耦接的两个或更多个组件形成的ESD钳位器的Vhold。
在一些实施例中，可以使用n沟道MOS（NMOS）或p沟道MOS（PMOS）晶体管爱保护集成电路（IC）免受ESD事件影响。在存在这种ESD事件的情况下，并且当IC未通电的时候，MOS晶体管可以以双极击穿操作为寄生双极结型晶体管（BJT），从而晶体管的表面传导切换为通过体（bulk）的双极传导。在这些情况下，晶体管的漏极充当集电极，衬底充当基极，并且源极充当发射极，例如，形成能够将大的ESD电流耗散至地的NPN晶体管。
在IC的供电的操作期间，ESD钳位晶体管也可能进入双极击穿。然而，在这种模式下，击穿可以导致持续双极传导状态，从而导致加热，其最终导致ESD钳位电路的损坏。这样的损坏可能会发生在，例如，半导体制造的超负荷烧进（BI）过程、在半导体装置在有噪声的电源环境中的操作期间、或更通常的，在宽范围的电气过载（EOS）情况下。
正如这里所使用的，术语“超负荷烧进”指训练IC、芯片、板、或装置的部件的过程，通过在制造期间或就在制造之后，并且在IC、芯片、板、或装置被放置到现场之前，对其施加各种不同电信号来进行所述训练。术语“电气过载”更通常是指，由于IC、电子芯片、板、或装置经受比其规范或设计中规定的大的电流或电压而可能造成的对IC、电子芯片、板、或装置的损害的情况。
例如，在BI过程期间，6V可以被施加于标称5V的电源总线延长的时段。如果在ESD钳位器内的MOS晶体管具有等于或小于6V的维持电压（Vhold），那么大到足以以双极传导方式接通晶体管的任何噪声尖峰可以导致双极性模式下的持续操作，即使当电源电压返回到正常的6V BI电压时也是如此。更通常的，前述可能在Vhold小于或等于BI电压的任何情况下发生。所产生的通过ESD钳位器的连续高电流可能会损坏钳位器本身。在某些情况下，当用作ESD钳位器的MOS晶体管的Vhold低于正常电源电压时，这些具有所产生的毁坏性故障的事件也可能在IC的正常供电操作期间发生。
因此，在一些实施例中，可以通过添加与MOS晶体管串联的二极管来增加ESD钳位器的有效Vhold。在一些实施中，所添加的二极管可以增加有效Vhold，其保护MOS晶体管免于对于延长的时段保持在双极击穿。
此外，为了补偿ESD钳位器在ESD事件期间减小的传导（由于添加与MOS晶体管串联的二极管造成的），可以提供升压（boost）电路以过驱动MOS晶体管的栅极，以使得MOS晶体管的栅极-源极电压（Vgs）大于它的漏极-源极电压（Vds）。在一些实施例中，升压电路可以增加MOS晶体管的传导，从而使得能够通过使用合理的布局面积实现目标ESD性能和较高的ESD钳位有效Vhold。
参照图1，图1示出了根据一些实施例的具有用于I/O单元的ESD保护的IC的例子。如图所示，IC100包括衬底101、中央处理单元（CPU）102和多个外围部件，诸如，存储器控制器104和高速缓存106。IC100还包括多个I/O单元，以从IC100外部的组件接收信号或将信号提供给IC100外部的组件。在这种情况下，所述多个I/O单元在第一I/O单元库108和第二I/O单元库110中实现。第一I/O单元库108包括被设置在衬底101处的I/O单元111-123，第二I/O单元库110包括被设置在衬底101处的I/O单元124-130。
如在此所使用的，术语“I/O”指输入、输出、或它们的组合。因此，如在此所使用的，术语“I/O单元”指任何只输入（input-only）单元，只输出（output-only）单元，或既能够配置为输入单元和输出单元两者的单元。如在此所使用的，术语“晶体管”指单一晶体管或晶体管阵列，单一晶体管或晶体管阵列的部分或全部晶体管可以被实现为单段晶体管或包括多个段（或“指”）的晶体管。
第一I/O单元库108的I/O单元111-123被连接到由VDD总线132和VSS总线134表示的第一电源域。同时，第二I/O单元库110的I/O单元124-130被连接到由VDD总线136和VSS总线138表示的单独的第二电源域。在这里，为了便于说明，VDD总线132终止于终止端140和142，而VDD总线136终止于终止端144和146，从而VDD总线132和VDD总线136在IC100中不是连续的总线，并且组成两个单独的电源域。
在该例子中，I/O单元111-123被连接到触发总线150和“升压”总线152，而I/O单元124-130被连接到单独的触发总线154和“升压”总线156。在一实施例中，I/O单元库108的I/O单元111-123可以沿着VDD总线132的终止端140和终止端142之间的VDD总线132的长度分布（均匀或不均匀），而I/O单元库110的I/O单元124-130可以沿着VDD总线136的终止端144和终止端146之间的VDD总线136的长度分布（均匀或不均匀）。在图示的实施例中，VSS总线134、“升压”总线152和触发总线150终止于终止端140和142以匹配VDD总线132。同样，VSS总线138、升压总线156和触发总线154终止于终止端144和146以匹配VDD总线136。替代地，VSS总线134和VSS总线138可以被短接在一起，从而形成了连续的单一VSS总线。
IC100还包括与I/O库108相关联的ESD钳位电路156和与I/O库110相关联的ESD钳位电路158。ESD钳位电路156具有被连接到触发总线150的输出，以及被连接到升压总线152和VSS总线134的输入（未示出）。ESD钳位电路158具有被连接到触发总线154的触发输出，以及被连接到升压总线156和VSS总线138的输入（未示出）。如图所示，ESD钳位电路156和158可以分别与形成了I/O单元库108和110的I/O单元是远离的，或分离的。替代地，ESD钳位电路156可以在一个或多个I/O单元111-123处实现，ESD钳位电路158可以在一个或多个I/O单元124-130处实现。在另一替代实施例中，一些或所有I/O单元可以包括单独的ESD钳位电路。
为了讨论的目的，在微处理器的背景下说明图1所示的各组件。然而，正如下面进一步指出的，这些ESD保护技术可以同样被用于其它类型的电子装置，例如专用IC（ASIC）、微控制器、片上系统（SOC）等等。此外，虽然这里所公开的电路实现方式是利用MOS晶体管（例如，硅衬底和绝缘体上硅MOS场效应晶体管（MOSFET）来说明的，但是在适当的情况下也可以实现其它晶体管类型（例如，双极结型晶体管、多个独立栅FET（MIGFET））以及其它材料（例如，硅锗），而不脱离本公开的范围。此外，虽然晶体管装置在此被说明为n沟道MOSFET，但是也可以使用其它钳位装置，包括P沟道MOSFET、两个或多个串联的n沟道或p沟道MOSFET、双极结型晶体管、或可控半导体整流器（SCR），而不脱离本公开的范围。
图2是根据一些实施例的ESD钳位电路201的电路图。在该例子中，当发生影响I/O单元202的ESD事件时，IC200受到ESD钳位电路201的保护。返回参照图1，在这里，IC200表示IC100，ESD钳位电路201表示ESD钳位电路156或158之一，而I/O单元202表示I/O单元111-130之一。如此，在某些实现方式中，ESD钳位电路201可以是与I/O单元202远离的，或分离的。此外，一些I/O单元可以耦接到I/O单元202（例如，通过VDD和/或VSS总线）以形成I/O单元库。
为了便于解释，图1中所示的触发总线150/154被从图2中删去。然而，应了解，在某些情况下，触发电路203的输出（例如，反相器107的输出）和/或NMOS晶体管208的栅极可以耦接到图1中所示的触发总线，以使得相同的触发电路203可以用于与ESD钳位器201类似的两个或更多个ESD钳位器。
如图所示，ESD钳位电路201包括耦接到ESD钳位器210的触发电路203。ESD钳位电路201包括ESD钳位器210，所述ESD钳位器210具有与NMOS晶体管208串联的二极管209，其组合被配置来耦接电压总线VDD和参考总线VSS（例如，地）之间的高的ESD电流。尤其是，二极管209的阳极端耦接到VDD，二极管209的阴极端耦接到NMOS晶体管208的漏极，以及NMOS晶体管208的源极耦接到VSS。同时，触发电路203包括电容器204、电阻器205、第一反相器206，以及可操作地耦接到NMOS晶体管208的栅极的第二反相器207。然而，应注意，在其它实现方式中，可以使用其它触发电路。
在一些情况下，二极管209可以提供ESD钳位器210的有效Vhold的1.0至1.5V增加，以减少由于EOS情况或事件（例如，BI等等）导致的故障。此外，在一些实施例中，有效Vhold可以被设置为足够小，以在ESD事件期间允许所期望的双极传导，但仍高于VDD以允许鲁棒的BI和抗噪声能力。
在ESD事件期间，ESD钳位器210被有效地触发并在MOS和双极模式下操作。在操作中，触发电路203作为转换速率传感器（slew rate sensor）或检测器，被配置来响应ESD（快速）所典型的转换速率，但不响应正常的电压上电（power-up）事件（慢速）。当触发电路203开启并且其输出处于逻辑高的时候，NMOS晶体管208的Vgs升高，从而允许ESD钳位器210耗散例如在I/O节点、端子、插脚或垫（pad）211处引入的ESD电流。为了补偿添加二极管209所造成的传导降低，触发电路203由不同于VDD的升压总线供电。
如图2所示，升压总线通过二极管212耦接到I/O垫211，VDD总线通过二极管213耦接到I/O垫211。I/O垫211通过二极管214耦接到VSS，其中二极管214被配置以耗散与在I/O垫211自身上的负ESD事件相关联的电流（与参考总线VSS相反）。在一些实现方式中，二极管212可以被选择为远远小于二极管213和/或214。
在一些情况下，主要的ESD放电路径是通过二极管213、电压总线VDD和ESD钳位器210。因此，大部分ESD电流流经二极管213、电压总线VDD、二极管209和MOS晶体管208。ESD电流的小部分流经二极管212和升压总线。因此，跨二极管213和电压总线VDD的电压降大于跨二极管212和升压总线的电压降。因此，在ESD事件期间，相比于相同位置中的电压总线VDD上的电位，供给触发电路203的电位要高。因此，触发电路203的输出高于二极管209的阳极端，这有效地导致过驱动NMOS晶体管208（Vgs>>Vds）。相比于其中NMOS晶体管208的栅极端不被升压总线过驱动（Vgs≤Vds）的情况，这增加了ESD钳位器210的传导。
图3示出了根据一些实施例的ESD钳位器210的增加的有效Vhold的电流电压(IV)图300。曲线301示出了在不存在二极管209的情况下的NMOS晶体管208的寄生双极结型晶体管行为。可以看出，高的电流双极传导在高于大约6V的电压处是可能的。曲线302表明添加与NMOS晶体管208串联的二极管209将ESD钳位器210的有效Vhold增加了大约1.5V。
为了便于理解具有高的有效Vhold的升压ESD钳位器是如何操作的，图4和图5是示出了现有技术ESD保护电路的电路图，而图6是根据在此所公开的一些实施例的ESD保护电路的电路图。所有这三种情况是专门设计的，以在与VSS相关的I/O垫211上的ESD事件401期间，将I/O垫211和参考总线VSS之间的电压差限制到6V。在每种情况下，ESD保护电路是易受ESD事件401的影响，其导致3.8A的电流峰。二极管213有158微米的固定宽度，而晶体管208的尺寸满足I/O垫211处6.0V的目标。此外，由于任何电源总线总有一些电阻，因此假定在I/O垫211和ESD保护电路之间的VDD总线中存在0.2Ω的寄生电阻。
在图4所示的第一现有技术中，最初在图2中所示的升压总线以及二极管209和212不存在。ESD事件401使二极管213和VDD总线之间的节点达到4.1V。由于VDD总线的电阻效应（被表示为电阻器402），VDD总线和NMOS晶体管208之间的节点处的电压达到3.4V。因此，由触发电路203施加于NMOS晶体管208的栅极的电压是3.3V，并且NMOS晶体管208耗散了ESD电流i。为了达到这样的结果，在该特定例子中，由NMOS晶体管208所占的表面面积为6037平方微米。然而，如先前所指出的，这种设计中的NMOS晶体管208的Vhold可能不足够高以防止来自BI或EOS情况的损害。
图5的第二现有技术电路500类似于图4的电路，但与NMOS晶体管208串联地添加二极管209，以至少部分地解决上述的BI和/或EOS问题。再次地，在I/O垫（例如，与VSS相关的，）上的ESD事件401期间，I/O垫处的电压达到6V，这将导致在二极管213和VDD总线之间的节点达到4.1V。然而，尽管由于由电阻器502表示的电阻效应，在VDD总线和二极管209之间的节点处的电压是3.4V，但是跨二极管209的1.2V电压降导致跨NMOS晶体管208的漏极-源极（Vds）电压为2.2V。由触发电路203施加于NMOS晶体管208的栅极处的电压仍然是3.3V，并且NMOS晶体管208耗散ESD电流i。在这种情况下，为了能够使用I/O垫211的相同电压降将相同ESD电流i钳位到地，由二极管209与NMOS晶体管208组合所占用的表面面积为16660平方微米，即，为电路400中的NMOS晶体管208独占的面积的～2.8倍。
换句话说，虽然图5的第二现有技术电路500可能解决与图4的第一现有技术电路400相关联的BI和/或EOS问题，但是，为了满足相同ESD目标保护水平，所得到的ESD保护装置必须要大得多。
为了解决这些和其它问题，图6的电路600示出了一个实施例，其中二极管209与NMOS晶体管208串联，升压总线通过二极管212耦接到I/O垫211。图6中的二极管212和213组合的总大小与图4和图5中的二极管213的尺寸相同。在该例子中，在ESD事件401期间，ESD电流的第一、较小部分(i1)流经升压总线，而ESD电流的第二、较大部分（i2）流经VDD总线。由于电流i1相比于i2相对小，因此跨二极管212的电压降比跨二极管213的电压降小得多。此外，，相比于总线VDD，总线“升压”上的由于总线的电阻效应而导致的电压降低得多。因此，在该例子中，触发电路203被升压总线偏置在4.9V的高电压（由于由电阻器603表示的电阻效应）。
此外，二极管213和VDD总线之间的节点处于3.9V，VDD总线和二极管209之间的节点处于3.1V（由于由电阻器602表示的电阻效应）。响应于较高的输入电压（例如，相比于图4的例子中的3.4V），触发电路203用4.8V的栅极-源极电压(Vgs)过驱动NMOS晶体管208的栅极。因此，每宽度的NMOS晶体管208的传导比图5的例子中的高得多，使得跨图6中的NMOS晶体管208的漏极-源极（Vds）电压为1.9V。此外，在这种情况下，被二极管209和NMOS晶体管208组合所占的物理面积为7878平方微米，即，仅仅大约为图4的第一现有技术电路400的1.3倍，并且小于图5的更耐受BI和EOS的电路500的一半。
总之，仍然参照图6，二极管209增加了具有与晶体管208串联的二极管209的ESD钳位器210的有效Vhold，以保护电路600免受BI和/或EOS情况的影响。此外，使用升压总线使得电路600使用小覆盖面积（footprint）维持ESD保护的目标水平。
在某些实现方式中，与NMOS晶体管208串联的二极管209的载流要求使得可以将它们配置为并联的多个组件。在这方面，图7和图8是说明了并联ESD钳位电路组件的电路图。
由其是，图7的实施示出了一些可操作地耦接到NMOS晶体管208A-D中的相应一个的二极管209A-D。在该例子中，每个NMOS晶体管208A-D的栅极耦接到触发电路和/或触发总线。虽然示出了四对二极管/晶体管，但在其它实现方式中也可以使用任何数量的二极管和晶体管以及其任意组合。此外，二极管指的数量不必与NMOS指的数量相匹配，并且可以被独立地实现。在该例子中，二极管209A-D和NMOS晶体管208A-D之间的节点（被称为“中间节点”）彼此耦接。
在某些EOS事件（例如，带电装置模型（CDM）ESD事件）期间，可能期望双极模式下操作与二极管209串联的NMOS晶体管208，以在小的布局面积内耗散更多的电流，以实现所需的ESD鲁棒性。对于短的时间周期，例如CDM ESD事件，很多MOS晶体管可以对一定电流水平承受在双极性模式下的操作，而不造成损害。在ESD事件期间，任意给定的晶体管208A-D可能进入寄生双极传导。利用所示的并联装置，这种现象不会在所有组件同时发生。通常，单一的晶体管208A-D进入双极传导，并迅速减小中间节点上的电压，这就防止了其它并联组件进入双极传导，从而导致早期故障。
在一些实施例中，为了避免CDM ESD事件期间的早期故障的风险，可以将二极管209A-D和NMOS晶体管208A-D之间的节点彼此隔离，如图8所示。再次地，每个NMOS晶体管208A-D的栅极耦接到触发电路和/或触发总线。然而，在该实施例中，每个二极管指用于双重目的。其增加了具有与MOS晶体管208串联的二极管209的ESD钳位器210的有效维持电压，并同时，用于在所匹配的MOS晶体管指进入双极传导的时候，提供所匹配的MOS晶体管指的有利电流限制镇流（ballasting）。在这里，如果单一的晶体管208A-D首先进入寄生双极传导，则通过其相应的二极管209A-D的电流创建了跨二极管的电压降。因为没有电流流经未进入双极传导的指的其它二极管，因此，跨这些MOS晶体管的电压降有效地较高，并且随着更多的电流流过已经导通的指而增加。当电压变得足够高的时候，晶体管208A-D中的其它晶体管指也被迫使进入双极传导。因此，阵列二极管209A-D和NMOS晶体管208A-D逐渐利用整个器件宽度进行均匀一致的传导。
图9示出了如图8中所示的ESD钳位器。具体地，二极管209的每个指是通过N+掺杂区域902结合有源区域904和触点或通孔903形成的。N+有源二极管指被二极管连阱（welltie）围绕，其中所述连阱是通过P+掺杂901结合有源904和触点或通孔903形成的。在该实现方式中，每个二极管209在隔离的P型阱内形成，其允许将二极管的阳极耦接到电源。二极管209是通过多个N+有源二极管指907A-D形成的，其中有源二极管指907A-D是通过重复单一二极管结构911而创建的，并且这也导致多个P+连阱906A-E。
NMOS晶体管208（在此被示出为元件912）的源极区域和漏极区域是通过N+掺杂902结合有源804和触点或通孔903形成的。源极区域和漏极区域结合一个多晶硅区域（例如，908A）形成一个NMOS晶体管指912。多个晶体管多晶硅栅极区域908A-H形成晶体管208的多个N+有源源极区域909A-E和漏极区域910A-D。图9中所示的二极管和NMOS晶体管以多指配置实现。然而，在其它实现方式中，每个二极管209和晶体管208可以包括任何数量的二极管和晶体管指。
图10示出了与图9中相同的图，但是具有将每个N+有源二极管指907A-D（使用相邻的P+连阱形成两个二极管）耦接到漏极区域910A-D（在两个二极管指之间共享）中一个的金属或其它互连材料层1001。应注意，如在图9中那样，在这里，二极管209和NMOS晶体管208之间的中间节点1002A-D彼此不耦接，而二极管208的阳极指耦接到一个共用节点，晶体管209的源极指耦接到第二共用节点。
在很多实现方式中，在此所公开的系统及方法可以被结合到多种多样的电子装置，包括例如，计算机系统或信息技术（IT）产品，例如服务器、台式机、膝上型电脑、交换机、路由器等等;电信硬件、消费类装置或设备，例如手机、平板电脑、电视机、照/摄像机、音响系统等等，科学仪器仪表、工业机器人、医疗或实验室电子装置，例如成像、诊断或治疗设备等等;运输工具，例如汽车、公共汽车、卡车、火车、船舶、飞机等等;军事设备，等等。通常，这些系统及方法可以被结合到任何具有一个或多个电子部件或组件的装置或系统。
转到图11，图11描绘了电子装置1100的框图。在一些实施例中，电子装置1100可以是任何上述的电子装置，或任何其它电子装置。如图所示，电子装置1100包括一个或多个印刷电路板（PCB）1101，并且电路板1101中的至少一个包括一个或多个芯片1102。在一些实现方式中，芯片1102内的一个或多个IC（例如，图2中的IC200）可以受到一个或多个ESD保护电路（例如上面所讨论的那些）的保护。
可以存在于芯片1102内的IC的例子可以包括，例如：SoC、ASIC、数字信号处理器（DSP）、现场可编程门阵列（FPGA）、处理器、微处理器、控制器、微控制器、图形处理单元（GPU）等等。此外，或者替代地，IC可以包括存储器电路或装置，例如，随机存取存储器（RAM）、静态RAM（SRAM）、磁电阻RAM（MRAM）、非易失性RAM（NVRAM，例如，“闪存”存储器等等）、和/或动态RAM（DRAM），例如同步DRAM（SDRAM）、双数据速率RAM、可擦除可编程ROM（EPROM）、电可擦可编程ROM（EEPROM）等等。此外或者替代地，IC可以包括一个或多个混合信号或模拟电路，例如，模数转换器（ADC）、数模转换器（DAC）、锁相环（PLL）、振荡器、滤波器、放大器等等。此外或者替代地，IC可以包括一个或多个微机电系统（MEMS）、纳米机电系统（NEMS）等等。
因此，芯片1102内的IC可以包括多个不同部分、区或区域。这些不同部分可以包括一个或多个处理核心、高速缓冲存储器、内部总线、定时单元、控制器、模拟部、机械元件等等。在各种实施例中，这些不同部分、区或区域可以分别有不同端，并且因此可以分别包括，或以其它方式对应于，一个或多个如上所述的具有高维持电压的升压ESD钳位电路。
一般来说，芯片1102可以包括被配置为使用任何合适的封装技术（例如，球栅阵列（BGA）封装等等）安装到PCB1101的电子组件封装件。在一些应用中，PCB1101可以机械地安装到电子装置1100内或紧固到电子装置1100。应注意，在某些实现方式中，PCB1101可以采取各种各样的形式，和/可以包括除了芯片1102外的多个其它元件或组件。然而，还应注意，在一些实施例中，可以不使用PCB1101，和/或芯片1102可以采取其它形式。
虽然图11的例子示出了单片形式的电子芯片1102，但应了解，在替代实施例中，在此所描述的系统和方法可以用分立元件实现。例如，在某些情况下，一个或多个晶体管、电阻器、电容器、二极管、逻辑门、多路复用器、锁存器、触发器等等可以位于芯片1102的外部，并且这些外部元件中的一个或多个可以可操作地耦接到在芯片1102内制作的IC。
如上所讨论，在说明性而非限制性的实施例中，集成电路可以包括：触发电路，可操作地耦接到第一电压总线和参考总线;二极管，包括可操作地耦接到第二电压总线的阳极端，所述第二电压总线不同于所述第一电压总线;晶体管，包括可操作地耦接到所述触发电路的输出端的栅极、可操作地耦接到所述二极管的阴极端的漏极、以及可操作地耦接到所述参考总线的源极；以及输入/输出（I/O）单元，可操作地耦接到所述第一电压总线、所述第二电压总线和所述参考总线。例如，所述触发电路可以包括被配置为响应于发生在所述I/O单元的静电放电（ESD）事件导通晶体管的转换率电路。
在一些实施例中，所述晶体管和所述二极管组合可以呈现出比仅所述晶体管的维持电压高的有效维持电压，所述较高有效维持电压被配置以保护所述晶体管免于由于EOS事件而导致的持续双极击穿故障。例如，所述EOS事件可以包括超负荷烧进(BI)过程。
所述晶体管可以被配置来保护由所述第二电压总线供电的集成电路免受所述ESD事件的影响。一旦发生所述ESD事件，所述触发电路可以被配置为通过所述第一电压总线接收ESD电流的第一部分，并且所述晶体管可以被配置为将通过所述第二电压总线接收的所述ESD电流的第二部分导向所述参考总线，所述ESD电流的所述第一部分小于所述第二部分。
所述触发电路还可以被配置为：在已接收到所述ESD电流的所述第一部分时过驱动所述晶体管的所述栅极，以至少部分地补偿所述高有效维持电压。为了过驱动所述晶体管的所述栅极，所述触发电路可以被配置来将所述晶体管的栅极-源极电压设置为大于所述晶体管的漏极-源极电压值的值。
所述I/O单元可以通过所述第一电压总线可操作地耦接到所述触发电路，并且通过所述第二电压总线可操作地耦接到所述二极管的所述阳极端。所述I/O单元还可以包括I/O垫，其中所述二极管的所述阳极端通过第二二极管可操作地耦接到所述I/O垫，并且其中所述触发电路通过第三二极管可操作地耦接到所述I/O垫。在某些情况下，所述第二二极管具有比所述第三二极管大的表面面积。
在某些情况下，所述集成电路还可以包括：第二二极管，其包括可操作地耦接到所述第二电压总线的阳极端；以及第二晶体管，其包括可操作地耦接到所述触发电路的所述输出端的栅极、可操作地耦接到所述第二二极管的阴极端的漏极、以及可操作地耦接到所述参考总线的源极。在所述二极管和所述晶体管之间的第一节点可以可操作地耦接到在所述第二二极管和所述第二晶体管之间的第二节点。替代地，在所述二极管和所述晶体管之间的第一节点可以与在所述第二二极管和所述第二晶体管之间的第二节点隔离开。
在另一说明性而非限制性的实施例中，ESD保护电路可以包括，ESD钳位器，其具有与二极管串联的晶体管；以及触发电路，其被配置以将所述晶体管的栅极-源极电压设置为大于所述晶体管的漏极-源极电压值的值。
所述触发电路可以可操作地耦接到第一电压总线，并且所述ESD钳位器可以可操作地耦接到第二电压总线。易受ESD事件影响的输入/输出（I/O）单元可以可操作地耦接到所述第一电压总线和所述第二电压总线。所述I/O单元可以包括I/O垫，其中所述二极管通过第二二极管可操作地耦接到所述I/O垫，所述触发电路通过第三二极管可操作地耦接到所述I/O垫，并且所述第二二极管具有比所述第三二极管大的表面面积。在某些情况下，所述ESD钳位器包括与另一个二极管串联耦接的另一个晶体管。此外，在所述二极管和所述晶体管之间的节点可以与在所述另一个二极管和另一个晶体管之间的节点隔离开。
虽然在此参照具体实施例描述了本发明，但可以进行各种修改以及变化而不脱离如下面的权利要求所提出的本发明的范围。因此，说明书以及附图被认为是说明性而不是限制性的，并且意图将所有这些修改包涵在本发明的范围内。在此就具体实施例所描述的任何好处、优点或解决方案都不应被解释为任何或所有权利要求的关键的、必需的、或本质性的特征或元素。
除非另有说明，使用术语如“第一”以及“第二”来任意区分这些术语所描述的元素的。因此，这些术语并不必然意图表示这些元素的时间上的或其它的优先次序。术语“耦接”或“（可）操作地耦接”被定义为连接，然而并不一定是直接连接，也不一定是机械连接。除非另有说明，术语“一”（“a”和“an”）被定义为一个或多个。术语“包括”（以及任何形式的包括）、“具有”（以及任何形式的具有）、“包含”（以及任何形式的包含）以及“含有”（以及任何形式的含有）是开放式系动词。因此，“包括”、“具有”、“包含”或“含有”一个或多个元素的系统、装置或设备拥有所述一个或多个元素，但不限于只拥有所述一个或多个元素。同样，“包括”、“具有”、“包含”或“含有”一个或多个操作的方法或处理过程拥有所述一个或多个操作，但不限于只拥有所述一个或多个操作。
Claims (20)
1.一种集成电路，包括：
触发电路，操作地耦接到第一电压总线和参考总线；
二极管，其包括操作地耦接到第二电压总线的阳极端，所述第二电压总线不同于所述第一电压总线；
晶体管，其包括操作地耦接到所述触发电路的输出端的栅极、操作地耦接到所述二极管的阴极端的漏极、以及操作地耦接到所述参考总线的源极；以及
输入/输出I/O单元，其操作地耦接到所述第一电压总线、所述第二电压总线和所述参考总线；
其中一旦发生静电放电ESD事件，所述触发电路被配置以通过所述第一电压总线接收ESD电流的第一部分，并且所述晶体管被配置以将通过所述第二电压总线接收的所述ESD电流的第二部分导向所述参考总线。
2.根据权利要求1所述的集成电路，其中所述触发电路包括转换率电路，所述转换率电路被配置为响应于发生在所述I/O单元处的所述静电放电ESD事件来导通所述晶体管。
3.根据权利要求2所述的集成电路，其中所述晶体管和所述二极管组合地呈现出相比单独的所述晶体管的维持电压较高的有效维持电压，所述较高的有效维持电压被配置以保护所述晶体管免于由于电气过载(EOS)事件而导致成持续双极击穿。
4.根据权利要求3所述的集成电路，其中所述电气过载(EOS)事件包括超负荷烧进(BI)过程。
5.根据权利要求3所述的集成电路，其中所述晶体管被配置以保护由所述第二电压总线供电的集成电路免受所述ESD事件。
6.根据权利要求3所述的集成电路，其中所述ESD电流的所述第一部分小于所述第二部分。
7.根据权利要求6所述的集成电路，其中所述触发电路被配置以在接收到所述ESD电流的所述第一部分时过驱动所述晶体管的所述栅极，以至少部分地补偿所述较高的有效维持电压。
8.根据权利要求7所述的集成电路，其中为了过驱动所述晶体管的所述栅极，所述触发电路被配置以将所述晶体管的栅极-源极电压设置为大于所述晶体管的漏极-源极电压值的值。
9.根据权利要求1所述的集成电路，其中所述I/O单元通过所述第一电压总线操作地耦接到所述触发电路，并且通过所述第二电压总线操作地耦接到所述二极管的所述阳极端。
10.根据权利要求9所述的集成电路，其中所述I/O单元包括I/O垫，其中所述二极管的所述阳极端通过第二二极管操作地耦接到所述I/O垫，并且其中所述触发电路通过第三二极管操作地耦接到所述I/O垫。
11.根据权利要求10所述的集成电路，其中所述第二二极管有比所述第三二极管大的表面积。
12.根据权利要求1所述的集成电路，还包括：
第二二极管，其包括操作地耦接到所述第二电压总线的阳极端；以及
第二晶体管，其包括操作地耦接到所述触发电路的所述输出端的栅极、操作地耦接到所述第二二极管的阴极端的漏极、以及操作地耦接到所述参考总线的源极。
13.根据权利要求12所述的集成电路，其中所述二极管和所述晶体管之间的第一节点操作地耦接到在所述第二二极管和所述第二晶体管之间的第二节点。
14.根据权利要求12所述的集成电路，其中在所述二极管和所述晶体管之间的第一节点与在所述第二二极管和所述第二晶体管之间的第二节点隔离开。
15.一种静电放电ESD保护电路，包括：
ESD钳位器，其包括与二极管串联的晶体管；以及
触发电路，被配置以将所述晶体管的栅极-源极电压设置为大于所述晶体管的漏极-源极电压值的值。
16.根据权利要求15所述的ESD保护电路，其中所述触发电路操作地耦接到第一电压总线，并且其中所述ESD钳位器操作地耦接到第二电压总线。
17.根据权利要求16所述的ESD保护电路，还包括易受所述ESD事件影响的输入/输出I/O单元，所述I/O单元操作地耦接到所述第一电压总线和所述第二电压总线。
18.根据权利要求17所述的ESD保护电路，其中所述I/O单元包括I/O垫，其中所述二极管通过第二二极管操作地耦接到所述I/O垫，其中所述触发电路通过第三二极管操作地耦接到所述I/O垫，并且其中所述第二二极管具有比所述第三二极管大的表面积。
19.根据权利要求15所述的ESD保护电路，其中所述ESD钳位器包括与另一个二极管串联的另一个晶体管。
20.根据权利要求19所述的ESD保护电路，其中在所述二极管和所述晶体管之间的节点与所述另一个二极管和所述另一个晶体管之间的节点隔离开。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/875,618 | 2013-05-02 | ||
| US13/875,618 US9076656B2 (en) | 2013-05-02 | 2013-05-02 | Electrostatic discharge (ESD) clamp circuit with high effective holding voltage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104134978A CN104134978A (zh) | 2014-11-05 |
| CN104134978B true CN104134978B (zh) | 2018-11-16 |
Family
ID=51807554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410150364.8A Active CN104134978B (zh) | 2013-05-02 | 2014-04-15 | 具有高的有效维持电压的静电放电（esd）钳位电路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9076656B2 (zh) |
| CN (1) | CN104134978B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12388252B2 (en) | 2022-04-12 | 2025-08-12 | Mediatek Inc. | Distributed electro-static discharge protection |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6315786B2 (ja) * | 2013-06-28 | 2018-04-25 | ルネサスエレクトロニクス株式会社 | Ｅｓｄ保護回路、半導体装置、車載用電子装置及び車載用電子システム |
| CN104952866B (zh) * | 2014-03-27 | 2019-07-12 | 恩智浦美国有限公司 | 集成电路电气保护装置 |
| CN104851881B (zh) * | 2015-05-05 | 2017-12-19 | 武汉新芯集成电路制造有限公司 | 一种静电保护电路 |
| US10431974B2 (en) * | 2016-08-22 | 2019-10-01 | Ge Aviation Systems, Llc | Surge protection circuit |
| CN110402493B (zh) * | 2016-12-26 | 2023-01-13 | 德州仪器公司 | 动态触发式静电放电单元 |
| KR102781988B1 (ko) * | 2018-12-17 | 2025-03-18 | 에스케이하이닉스 주식회사 | Esd 보호 장치 |
| US11054451B2 (en) | 2019-03-26 | 2021-07-06 | Nxp Usa, Inc. | Electrostatic discharge measuring device |
| US11508719B2 (en) * | 2019-05-13 | 2022-11-22 | Ememory Technology Inc. | Electrostatic discharge circuit |
| US11056879B2 (en) * | 2019-06-12 | 2021-07-06 | Nxp Usa, Inc. | Snapback clamps for ESD protection with voltage limited, centralized triggering scheme |
| US11618671B2 (en) * | 2020-08-10 | 2023-04-04 | Infineon Technologies Ag | Charge controlled clamp for mems readout circuits |
| DE102021102964B4 (de) | 2020-11-09 | 2025-04-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrierte schaltung und ein betriebsverfahren dafür |
| CN114204933B (zh) * | 2020-11-09 | 2025-07-01 | 台湾积体电路制造股份有限公司 | 集成电路及其操作方法 |
| CN114069583B (zh) * | 2021-11-30 | 2022-09-27 | 江南大学 | 一种双向内嵌mos管的静电浪涌防护集成电路及方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970336B2 (en) * | 2003-10-10 | 2005-11-29 | Freescale Semiconductor, Inc. | Electrostatic discharge protection circuit and method of operation |
| CN102611087A (zh) * | 2011-01-19 | 2012-07-25 | 创意电子股份有限公司 | 静电放电保护电路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6850397B2 (en) | 2000-11-06 | 2005-02-01 | Sarnoff Corporation | Silicon controlled rectifier electrostatic discharge protection device for power supply lines with powerdown mode of operation |
| US6724603B2 (en) | 2002-08-09 | 2004-04-20 | Motorola, Inc. | Electrostatic discharge protection circuitry and method of operation |
| US7446990B2 (en) | 2005-02-11 | 2008-11-04 | Freescale Semiconductor, Inc. | I/O cell ESD system |
| US7593202B2 (en) | 2005-11-01 | 2009-09-22 | Freescale Semiconductor, Inc. | Electrostatic discharge (ESD) protection circuit for multiple power domain integrated circuit |
| TWI278094B (en) | 2005-12-06 | 2007-04-01 | Novatek Microelectronics Corp | Electrostatic discharge protection apparatus for high-voltage products |
| US7589945B2 (en) | 2006-08-31 | 2009-09-15 | Freescale Semiconductor, Inc. | Distributed electrostatic discharge protection circuit with varying clamp size |
| TWI357652B (en) * | 2007-12-28 | 2012-02-01 | Raydium Semiconductor Corp | Esd protection device |
| TWI416836B (zh) * | 2010-06-29 | 2013-11-21 | Realtek Semiconductor Corp | 靜電防護電路 |
-
2013
- 2013-05-02 US US13/875,618 patent/US9076656B2/en active Active
-
2014
- 2014-04-15 CN CN201410150364.8A patent/CN104134978B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970336B2 (en) * | 2003-10-10 | 2005-11-29 | Freescale Semiconductor, Inc. | Electrostatic discharge protection circuit and method of operation |
| CN102611087A (zh) * | 2011-01-19 | 2012-07-25 | 创意电子股份有限公司 | 静电放电保护电路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12388252B2 (en) | 2022-04-12 | 2025-08-12 | Mediatek Inc. | Distributed electro-static discharge protection |
Also Published As
| Publication number | Publication date |
|---|---|
| US20140327079A1 (en) | 2014-11-06 |
| CN104134978A (zh) | 2014-11-05 |
| US9076656B2 (en) | 2015-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104134978B (zh) | 具有高的有效维持电压的静电放电（esd）钳位电路 | |
| TWI413227B (zh) | 靜電放電保護電路及其操作方法 | |
| TWI425732B (zh) | 積體電路及輸入/輸出(i/o)單元庫以及用於在一積體電路處補償靜電放電(esd)之方法 | |
| JP5955924B2 (ja) | 静電放電保護回路 | |
| US8797698B2 (en) | Electrostatic discharge (ESD) protection and operating method thereof | |
| US10298215B2 (en) | Integrated circuit electrostatic discharge protection | |
| CN1326242C (zh) | 半导体集成电路器件 | |
| US9172244B1 (en) | Self biased electro-static discharge clamp (ESD) for power rail | |
| US10381826B2 (en) | Integrated circuit electrostatic discharge protection | |
| CN107104099A (zh) | 静电保护电路、半导体集成电路装置以及电子设备 | |
| US8810982B2 (en) | Semiconductor integrated circuit and protection circuit | |
| US7889469B2 (en) | Electrostatic discharge protection circuit for protecting semiconductor device | |
| US10181721B2 (en) | Area-efficient active-FET ESD protection circuit | |
| US11545977B2 (en) | Logic buffer circuit and method | |
| US10454269B2 (en) | Dynamically triggered electrostatic discharge cell | |
| JP2016119388A (ja) | 静電気保護回路及び半導体集積回路装置 | |
| JP6405986B2 (ja) | 静電気保護回路及び半導体集積回路装置 | |
| US11916548B2 (en) | Logic buffer circuit and method | |
| CN100592235C (zh) | 功率集成电路及其静电放电(esd)防护方法 | |
| CN102543995B (zh) | 负电源集成电路的静电放电保护电路 | |
| US20240395798A1 (en) | Electrostatic discharge protection circuit with ultra low-leakage | |
| CN104347613B (zh) | 具静电放电保护功能的芯片 | |
| CN113725839A (zh) | 一种静电放电保护电路、io电路及芯片 | |
| JP2010153444A (ja) | 保護回路およびそれを用いた半導体装置 | |
| KR20070070966A (ko) | 정전기 방전 보호 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: Texas in the United States Applicant after: NXP America Co Ltd Address before: Texas in the United States Applicant before: Fisical Semiconductor Inc. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |