CN1041250C - 半导体存储装置 - Google Patents

Abstract

在采用通过利用多个行译码器的输出的逻辑和来选择行、对多行同时存取的方式的场合，对于位于存储单元阵列一端的行，也能利用与此行对应的行译码器的输出和别的行译码器的输出的逻辑和来进行存取。

设置多于存储单元阵列的行地址数的行译码器12以及与行地址数同数量的逻辑电路(13、14)，通过逻辑电路，利用对互不相同的行地址进行译码的多个行译码器的输出的逻辑和，对相应的行的行门进行转换控制。

Description

半导体存储装置

本发明涉及可以读出和写入的半导体存储装置，尤其是涉及存储单元阵列的行的选择方式。

图6是传统上常用的DRAM中的存储磁芯的结构的一部分。在此存储磁芯中，按行列状地配置存储单元10，形成存储单元阵列，在此存储单元阵列的各行的位线对上连接有读出放大器11。各行的位线对(21、22)、(23、24)、···通过对应的行选通门对(31、32)、(33、34)、···，连接于共同输入输出的数据线对(41、42)上。与各行对应地设置行译码器12，根据对应的行译码器12的输出，对各行的行选通门对(31、32)、(33、34)进行转换控制。由此，在写入和读出时，都分别根据对应的行译码器的输出，对各行进行选择控制。

以上述的DRAM为主的可以进行传统的读出和写入的半导体存储器，采用设置与行地址同数量的行译码器，选择读出和写入时为同一数量的行的结构。

一方面，在近来的计算机系统中，出现了在与可读出和写入的存储器为同一芯片上，装载一部分数据处理功能的系统—导通—芯片化的倾向。在进一步推行此系统—导通—芯片化、在存储器内部具有一部分数据处理功能时、或者在实现限定用途的专用存储器时，与存储单元阵列的行选择相关地，采用与上述传统的结构不同的新式结构，考虑使读出时的行选择数量与写入时的行选择数量在实质上不同。

图7展示的是，在设置与行地址数相同数量的行译码器的传统DRAM中，引入上述的读出时和写入时行选择数不同的结构的场合下，所考虑的存储器磁芯部分的一部分结构。

在此存储器磁芯部分中，按能同时读出2位数据的方式设置2组输入输出数据线对(41、42)、(43、44)，奇数顺序的行的位线对，经过对应的行选通门对，连接至上述2组输入输出数据线对之中的第1输入输出数据线对(41、42)，偶数顺序的行的位线对，经过对应的行选通门对，连接至上述2组输入输出数据线对之中的第2输入输出数据线对(43、44)。而且，与各行的行选通门对(31、32)、(33、34)对应，设置两输入端或门13及两输入端与门14。

然后，作为上述多个两输入端或门13的各个一端输入，把对应的行译码器12的输出予以输入，作为上述多个两输入端或门13的各个另一端输入，把对应的两输入端与门14的输出予以输入。而且，输入写入启动信号(WE)，作为上述多个两输入端与门14的各个一端的输入，输入与对应的行译码器12相邻的行译码器12的输出，作为上述多个两输入端与门14的各个另一端的输入。

在上述构造中，写入时，/WE信号成为“L”电平，各行的与门14的输出也成为“L”电平。而且，就各行而言，对应的行译码器12的输出成为“H”电平时，与此对应的两输入端或门13成为“H”电平，对应的行选通门对被开关控制，由此，可以进行选择控制，从对应的输入输出数据线对(41、42)或者(43、44)输入数据，写入1位数据。

读出时，/WE信号为“H”电平时，当来自行译码器群的阵列内一方向侧相邻的行译码器12的输入为“H”电平时，各行的与门14的输出也为“H”电平。因此，若就某行而言，对应的行译码器12的输出为“H”电平时，与此同时，对应的两输入端与门14也为“H”电平时，对应的行选通门对被转换控制，由此可进行选择控制，不仅如此，而且还可以在相邻的行译码器12的输出为“H”电平时，对应的两输入端或门13也为“H”电平时，通过转换控制对应的行选通门对，从而进行选择控制。

换言之，读出时，若某行译码器12的输出为“H”电平，由于对应的行以及与相邻的行译码器对应的行，即相邻的两行同时被选择控制，由此在2组输入输出数据线对(41、42)、(43、44)上同时读出2位的数据。

可是，如上所述，利用与行地址同数量设置的行译码器12之中相邻两个行译码器的输出逻辑和，采用对1行存取的2行存取方式，一旦这样，对位于存储单元阵列(在分为多个存储块时为子阵列)一端的行来说，就仅能根据对应的一个行译码器12的输出来选择1行，从而存在不能同时读出2位数据的问题。

亦即，如图8所示，对于位于存储单元阵列一端的行(例如与行地址最上位对应的行)，虽然存在对应的行译码器12，但是对应于此行译码器12，在行译码器的配置方向的一端侧，不存在相邻的行译码器，所以不能象其它行那样，在相邻行译码器输出为“H”电平时也进行选择，组成逻辑门。由此，读出时，当指定行地址的最上位时，由于只选择与此最上位对应的行，所以，只能读出1位数据。

为了解决这种问题，提出了如下结构，即采用与位于存储单元阵列两端的行对应的两个行译码器的，亦即位于行译码器阵列两端的两个行译码器的输出的逻辑和，存取存储单元阵列一端的行。

但是，此时，位于行译码器阵列一端的行译码器的输出被分路，为了取出信号，必须设置信号线，直至位于行译码器阵列另一端的行译码器的输出侧的逻辑门的输入节点附近，从而因此信号线而产生了信号延迟等问题。

而且，由此如上述那样围绕设置的信号线的寄生电容较大，所以在此信号线的供给输出的行译码器的驱动能力，必须也大于其它的行译码器的驱动能力，不能保证行译码器阵列布图的规律性。此外，在上述的围绕设置信号线的场合，对行译码器阵列的布图设计的制约较大。

在上述的与行同数量地设置行译码器的传统半导体存储装置中存在以下问题，以多个行译码器的输出的逻辑和来选择行，由此采用同时对多个行进行存取的方式，在这种情况下，就位于存储单元阵列一端的行而言，仅能根据对应的一个行译码器的输出来选择1行，因而存在难以实现多行存取方式的问题。

本发明的目的在于解决上述问题，提供一种半导体存储装置，以多个行译码器的输出的逻辑和来选择行，由此对多行同时存取，在采用此方式的情形下，就位于存储单元阵列一端的行而言，可以利用与此行对应的行译码器的输出和别的行译码器的输出的逻辑和来进行存取。

本发明的半导体存储装置的特征在于包括：存储单元按行列状排列的存储单元阵列；与所述存储单元阵列的各行对应连接的多个行门；所述存储单元阵列分成多个组，与行的各组对应地设置的多条数据线，在各个对应的组的各行的行门一端侧共同地连接；行译码器群，设置配有对指定所述存储单元阵列的行的行地址信号进行译码的行译码器，其数量多于所述存储单元阵列的行地址效；多个逻辑电路，与所述存储单元阵列中行地址不同的行对应，按与行地址数相同的数量设置，对所述行译码器群中相互不同的行地址进行译码的预定的多个行译码器，其输出的逻辑和被用来对相应的行的行门进行转换控制。

对用于指定存储单元阵列的行的行地址进行译码的行译码器，按多于行地址数来设置，可以利用对互不相同的行地址进行译码的多个行译码器的输出逻辑和来选择与1个行地址对应的行。

由此，就位于存储单元阵列一端的行而言，可以利用与此行对应的行译码器的输出和别的行译码器的输出的逻辑和进行存取。

而且，利用随读出/写入而逻辑电平不同的控制信号，来控制所述逻辑电路，由此可以使读出时的行选择数不同于写入时的行选择数。

图1是本发明第一实施例的DRAM的存储磁芯的一部分的电路图。

图2是图1的存储磁芯的变型电路图。

图3是图1的存储磁芯的另一变型的电路图。

图4是本发明第二实施例的DRAM的存储磁芯的一部分的电路图。

图5是本发明第三实施例的DRAM的存储磁芯的一部分的电路图。

图6是传统的常用DRAM中的存储磁芯的一部分的电路图。

图7是当引入DRAM读出时与写入时行选择数不同的结构时，所采用的存储磁芯的一部分的电路图。

图8是图7中的行译码器群全体的示意框图。

以下参照附图详细说明本发明的实施例。

图1展示了本发明第一实施例的DRAM的存储磁芯的构成的一部分。

10是存储单元，按行列状排列，形成存储单元阵列。(21、22)、(23、24)、···是所述存储单元阵列的各行的位线对，WL是与所述存储单元之阵列中同一列的存储单元共同连接的字线，11是与所述各行的位线对对应连接的读出放大器，(31、32)、(33、34)、···是与所述各行的位线对对应连接的多个行门对。

12是对指定所述存储单元阵列的行的行地址信号进行译码的行译码器，按多于所述存储单元阵列的行地址数来设置配备的。

本例的行译码器群12是这样构成的，对应于存储单元阵列的各行设置多个行译码器(0-N)，并且除这些译码器之外额外设置1个附加行译码器(N)。这个附加的行译码器(N)，是为了用于对指定所述存储器阵列一端的行(例如与行地址中最上位对应的行)所用的行地址进行译码，换言之，在行译码器群12的阵列一端及另一端，分别设置1个行译码器(N)，用于对指定存储器阵列一端的行所用的行地址进行译码。

而且，对应于所述存储单元阵列中行地址不同的行，设置与行地址数等量的逻辑电路。这些多个逻辑电路，利用对所述行译码器群中不同的行地址进行译码所用的预定的多个行译码器(含对应的行的行译码器在内)的输出的逻辑和，来对相应行的行选通门进行转换控制。

在本例中，与所述存储单元阵列的各行对应地设置所述逻辑电路，对所述行译码器群的阵列内相邻的两个行译码器的输出取逻辑和。作为具体的例子，对应于各行的行选通门对(31、32)、(33、34)、···，设置两输入端的逻辑或电路(或门)13和两输入端的逻辑与电路(与门)14。输入写入启动信号(/WE)，亦即随读出/写入逻辑电平不同的控制信号，作为所述两输入端的与门14的各一端的输入，将区别于对相应行的行地址进行译码的行译码器的行译码器12的输出，作为所述两输入端的与门14的各另一端的输入。而且，输入对相应行的行地址进行译码的1个行译码器12的输出，作为所述两输入端或门13的各一端的输入，输入对应的两输入端的与门14的输出，作为所述两输入端的或门13的各另一端的输入。

把所述存储单元阵列分为多个组，对应于所分成的行的各组设置数据线，这多条数据线对被共同连接于各个相应组的各行的行选通门对(31、32)、(33、34)、···的一端上。本例中，设置了2组输入输出线对(41、42)、(43、44)，用于同时读出2位数据。这样，奇数顺序的行的位线对，经过相应的行选通门对，连接于所述2组输入输出数据线对中的第1输入输出数据线对(41、42)，偶数顺序的行的位线对，经过相应的行选通门对，连接于所述2组输入输出数据线对中的第2输入输出数据线对(43、44)。

在上述构成中，写入时，/WE信号为“L”电平，各行的与门14的输出也为“L”电平。对应的行译码器12的输出为“H”电平时，对应的两输入端的或门13也为“H”电平，对应的行选通门对被转换控制，从而各行被选择控制，输入来自对应的第1输入输出数据线对(41、42)的数据，可以进行1位数据的写入。

读出时，/WE信号为“H”电平，来自行译码器群的阵列内一个方向上相邻的行译码器12的输入为“H”电平时，各行的与门14的输出也为“H”电平。因而，针对某行来说，对应的行译码器12的输出为“H”电平时，对应的两输入端的或门13也为“H”电平，则对应的行选通门对被转换控制，由此该行被选择控制，不仅如此，而且所述相邻行译码器12的输出为“H”电平时，对应的两输入端的或门13也为“H”电平，则对应的行选通门对被转换控制，由此该行也被选择控制。

换言之，读出时，若某个行译码器12的输出为“H”电平时，则对应的行和对应于相邻的行译码器的行，即相邻接的两行同时被选择控制，由此在2组输入输出数据线对(41、42)、(43、44)上同时读出2位的数据。

亦即，如果采用上述实施例的DRAM，对指定存储单元阵列的行所用的行地址进行译码的行译码器12，按多于行地址数的量来设置，利用对互不相同的行地址进行译码的相邻两个行译码器12的输出的逻辑和，可以对与一个行地址对应的行进行选择。

由此，对于位于存储单元阵列一端的行，利用与此行对应的行译码器12和与其相邻的另一个行译码器12的输出的逻辑和，也可以进行存取。

另外，根据随着读出/写入而逻辑电平不同的控制信号，可控制逻辑电路，由此，可使读出时的行选择数不同于写入时行选择数。

再者，上述实施例中，设置附加的行译码器(N)，即用于对指定存储单元阵列一端的行(例如与行地址最上位对应的行)的行地址进行译码的附加行译码器(N)，即可成为图2所示的变型实施例。

图2所示存储磁芯部分，是设置附加行译码器(0)，即用来对指定存储单元阵列的其它端的行(例如对应于行译码器的最下位的行)的行地址进行译码的附加行译码器(0)，与图1中相同的部分用同样的标记表示。

在上述实施例中，展示了利用行译码器群的阵列内相邻的2个行译码器的输出的逻辑和作为输出，由此进行行选择的例子，而利用行译码器群的阵列内相近的多个行译码器的输出逻辑和作为输出，由此进行行选择，这样的变型例如图3所示。

图3所示的存储磁芯部分，与图1所示的存储磁芯部分相比，其行译码器群以及逻辑电路不同，其它相同的部分用与图1中相同的标记表示。

亦即，行译码器群12，在与存储单元阵列的各行对应设置的多个行译码器(0-N)的阵列一端，设置2个附加的行译码器(0)(1)。这两个附加行译码器(0)(1)是用于对分别指定上述存储单元阵列一端处的两行所用的两个行地址进行对应地译码的。

而且，逻辑电路(13、14)的连接是这样的，在行译码器群的阵列内，例如每隔一行译码器，使两个行译码器12的输出取逻辑和。

图4展示了本发明第二实施例所涉及的DRAM的存储磁芯部分的一部分的结构。与图1所示的存储磁芯部分相比，这个存储磁芯部分，存储单元阵列分割成多个存储块(子阵列)51，对于两个子阵列、共同使用的一个行译码器群52形成在上述两个子阵列之间的区域，除这一点不同外，其余均相同。

亦即，上述子阵列51与行译码器群52之间的关系，与图1-图3中任一个所示的存储磁芯部分中的存储单元阵列与行译码器群之间的关系相同。

图5中展示了本发明第三实施例所涉及的DRAM的存储磁芯部分的构成的一部分。与图1至图3中任一个所示的存储磁芯部分相比，不同点在于此存储磁芯部分，可以同时写入8位，同时读出16位，8行对应于1个行地址，其余均相同，用与图1中相同的标记表示。亦即，对应于此8行，设置1个逻辑电路(13、14)及1个行译码器12。

如果采用此第三实施例，可以实现引入了如下结构的多位构成的DRAM，即写入时写入1个字节的数据，读出时读出2个字节的数据，可以实现以下所列的功能。

(1)其功能如下：把2字节的编码数据按每1字节分开，并依次写入各自的行，而且，为了编码变换而对1字节数据写入变换后，同时读出2字节的编码数据。使用此功能，可以将1字节的编码数据变换为2字节的编码数据。

(2)其功能如下：把含有特征位的2字节数据按每1字节分开，并依次写入各自的行，而且，在把含特征位的1字节数据写入变换之后，同时读出2字节数据。使用此功能，随着数据的写入变换可以减少存取的位数。

(3)其功能如下：由构成彩色图象的RGB数据和辉度数据组成的2字节数据，被按1字节分开，并依次写入各自的行，而且，含有用于彩色图象色调的调整的辉度数据的1字节数据被写入变换后，同时读出2字节数据。使用此功能，可以减少随数据的写入变换而存取的位数。

(4)其功能如下：把相同的1字节数据依次写入各自的行中之后，同时读出此2批的1字节数据。使用此功能，可以根据对2个1字节数据是否一致的检测，来核实读出数据的可靠性。

(5)其功能如下：把由隔行扫描所得的两幅半帧图象的数据依次写入各自的行之后，同时读出上述2幅半帧图象的数据。使用此功能，可以得到非隔行扫描形式的1幅的帧图象数据，求得2幅半帧图象之间的关系。

此外，在上述各实施例中，使读出时的行选择数多于写入时的行选择数，相反也可以变化为，写入时的行选择数多于读出时的行选择数。

而且，可以对上述各实施例所示的DRAM中的各行的构成做各种变型，本发明并不限于DRAM，也可适用于其它半导体存储器，这是不言而谕的。

根据上述的本发明的半导体存储装置，在采用如下方式的场合，即通过利用多个行译码器的输出的逻辑和来选择行，对多行同时存取，对于位于存储单元阵列一端的行，也能利用与此行对应的行译码器的输出和别的行译码器的输出的逻辑和来进行存取。

Claims (5)

1.一种半导体存储装置，它具有存储单元按行列状排列的存储单元阵列、与所述存储单元阵列的各行对应地连接的多个行门；

其特征在于包括：

与分成所述存储器阵列的多个组的这些行的各组对应地设置的多条数据线，这些数据线共同地连接于各个对应组的各行的行门的一端处；

行译码器群，按多于所述存储单元阵列的行地址数的数量，设置排列对指定所述存储单元阵列的行所用的行地址信号进行译码的行译码器；

多个逻辑电路，对应于所述存储单元阵列中行地址不同的行地址，按与行地址数相同的数量来设置，对所述行译码器群中相互不同的行地址进行译码的预定的多个行译码器，其输出的逻辑和被用来对应的行的行门进行转换控制。

2.根据权利要求1所述的半导体存储装置，其特征在于：所述的行译码器群，在行译码器群阵列的一端处及另一端处，分别设置对指定所述存储单元阵列的一端处的行所用的行地址进行译码的行译码器。

3.根据权利要求1所述的半导体存储装置，其特征在于：所述逻辑电路，对所述行译码器群阵列内相邻的1组的多个行译码器的输出取逻辑和。

4.根据权利要求3所述的半导体存储装置，其特征在于：

所述行译码器群，在行译码器群阵列的一端处及另一端处，分别设置1个对指定所述存储单元阵列一端的行所用的行地址进行译码的行译码器；

所述逻辑电路，对所述行译码器群阵列内相邻的2个行译码器的输出取逻辑和。

5.根据权利要求1至4任何一个所述的半导体存储装置，其特征在于所述逻辑电路包括：

逻辑与电路，对其它预定数量的行译码器的输出信号和逻辑电平随读出/写入而不同的控制信号取逻辑积，所述的这个行译码器是对与该逻辑电路所对应的行的行地址进行译码的行译码器；

逻辑或电路，对所述逻辑与电路的输出和对与该逻辑电路对应的行的行地址进行译码的1个行译码器的输出取逻辑和。

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