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CN104124274A - 超结横向双扩散金属氧化物半导体场效应管及其制作方法 - Google Patents

超结横向双扩散金属氧化物半导体场效应管及其制作方法 Download PDF

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CN104124274A CN201410016374.2A CN201410016374A CN104124274A CN 104124274 A CN104124274 A CN 104124274A CN 201410016374 A CN201410016374 A CN 201410016374A CN 104124274 A CN104124274 A CN 104124274A
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袁小宁
董超
范玮
朱樟明
杨银堂
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Abstract

本发明涉及半导体器件领域，公开了一种超结横向双扩散金属氧化物半导体场效应管及其制作方法。该SJ-LDMOS的有源区包括横向超结结构和形成在横向超结结构下方的埋区，通过设置埋区与半导体衬底的导电类型不同，从而半导体衬底和埋区可以同时辅助耗尽横向超结结构的N型柱区和P型柱区，补偿了衬底辅助效应造成的N型柱区和P型柱区之间的电荷不平衡，可以获得较高的横向击穿电压。同时，半导体衬底和埋区之间的PN结向半导体衬底的表面和纵向方向各引入了一个高电场峰，可以通过电场调制效应得到更均匀的横向和纵向电场分布，因而可以获得更高的横向和纵向击穿电压。

Description

超结横向双扩散金属氧化物半导体场效应管及其制作方法
技术领域
本发明涉及半导体器件领域，特别是涉及一种超结横向双扩散金属氧化物半导体场效应管及其制作方法。
背景技术
横向双扩散金属氧化物半导体场效应管（Lateral Double-diffused MOSFET，简称LDMOS）由于具有易于与低压器件集成等优点，而成为智能功率集成电路和片上系统设计中的关键器件。其主要特征在于基区和漏区之间加入一段相对较长的轻掺杂漂移区，该漂移区的掺杂类型与漏区一致，通过加入漂移区，可以起到分担击穿电压的作用，提高了LDMOS的击穿电压。LDMOS的优化目标是低的导通电阻，使传导损失最小化。
超结（super junction）结构是交替排列的N型柱区和P型柱区，如果用超结结构来取代LDMOS的漂移区，就形成了超结LDMOS，简称SJ-LDMOS。理论上，超结结构通过N型柱区和P型柱区之间的电荷平衡能够得到高的击穿电压，而通过重掺杂的N型柱区和P型柱区可以获得很低的导通电阻，因此，超结器件可以在击穿电压和导通电阻两个关键参数之间取得一个很好的折衷。
但是对于SJ-LDMOS，由于衬底辅助耗尽N型柱（或P型柱），使得器件击穿时，P型柱（或N型柱）不能完全耗尽，打破了N型柱区和P型柱区之间的电荷平衡，降低了SJ-LDMOS器件的横向击穿电压。
发明内容
本发明提供一种超结横向双扩散金属氧化物半导体场效应管及其制作方法，用以解决衬底辅助耗尽效应降低了SJ-LDMOS的横向击穿电压的问题，并且进一步提高器件的横向和纵向击穿电压。
为解决上述技术问题，本发明提供一种超结横向双扩散金属氧化物半导体场效应管，包括第一导电类型的半导体衬底和形成在所述半导体衬底表面的有源区和栅区，所述有源区包括：
第一导电类型的基区；
第二导电类型的源区，形成在所述基区中；
第二导电类型的漏区，所述源区和漏区位于所述栅区的两侧；
横向超结结构，包括横向交替排列的N型柱区和P型柱区，位于所述基区和漏区之间，其中，
所述有源区还包括第二导电类型的埋区，形成在所述半导体衬底中，并位于所述横向超结结构的下方。
本发明还提供一种如上所述的超结横向双扩散金属氧化物半导体场效应管的制作方法，包括在一第一导电类型的半导体衬底的表面形成有源区和栅区的步骤，所述形成有源区的步骤包括：
在所述半导体衬底中形成第一导电类型的基区；
在所述基区中形成第二导电类型的源区；
在所述半导体衬底中形成第二导电类型的漏区，所述源区和漏区位于所述栅区的两侧；
在所述体区和漏区之间形成横向超结结构，所述横向超结结构包括横向交替排列的N型柱区和P型柱区，其中，
所述形成有源区的步骤还包括：
在所述半导体衬底中形成第二导电类型的埋区，所述埋区位于所述横向超结结构的下方。
本发明的上述技术方案的有益效果如下：
上述技术方案中，通过在横向超结结构的下方形成与半导体衬底导电类型不同的埋区，从而半导体衬底和埋区可以同时辅助耗尽横向超结结构的N型柱区和P型柱区，补偿了衬底辅助效应造成的N型柱区和P型柱区之间的电荷不平衡，可以获得较高的横向击穿电压。同时，半导体衬底和埋区之间的PN结向半导体衬底的表面和纵向方向各引入了一个高电场峰，可以通过电场调制效应得到更均匀的横向和纵向的电场分布，因而可以获得更高的横向和纵向击穿电压。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1表示本发明实施例中SJ-LDMOS结构的三维视图。
具体实施方式
下面将结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
实施例一
如图1所示，本发明提供一种超结横向双扩散金属氧化物半导体场效应管，简称SJ-LDMOS，其包括P型半导体衬底7和形成在半导体衬底7表面的有源区和栅区2。有源区包括N型源区1、N型漏区5、P型基区8和横向超结结构。其中，基区8作为MOS管的沟道，源区1形成在基区8中，源区1和漏区5位于栅区2的两侧。横向超结结构包括横向交替排列的N型柱区3和P型柱区4，重掺杂的N型柱区3和P型柱区4降低了SJ-LDMOS的导通电阻，使传导损失最小化。
本发明中SJ-LDMOS的有源区还包括N型埋区6，形成在半导体衬底7中，并位于所述横向超结结构的下方。通过设置导电类型不同的半导体衬底7埋区6，能够同时辅助耗尽横向超结结构的N型柱区3和P型柱区4，补偿了衬底辅助效应造成的N型柱区3和P型柱区4之间的电荷不平衡，可以获得较高的横向击穿电压。同时，半导体衬底7和埋区6之间的PN结向半导体衬底7的表面和纵向方向引入了一个高电场峰，可以通过电场调制效应得到更均匀的横向和纵向的电场分布，因而可以获得更高的横向和纵向的击穿电压，大大提高了SJ-LDMOS的性能。
本发明的工作原理为：
对于传统的SJ-LDMOS，由于P型半导体衬底7辅助耗尽所述超结结构的N型柱区3，使得器件达到临界击穿时，P型柱区4不能完全耗尽，因而其耐压值较低。而本发明中当N型埋区6上面的P型半导体衬底7耗尽时，N型埋区6中的多数载流子发挥其作用，辅助P型柱区4耗尽，从而克服了SJ-LDMOS器件中的衬底辅助效应，获得了较高的击穿电压值。其次，P型半导体衬底7和N型埋区6之间的PN结向半导体衬底7的表面引入了一个高电场峰，它可以通过电场调制效应得到一个更均匀的电场分布，因而可以获得更高的横向电压。
需要说明的是，为了便于描述，本发明中定义半导体衬底形成有有源区和栅区的表面的延伸方向为横向。
其中，埋区6的上方到所述横向超结结构下方的距离小于数微米。埋区6的横截面和纵截面可以为规则图形，如方形、圆形。
进一步地，本实施例中的埋区6靠近漏区5设置，由于半导体衬底7和埋区6之间的PN结降低了体内电场的高电场峰值，新产生的高电场峰值通过调制体内电场的分布，能够降低靠近漏区5的体电场，提高SJ-LDMOS的纵向击穿电压，进一步提高SJ-LDMOS的性能。
在实际工艺过程中，制作埋区6时的离子注入为高能耗，且对超结的结构和浓度产生影响。为解决上述技术问题，本实施例中形成埋区的步骤包括：
在所述半导体衬底中形成N型区域；
在所述N型区域的表面形成轻掺杂的外延层。
通过上述步骤可以降低离子注入的能耗，并减少对超结的结构和浓度的影响。其中，所述外延层的导电类型为P型。
进一步地，设置埋区6的宽度小于横向超结结构的宽度，这里的宽度是指埋区6和横向超结结构从靠近源区1的一侧到靠近漏区5的一侧的长度。
需要说明的是：埋区6到上述超结结构底部和漏区5底部的距离，需要根据对具体SJ-LDMOS击穿特性、导通特性和固有体二极管的要求来具体设定；埋区6的掺杂浓度、长度、厚度和宽度，也可以根据对具体SJ-LDMOS击穿特性、导通特性和固有体二极管的要求来具体设定。
所述超结结构的N型柱区和P型柱区的掺杂浓度、长度、厚度和宽度，可以根据对具体SJ-LDMOS击穿特性、导通特性和固有体二极管的要求来具体设定；所述超结结构的N型柱区和P型柱区的数量和排列方式，可以根据对具体SJ-LDMOS击穿特性、导通特性和固有体二极管的要求来具体设定。
本发明的技术方案通过在横向超结结构的下方形成与半导体衬底导电类型不同的埋区，从而半导体衬底和埋区可以同时辅助耗尽横向超结结构的N型柱区和P型柱区，补偿了衬底辅助效应造成的N型柱区和P型柱区之间的电荷不平衡，可以获得较高的横向击穿电压。同时，半导体衬底和埋区之间的PN结向半导体衬底的表面和纵向方向各引入了一个高电场峰，可以通过电场调制效应得到更均匀的横向和纵向电场分布，因而可以获得更高的横向和纵向击穿电压。
实施例二
基于同一发明构思，本发明还提供一种制作实施例一中的SJ-LDMOS的方法，包括在一第一导电类型的半导体衬底的表面形成有源区和栅区的步骤，所述形成有源区的步骤包括：
在所述半导体衬底中形成第一导电类型的基区；
在所述基区中形成第二导电类型的源区；
在所述半导体衬底中形成第二导电类型的漏区，所述源区和漏区位于所述栅区的两侧；
在所述基区和漏区之间形成，所述横向超结结构包括横向交替排列的N型柱区和P型柱区。
所述形成有源区的步骤还包括：
在所述半导体衬底中形成第二导电类型的埋区，所述埋区位于所述横向超结结构的下方。
通过上述步骤，在横向超结结构的下方形成与半导体衬底导电类型不同的埋区，从而半导体衬底和埋区可以同时辅助耗尽横向超结结构的N型柱区和P型柱区，补偿了衬底辅助效应造成的N型柱区和P型柱区之间的电荷不平衡，可以获得较高的横向击穿电压。同时，半导体衬底和埋区之间的PN结向半导体衬底的表面和纵向方向各引入了一个高电场峰，它可以通过电场调制效应得到一个更均匀的横向和纵向电场分布，因而可以获得更高的横向和纵向击穿电压。
优选地，在靠近所述漏区的位置形成所述埋区。由于半导体衬底和埋区之间的PN结降低了体内电场的高电场峰值，新产生的高电场峰值通过调制体内电场的分布，能够降低靠近漏区的体电场，提高SJ-LDMOS的纵向击穿电压，进一步提高SJ-LDMOS的性能。
进一步地，为了降低制作埋区时离子注入的能耗，并减少对超结的结构和浓度产生影响，本实施例中形成埋区的步骤包括：
在所述半导体衬底中形成第二导电类型的区域；
在所述第二导电类型的区域的表面形成轻掺杂的外延层。
通过上述步骤形成的埋区可以降低离子注入时的能耗，并减少对超结的结构和浓度的影响。
其中，所述外延层的类型为第一导电类型。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。

Claims (8)

1.一种超结横向双扩散金属氧化物半导体场效应管，包括第一导电类型的半导体衬底和形成在所述半导体衬底表面的有源区和栅区，所述有源区包括：
第一导电类型的基区；
第二导电类型的源区，形成在所述基区中；
第二导电类型的漏区，所述源区和漏区位于所述栅区的两侧；
横向超结结构，包括横向交替排列的N型柱区和P型柱区，位于所述基区和漏区之间，其特征在于，
所述有源区还包括第二导电类型的埋区，形成在所述半导体衬底中，并位于所述横向超结结构的下方。
2.根据权利要求1所述的超结横向双扩散金属氧化物半导体场效应管，其特征在于，所述埋区靠近所述漏区设置。
3.根据权利要求1所述的超结横向双扩散金属氧化物半导体场效应管，其特征在于，所述埋区的宽度小于横向超结结构的宽度。
4.根据权利要求1-3任一项所述的超结横向双扩散金属氧化物半导体场效应管，其特征在于，所述埋区的横截面为规则图形。
5.根据权利要求1-3任一项所述的超结横向双扩散金属氧化物半导体场效应管，其特征在于，所述埋区的纵截面为规则图形。
6.一种如权利要求1-5任一项所述的超结横向双扩散金属氧化物半导体场效应管的制作方法，包括在一第一导电类型的半导体衬底的表面形成有源区和栅区的步骤，所述形成有源区的步骤包括：
在所述半导体衬底中形成第一导电类型的基区；
在所述基区中形成第二导电类型的源区；
在所述半导体衬底中形成第二导电类型的漏区，所述源区和漏区位于所述栅区的两侧；
在所述基区和漏区之间形成横向超结结构，所述横向超结结构包括横向交替排列的N型柱区和P型柱区，其特征在于，
所述形成有源区的步骤还包括：
在所述半导体衬底中形成第二导电类型的埋区，所述埋区位于所述横向超结结构的下方。
7.根据权利要求6所述的制作方法，其特征在于，在靠近所述漏区的位置形成所述埋区。
8.根据权利要求6所述的制作方法，其特征在于，在所述半导体衬底中形成第二导电类型的埋区的步骤包括：
在所述半导体衬底中形成第二导电类型的区域；
在所述第二导电类型的区域的表面形成第一导电类型轻掺杂的外延层。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104835836A (zh) * 2015-05-22 2015-08-12 西安电子科技大学 一种具有双电场调制的横向超结双扩散金属氧化物半导体场效应管
CN106169503A (zh) * 2015-05-19 2016-11-30 飞思卡尔半导体公司 具有垂直浮动环的半导体装置及其制造方法
CN106601785A (zh) * 2015-10-16 2017-04-26 立锜科技股份有限公司 上桥功率元件及其制造方法
CN107359195A (zh) * 2017-07-31 2017-11-17 电子科技大学 一种高耐压横向超结器件
CN107768424A (zh) * 2017-09-11 2018-03-06 西安电子科技大学 一种具有多环电场调制衬底的宽带隙半导体横向超结双扩散晶体管
CN108767013A (zh) * 2018-06-05 2018-11-06 电子科技大学 一种具有部分埋层的sj-ldmos器件
CN110021655A (zh) * 2019-04-19 2019-07-16 西安电子科技大学 一种具有阶梯n型重掺杂埋层的半超结横向双扩散金属氧化物半导体场效应管
CN114613857A (zh) * 2022-03-23 2022-06-10 西安电子科技大学 一种具有虚拟衬底的超结半导体场效应管
CN114613858A (zh) * 2022-03-23 2022-06-10 西安电子科技大学 一种完全消除衬底辅助耗尽效应的半导体场效应管

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102130012A (zh) * 2010-12-31 2011-07-20 中国科学院上海微系统与信息技术研究所 Soi超结ldmos器件的ldd、lds及缓冲层一体化制作方法
CN102376762A (zh) * 2010-08-26 2012-03-14 上海华虹Nec电子有限公司 超级结ldmos器件及制造方法
US20130082326A1 (en) * 2011-09-30 2013-04-04 Grace Semiconductor Manufacturing Corporation Superjunction ldmos and manufacturing method of the same
CN103268890A (zh) * 2013-05-28 2013-08-28 电子科技大学 一种具有结型场板的功率ldmos器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376762A (zh) * 2010-08-26 2012-03-14 上海华虹Nec电子有限公司 超级结ldmos器件及制造方法
CN102130012A (zh) * 2010-12-31 2011-07-20 中国科学院上海微系统与信息技术研究所 Soi超结ldmos器件的ldd、lds及缓冲层一体化制作方法
US20130082326A1 (en) * 2011-09-30 2013-04-04 Grace Semiconductor Manufacturing Corporation Superjunction ldmos and manufacturing method of the same
CN103268890A (zh) * 2013-05-28 2013-08-28 电子科技大学 一种具有结型场板的功率ldmos器件

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106169503A (zh) * 2015-05-19 2016-11-30 飞思卡尔半导体公司 具有垂直浮动环的半导体装置及其制造方法
CN106169503B (zh) * 2015-05-19 2021-06-29 恩智浦美国有限公司 具有垂直浮动环的半导体装置及其制造方法
CN104835836B (zh) * 2015-05-22 2018-11-30 西安电子科技大学 一种具有双电场调制的横向超结双扩散金属氧化物半导体场效应管
CN104835836A (zh) * 2015-05-22 2015-08-12 西安电子科技大学 一种具有双电场调制的横向超结双扩散金属氧化物半导体场效应管
CN106601785A (zh) * 2015-10-16 2017-04-26 立锜科技股份有限公司 上桥功率元件及其制造方法
CN107359195A (zh) * 2017-07-31 2017-11-17 电子科技大学 一种高耐压横向超结器件
CN107359195B (zh) * 2017-07-31 2020-12-29 电子科技大学 一种高耐压横向超结器件
CN107768424B (zh) * 2017-09-11 2021-06-18 西安电子科技大学 一种具有多环电场调制衬底的宽带隙半导体横向超结双扩散晶体管
CN107768424A (zh) * 2017-09-11 2018-03-06 西安电子科技大学 一种具有多环电场调制衬底的宽带隙半导体横向超结双扩散晶体管
CN108767013A (zh) * 2018-06-05 2018-11-06 电子科技大学 一种具有部分埋层的sj-ldmos器件
CN110021655A (zh) * 2019-04-19 2019-07-16 西安电子科技大学 一种具有阶梯n型重掺杂埋层的半超结横向双扩散金属氧化物半导体场效应管
CN114613857A (zh) * 2022-03-23 2022-06-10 西安电子科技大学 一种具有虚拟衬底的超结半导体场效应管
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