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CN104050937B - 显示面板驱动器和显示装置 - Google Patents

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CN104050937B CN201410088213.4A CN201410088213A CN104050937B CN 104050937 B CN104050937 B CN 104050937B CN 201410088213 A CN201410088213 A CN 201410088213A CN 104050937 B CN104050937 B CN 104050937B
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Abstract

本发明涉及一种显示面板驱动器和显示装置。显示面板驱动器（4）包括：灰阶放大器（13i），其接收输入灰阶参考电压，并且生成与输入灰阶参考电压相对应的输出灰阶参考电压；分压电阻器（14），其接收输出灰阶参考电压，并且通过使用接收到的输出灰阶参考电压来生成多个灰阶电压；解码器电路（15），其响应于图像数据，从多个灰阶电压当中选择灰阶电压，并且输出所选择的灰阶电压；以及输出电路（16），其将与所选择的灰阶电压相对应的驱动电压输出到要被连接到显示面板的源极线的输出端子。灰阶放大器（13i）被配置为使得通过调节灰阶放大器的偏移电压，输出灰阶参考电压是可调节的。

Description

显示面板驱动器和显示装置
技术领域
本发明涉及一种显示面板驱动器和显示装置，并且更加特别地涉及一种显示面板驱动器，该显示面板驱动器被配置成通过使用至少一个灰阶放大器生成灰阶电压。
背景技术
近年来，大尺寸高分辨率的液晶显示装置不仅对于诸如电视的大尺寸的装置，而且对于诸如智能电话和平板终端的移动终端已经变成流行。在包括大尺寸液晶显示面板的显示装置中，多个驱动器IC（集成电路）被经常用于驱动液晶显示面板。
确定这样的液晶显示面板的显示质量的一个因素是，在驱动液晶显示面板的源极线（也可以被称为数据线或者信号线）的驱动器IC之间或者当中的灰阶电压的均匀性。灰阶电压是被用于将数字图像数据转换成模拟驱动电压的一组电压。
典型的驱动器IC被配置成将通过使用第一分压电阻器的分压生成的电压（在下文中，可以被称为“灰阶参考电压”）通过缓冲放大器（可以被称为灰阶放大器）供应至第二分压电阻器，并且通过使用分压电阻器进行分压来生成一组灰阶电压。该一组灰阶电压被供应到用于将图像数据转换成驱动电压的解码器（或者D/A转换器），并且解码器输出响应于由图像数据指示的各自的像素的灰阶而选择的灰阶电压。输出放大器被用于将源极线驱动到与从解码器输出的灰阶电压相对应的驱动电压。在此配置中，如果在各自的驱动器IC中生成的灰阶电压中存在变化，则在显示图像中不期望地产生块状的不均匀，引起显示质量的劣化。
在驱动器IC之间或者当中的灰阶电压中的变化的一个原因是灰阶放大器的制造变化，特别地，在灰阶放大器的偏移电压中的变化。在驱动器IC之间或者当中的灰阶放大器的属性的变化，不期望地产生在驱动器IC之间或者当中的灰阶电压中的变化。
解决由灰阶放大器的制造变化引起的在驱动器IC之间或者当中的灰阶电压中的变化的一个可能措施，是减少各个灰阶放大器的偏移电压。已经提出各种技术来减少放大电路的偏移电压。提出的解决方案包括通过优化在放大器的差分输入级中的晶体管尺寸、适当的布局设计等等来减少制造变化，以及通过电路设计以伪方式抵消偏移；然而，难以完全地消除在驱动器IC之间或者当中的灰阶放大器的属性的变化。
解决由灰阶放大器的制造变化引起的在驱动器IC之间或者当中的灰阶电压中的变化的另一可能措施，是连接被用于通过使用被设置在液晶显示面板上的互连在各自的驱动器IC内传输灰阶电压的互连（在下文中，可以被称为“灰阶电压线”）。此解决方案有效地减少在多个驱动器IC之间或当中的灰阶电压中的变化；然而，当在驱动器IC之间或者当中的灰阶电压中存在大的变化时在驱动器IC之间可以产生不必要的电流，引起电流消耗的增加。由于不必要的电流的生成电流消耗的增加对于诸如蜂窝电话、智能电话以及平板终端来说是显著的问题。
应注意的是，日本专利申请公开No.2008-268473A和2008-258725A公开了用于抵消输出放大器的偏移的技术。
而且，日本专利申请公开No.2008-111875A公开了一种用于以伪方式抵消被用作输出放大器或者灰阶放大器的运算放大器的偏移电压的技术。
此外，日本专利申请No.2001-343948A公开了一种用于抵消在被配置成生成灰阶电压的权重平均电压的输出放大器中的偏移的技术。
此外，日本专利申请No.2001-188615A公开了一种用于在没有使用偏移抵消电路的情况下将来自于阻抗转换电路（输出放大器）的输出电压供应给负载电容器以跨负载电容器生成必要的充电电压的技术。
此外，日本专利申请No.2000-242233公开一种显示装置的驱动电路，该显示装置的驱动电路响应于数字图像数据的较高比特选择灰阶电压，并且也响应于较低比特控制输出放大器的偏移电压。
发明内容
因此，本发明的目的是为了提供一种用于抑制由在多个显示面板驱动器之间或者当中的灰阶电压的变化潜在地引起的显示质量的劣化的技术。
本领域的技术人员将会基于下述公开理解本发明的其它目的和技术优点。
在本发明的一个方面中，一种显示面板驱动器包括：灰阶放大器，该灰阶放大器接收输入灰阶参考电压，并且生成与输入灰阶参考电压相对应的输出灰阶参考电压；分压电阻器，该分压电阻器接收输出灰阶参考电压，并且通过使用接收到的灰阶参考电压生成多个灰阶电压；解码器电路，该解码器电路响应于图像数据，从多个灰阶电压当中选择灰阶电压，并且输出所选择的灰阶电压；以及输出电路，该输出电路将与所选择的灰阶电压相对应的驱动电压输出到要被连接到显示面板的源极线的输出端子。灰阶放大器被配置为使得通过调节灰阶放大器的偏移电压，输出灰阶参考电压是可调节的。
在本发明的另一个方面中，一种显示装置包括：显示面板和多个显示面板驱动器。多个显示面板驱动器中的每一个包括：灰阶放大器，该灰阶放大器接收输入灰阶参考电压，并且生成与输入灰阶参考电压相对应的输出灰阶参考电压；分压电阻器，该分压电阻器接收输出灰阶参考电压，并且通过使用接收到的灰阶参考电压生成多个灰阶电压；解码器电路，该解码器电路响应于图像数据，从多个灰阶电压当中选择灰阶电压，并且输出所选择的灰阶电压；以及输出电路，该输出电路将与所选择的灰阶电压相对应的驱动电压输出到要被连接到显示面板的源极线的输出端子。灰阶放大器被配置为使得通过调节灰阶放大器的偏移电压，输出灰阶参考电压是可调节的。
附图说明
图1是图示根据本发明的第一实施例的显示装置的示例性配置的框图；
图2是图示在第一实施例中的驱动器IC的示例性配置的电路图；
图3是图示在本发明的第二实施例中的显示装置的示例性配置的框图；
图4是图示第二实施例中的驱动器IC的示例性配置的电路图；
图5A是图示在示例1中的灰阶放大器的配置的电路图；
图5B是图示在示例2中的灰阶放大器的配置的电路图；
图5C是图示在示例3中的灰阶放大器的配置的电路图；
图6A是图示在示例4中的灰阶放大器的配置的电路图；
图6B是图示在示例5中的灰阶放大器的配置的电路图；
图6C是图示在示例4和5中的灰阶放大器中使用的可变电阻器的配置的示例的电路图；
图7A是图示在示例6中的灰阶放大器的配置的电路图；以及
图7B是图示在示例7中的灰阶放大器的配置的电路图。
具体实施方式
（第一实施例）
图1是图示在本发明的第一实施例中的显示装置1的示例性配置的框图。被配置成液晶显示装置的显示装置1包括液晶显示面板2和多个驱动器IC3。液晶显示面板2包括：显示区域4，像素、源极线（也可以被称为数据线或者信号线）、栅极线（也可以被称为地址线或者扫描线）被布置在该显示区域4中；和栅极驱动器电路5，该栅极驱动器电路5驱动被布置在显示区域4中的栅极线。在一个实施例中，通过使用COG（玻璃上芯片）技术，栅极驱动器电路5可以被形成在液晶显示面板2的玻璃基板上。各个驱动器IC3响应于从外部设备（例如，CPU（中央处理单元）接收到的图像数据和控制数据驱动显示区域4中的相对应的源极线，并且也生成用于控制栅极驱动电路5的控制信号。应注意的是，驱动器IC3的数目不限于两个，尽管图1图示显示装置1包括两个驱动器IC3。
图2是图示各个驱动器IC3的示例性配置的框图。各个驱动器IC3包括分压电阻器11、竞赛图电路（tournament circuit）12、灰阶放大器电路13、分压电阻器14、解码器电路15、输出电路16、以及输出电压调节数据寄存器17。
分压电阻器11和竞赛图电路12起到用于将输入灰阶参考电压VREF1至VREFm供应到灰阶放大器电路13的灰阶参考电压生成器的作用。详细地，分压电阻器11被连接到电源VDD和接地端子之间，以通过分压生成相互不同的多个电压。竞赛图电路12从由分压电阻器11生成的多个电压选择m个电压，并且将所选择的m个电压作为输入灰阶参考电压VREF1至VREFm供应给灰阶放大器电路13。
灰阶放大器电路13包括灰阶放大器131至13m。灰阶放大器131至13m从输入的灰阶参考电压VREF1至VREFm分别生成灰阶参考电压VREF1 OUT至VREFm OUT。灰阶放大器131至13m被配置成响应于从输出电压调节数据寄存器17供应的控制信号S1至Sm分别控制输出灰阶参考电压VREF1 OUT至VREFm OUT。在本实施例的驱动器IC3中，通过响应于控制信号Si调节灰阶放大器13i的偏移电压，来执行各个输出灰阶参考电压VREFi OUT的控制。稍后将会详细地描述各个灰阶放大器13i的配置。
被连接到灰阶放大器131至13m的输出的分压电阻器14通过使用从灰阶放大器131至13m接收到的输出灰阶参考电压VREF1 OUT至VREFm OUT生成灰阶电压V1至Vn。详细地，灰阶放大器131至13m的输出被连接到分压电阻器14的不同位置，并且n个灰阶电压线18被连接到不同的位置。通过分压，分别在n个灰阶电压线18上生成灰阶电压V1至Vn。灰阶电压线18被连接到解码器电路15。
解码器电路15包括解码器151至15N。解码器151至15N响应于图像数据D1至DN的值分别选择灰阶电压V1至Vn，并且将所选择的灰阶电压输出到输出电路16。在此，图像数据D1至DN是指示要被驱动的各自的像素的灰阶的数据。由解码器151至15N中的每一个选择的灰阶电压被供应到输出电路6。
输出电路16包括输出放大器161至16N。输出放大器161至16N将与从解码器151至15N接收到的灰阶电压相对应的驱动电压分别地输出到源极输出191至19N。从输出放大器161至16N所输出的驱动电压基本地具有与相对应的灰阶电压相同的电压电平。在此，源极输出191至19N是被连接到显示区域4的源极线的输出终端。由从输出放大器161至16N所输出的驱动电压来驱动在显示区域4中的像素。
输出电压调节数据寄存器17是用于以非瞬态的方式存储用于控制从灰阶放大器131至13m所输出的输出灰阶参考电压VREF1 OUT至VREFm OUT的调节数据的存储单元。输出电压调节数据寄存器17输出与调节数据的值相对应的控制信号S1至Sm，并且将控制信号S1至Sm分别地供应到灰阶放大器131至13m。应注意的是，输出电压调节数据寄存器17被集成在并入了在本实施例中的分压电阻器11、竞赛图电路12、灰阶放大器电路13、分压电阻器14、解码器电路15、以及输出电路16的芯片中；换言之，分压电阻器11、竞赛图电路12、灰阶放大器电路13、分压电阻器14、解码器电路15、输出电路16、以及输出电压调节数据寄存器17被单片集成。
本实施例的显示装置1被配置为使得响应于从输出电压调节数据寄存器17所输出的控制信号S1至Sm，能够调节从灰阶放大器131至13m所输出的输出灰阶参考电压VREF1 OUT至VREFm OUT。通过使用适当的装置，通过设定被以非瞬态的方式存储在输出电压调节数据寄存器17中的调节数据，来实现控制信号S1至Sm的设定。该配置允许减少在驱动器IC3之间的输出灰阶参考电压VREF1 OUT至VREFm OUT中的变化。
例如，在驱动器IC3的装运测试中，可以调节输出灰阶参考电压VREF1 OUT至VREFm OUT。例如，可以以下面的程序执行在装运测试中输出灰阶参考电压VREF1 OUT至VREFm OUT的调节。首先，测量灰阶放大器131至13m的输出电压。在一个实施例中，通过测量在灰阶放大器131至13m的输出电压（输出灰阶参考电压VREF1 OUT至VREFm OUT）被照原样直接地输出到的灰阶电压线18中的一个上的电压，可以测量灰阶放大器131至13m的输出电压。随后设定被存储在输出电压调节数据寄存器17中的调节数据，使得将被测量的输出灰阶参考电压VREF1 OUT至VREFm OUT调节到所期望的电压电平。通过对于所有的灰阶放大器131至13m适当地设定被存储在输出电压调节数据寄存器17中的调节数据，能够将输出灰阶参考电压VREF1 OUT至VREFm OUT调节到所期望的电压电平。
应注意的是，响应于被以非瞬态方式存储在输出电压调节数据寄存器17中的调节数据，来设定输出灰阶参考电压VREF1 OUT至VREFm OUT，即，灰阶放大器131至13m的偏移电压，并且在显示装置1的正常操作中不改变输出灰阶电压VREF1 OUT至VREFm OUT的设定。灰阶放大器131至13m的偏移电压的设定独立于显示定时。例如，灰阶放大器131至13m的偏移电压的控制与水平同步信号和垂直同步信号不同步；在显示装置1的正常操作中，在所有的水平同步时段和垂直同步时段中使用公共的调节数据。在灰阶放大器131至13m的属性在驱动器IC3之间可以相互不同的假定下，本实施例的显示装置1被配置为使得各自的驱动器IC3能够单独地控制灰阶放大器131至13m的偏移电压，即，输出灰阶参考电压VREF1 OUT至VREFm OUT。
如上所述，在本实施例中，响应于控制信号S1至Sm分别控制在灰阶放大器13中的灰阶放大器131至13m的输出电压，响应于以非瞬态方式存储在输出电压调节数据寄存器17中的调节数据来生成该控制信号S1至Sm。驱动器IC3的这样的配置允许通过适当地设定调节数据来减少在驱动器IC3之间的输出灰阶参考电压VREF1 OUT至VREFm OUT中的变化。
（第二实施例）
图3是图示在本发明的第二实施例中的显示装置1的示例性配置的框图，并且图4是图示在第二实施例中的各个驱动器IC3的示例性配置的框图。
在第二实施例中，如在图3中所示，被集成在IC芯片中的外部存储装置6被与驱动器IC3分离地设置。应注意的是，如在图4中所示，输出电压调节数据寄存器17没有被集成在驱动器IC3中。外部存储装置6以非瞬态方式存储用于各个驱动器IC3的调节数据，并且响应于调节数据，将控制信号S1至Sm供应给各个驱动器IC3。各个驱动器IC3具有用于外部地接收控制信号S1至Sm的外部输入端子，并且在外部输入端子上从外部存储装置6接收控制信号S1至Sm。在各个驱动器IC3中的灰阶放大器131至13m被配置成响应于从外部存储装置6供应的控制信号S1至Sm，来控制输出灰阶参考电压VREF1 OUT至VREFm OUT。
在第二实施例中的上述显示装置1和驱动器IC3也能够通过适当地设定被存储在外部存储装置6中的调节数据减少在驱动器IC3之间的输出灰阶参考电压VREF1 OUT至VREFm OUT中的变化。
在下面的描述中，给出在上述实施例（即，第一和第二实施例）中使用的灰阶放大器13i的各种示例的描述。应注意的是，在下面描述的所有灰阶放大器13i共同具有响应于控制信号Si调节输出电压的功能。
[示例1]
图5A是灰阶放大器13i的第一示例的示例性配置的电路图，在下文中将其称为“示例1”。在示例1中的灰阶放大器13i被配置成包括N型输入级21和输出级22的电压跟随器。N型输入级21包括NMOS晶体管MN1和MN2、输出电压调节电路23和24以及恒流源25。
NMOS晶体管MN1和MN2形成具有被共同地连接到阳极N11的差分晶体管对。NMOS晶体管MN1的栅极被连接到输入灰阶参考电压VREFi被输入到的输入节点，并且NMOS晶体管MN2的栅极被连接到输出节点OUT，从该输出节点OUT输出输出灰阶参考电压VREFi OUT。NMOS晶体管MN1和MN2的漏极被分别连接到节点N12和N13。
输出电压调节电路23和24是被用于调节灰阶放大器13i的偏移电压，即，输出灰阶参考电压VREFi OUT的一对电路。输出电压调节电路23包括开关S11和SW12，以及具有被共同地连接到输入节点IN的栅极的NMOS晶体管MN21和MN22。开关SW11和NMOS晶体管MN21被串联地连接在节点N11和节点N12之间以形成第一调节支路。开关SW12和NMOS晶体管MN22被串联地连接到节点N11和节点N12以形成第二调节支路。被相互并联地连接的第一和第二调节支路，通过开关SW11和SW12的开/关控制，具有控制流过N型输入级21的电流IN1的功能。在此，电流IN1是流过NMOS晶体管MN1、MN21以及MN22的电流的总电流。NMOS晶体管MN21和MN22的栅极宽度被设计为小于NMOS晶体管MN1的栅极宽度，并且主要通过流过NMOS晶体管MN1的电流来确定电流IN1。NMOS晶体管MN21和MN22被用于精细地调节电流IN1。
类似地，输出电压调节电路24包括开关SW13和SW14，以及具有被共同地连接到输出节点OUT的栅极的NMOS晶体管MN23和MN24。开关SW13和NMOS晶体管MN23被串联地连接在节点N11和节点N13之间以形成第三调节支路。开关SW14和NMOS晶体管MN24被串联地连接在节点N11和节点N13之间以形成第四调节支路。被相互并联地连接的第三和第四调节支路具有通过开关SW13和SW14的开/关控制，来控制流过N型输入级21的电流IN2的功能。在此，电流IN2是流过NMOS晶体管MN2、MN23以及MN24的电流的总电流。NMOS晶体管MN23和MN24的栅极宽度被设计为小于NMOS晶体管MN2的栅极宽度，并且主要通过流过NMOS晶体管MN2的电流来确定电流IN2。NMOS晶体管MN23和MN24被用于精细地调节电流IN2。
响应于被供应给灰阶放大器13i的控制信号Si，开关SW11至SW14每一个被设定为接通状态或者断开状态。如稍后所描述的，在图5A中的灰阶放大器13i适合于通过响应于控制信号Si而切换开关SW11至SW14，来控制偏移电压，即，输出灰阶参考电压VREFi OUT。
恒流源25被连接在节点N11和低侧电力线29并且从节点N11引导恒流。通过恒流源25的操作保持电流IN1和IN2的总和恒定。在此，低侧电力线29是具有的电势电平VL的电力线；低侧电力线29可以具有接地电势。
输出级22是被配置成响应于流过N型输入级21的电流IN1和IN2，从输出节点OUT输出灰阶参考电压VREFi OUT的电路；输出级22包括电流镜26、PMOS晶体管MP13以及恒流源27。
电流镜26被用作N型输入级21的负载并且包括PMOS晶体管MP11和MP12。PMOS晶体管MP11具有被连接到节点N12的漏极和被连接到高侧电力线30的源极。PMOS晶体管MP12具有被连接到节点N13的漏极和被连接到高侧电力线30的源极。PMOS晶体管MP11和MP12的栅极被相互共同地连接，并且被共同地连接的栅极被连接到PMOS晶体管MP11和MP12中的一个的漏极（在本示例中，被连接到PMOS晶体管MP12的漏极）。在此，高侧电力线30是具有比电势电平VL高的电势电平VH的电力线；高侧电力线30可以具有供电电平。
PMOS晶体管MP13作为驱动输出节点OUT的输出晶体管操作。PMOS晶体管MP13具有被连接到高侧电力线30的源极、被连接到节点N12的栅极以及被连接到输出节点OUT的漏极。恒流源27从PMOS晶体管MP13的漏极引导恒流。
如果NMOS晶体管MN1和MN2具有相同的属性并且其它的晶体管具有理想的属性，则当开关SW11至SW14被设定为断开状态时，在上面配置的灰阶放大器13i操作使得输入灰阶参考电压VREFi被照原样输出，作为输出灰阶参考电压VREFi OUT。然而，被集成在驱动器IC3中的MOS晶体管展现由制造过程产生的变化，并且取决于灰阶放大器，在驱动器IC3之间变化是不同的。因此，并入了多个驱动器IC3的显示装置1呈现驱动器IC3之间的灰阶电压中的变化。
如在图5A中所图示配置的灰阶放大器13i，能够通过响应于控制信号Si而切换输出电压调节电路23的开关SW11至SW14，来调节灰阶放大器的偏移电压13i，即，输出灰阶参考电压VREFi OUT。详细地，通过响应于控制信号Si切换开关SW11至SW14，能够精细地调节流过N型输入级21的电流IN1和IN2。流过N型输入级21的电流IN1和IN2对灰阶放大器13i的偏移电压具有影响。当电流IN1和IN2是不同的时，例如，灰阶放大器13i呈现偏移电压。这意味着，能够通过响应于控制信号Si适当地切换开关SW11至SW14来调节灰阶放大器13i的偏移电压，即，输出灰阶参考电压VREFi OUT。因为灰阶电压V1至Vn取决于输出灰阶参考电压VREF1 OUT至VREFm OUT，调节各个驱动器IC3中的各个灰阶放大器13i的输出灰阶参考电压VREFi OUT允许减少显示装置1中的驱动器IC3之间的灰阶电压中的变化。
在下面的程序中可以调节灰阶放大器13i的输出灰阶参考电压VREFi OUT。在驱动器IC3的装运测试中，在灰阶电压线18当中的直接地输出灰阶放大器13i的输出灰阶参考电压VREFi OUT的线上测量输出灰阶参考电压VREFi OUT。输出电压调节电路23和24的开关SW11至SW14的开/关状态被设定为使得被测量的输出灰阶参考电压VREFi OUT被调节成所期待的电压电平。换言之，确定用于控制开关SW11至SW14的控制信号Si的设定值，使得被测量的输出灰阶参考电压VREFi OUT被调节成所期待的电压电平。为所有的灰阶放大器13i执行此程序。然后，将控制信号Si的设定值以非易失性方式作为调节数据存储在各个驱动器IC3（在第一实施例中）的输出电压调节数据寄存器17或者外部存储装置6（在第二实施例中）中。
虽然显示装置1执行正常的操作，但是响应于控制信号Si将开关SW11至SW14置于接通状态或者断开状态中，从而将灰阶放大器13i的输出灰阶参考电压VREFi OUT设定成所期待的电压电平，响应于以非易失性方式存储在各个驱动器IC3的输出电压调节数据寄存器17中或者外部存储装置6中的调节数据生成该控制信号Si。能够通过在各个驱动器IC3中执行前述的操作来减少驱动器IC3之间的灰阶电压中的差异。
应注意的是，在输出电压调节电路23中可以修改（均包括被串联地连接的开关和NMOS晶体管的）调节支路的数目。原则上，如果输出电压调节电路23包括至少一个调节支路则能够获得调节输出灰阶参考电压VREFi OUT的功能。类似地，也可以在输出电压调节电路24中修改均包括被串联地连接的开关和NMOS晶体管的）调节支路的数目。原则上，如果输出电压调节电路24包括至少一个开关和一个MOS晶体管，则能够获得调节输出灰阶参考电压VREFi OUT的功能。
[示例2]
图5B是图示灰阶放大器13i的第二示例的示例性配置的电路图，在下文中，其被称为示例2。示例2中的灰阶放大器13i的电路配置示意性地对应于在示例1的电路配置中的各自的MOS晶体管的导电性（P型或者N型）被反转的电路结构。
详细地，示例2中的灰阶放大器13i被配置成包括P型输入级31和输出级32的电压跟随器。P型输入级31包括PMOS晶体管MP1和MP2、输出电压调节电路33和34以及恒流源35。
形成差分晶体管对的PMOS晶体管MP1和MP2具有被共同地连接到节点N21的源极。PMOS晶体管MP1具有被连接到输入灰阶参考电压VREFi被输入到的输入节点IN的栅极，并且PMOS晶体管MP2具有被连接到输出节点的栅极，从该输出节点OUT输出输出灰阶参考电压VREFi OUT。PMOS晶体管MP1和MP2的漏极分别被连接到节点N22和N23。
输出电压调节电路33和34是被用于调节灰阶放大器13i的偏移电压，即，输出灰阶参考电压VREFi OUT的一对电路。输出电压调节电路33包括开关SW21和SW22，以及具有被共同地连接到输入节点IN的栅极的PMOS晶体管MP21和MP22。开关SW21和PMOS晶体管MP21被串联地连接在节点N21和节点N22之间以形成第一调节支路。开关SW22和PMOS晶体管MP22被串联地连接在节点N21和节点N22之间以形成第二调节支路。被相互并联地连接的第一和第二调节支路，具有通过开关SW21和SW22的开/关控制控制流过P型输入级31的电流IP1的功能。在此，电路IP1是流过PMOS晶体管MP1、MP21以及MP22的电流的总电流。PMOS晶体管MP21和MP22的栅极宽度被设计为小于PMOS晶体管MP1的栅极宽度，并且主要通过流过PMOS晶体管MP1的电流来确定电流IP1。PMOS晶体管MP21和MP22被用于精细地调节电流IP1。
类似地，输出电压调节电路34包括开关SW23和SW24，以及具有被共同地连接到输出节点OUT的栅极的PMOS晶体管MP23和MP24。开关SW23和PMOS晶体管MP23被串联地连接在节点N21和节点N23之间以形成第三调节支路。开关SW24和PMOS晶体管MP24被串联地连接在节点N21和节点N23之间以形成第四调节支路。被相互并联地连接的第三和第四调节支路具有通过开关SW23和SW24的开/关控制来控制流过P型输入级31的电流IP2的功能。在此，电流IP2是流过PMOS晶体管MP2、MP23以及MP24的电流的总电流。PMOS晶体管MP23和MP24的栅极宽度被设计为小于PMOS晶体管MP2的栅极宽度，并且主要通过流过PMOS晶体管MP2的电流来确定电流IP2。PMOS晶体管MP23和MP24被用于精细地调节电流IP2。
响应于被供应给灰阶放大器13i的控制信号Si，开关SW21至SW24每一个被设定为接通状态或者断开状态。在图5B中的灰阶放大器13i适合于通过响应于控制信号Si切换开关SW11至SW14来控制偏移电压，即，输出灰阶参考电压VREFi OUT。
恒流源35被连接在节点N21和高侧电力线40之间，并且从节点N21供应恒流。通过恒流源35的操作保持电流IP1和IP2的总和恒定。在此，低侧电力线40是具有VH的电势电平的电力线。
输出级32是被配置成响应于流过P型输入级31的电流IP1和IP2从输出节点OUT输出灰阶参考电压VREFi OUT的电路；输出级32包括电流镜36、NMOS晶体管MN13以及恒流源37。
电流镜36被用作P型输入级31的负载并且包括NMOS晶体管MN11和MN12。NMOS晶体管MN11具有被连接到节点N22的漏极和被连接到低侧电力线39的源极。NMOS晶体管MN12具有被连接到节点N23的漏极和被连接到低侧电力线39的源极。NMOS晶体管MN11和MN12的栅极被相互共同地连接，并且被共同地连接的栅极被连接到NMOS晶体管MN11和MN12中的一个的漏极（在本示例中，被连接到NMOS晶体管MN12的漏极）。在此，低侧电力线39是具有电势电平VL的电力线。
NMOS晶体管MN13作为驱动输出节点OUT的输出晶体管操作。NMOS晶体管MN13具有被连接到低侧电力线39的源极、被连接到节点N22的栅极以及被连接到输出节点OUT的漏极。恒流源37将恒流供应到NMOS晶体管MN13的漏极。
如在图5B所图示配置的灰阶放大器13i，也能够通过响应于控制信号Si切换输出电压调节电路33和34的开关SW21至SW24，来调节灰阶放大器的偏移电压13i，即，输出灰阶参考电压VREFi OUT。能够通过将用于控制开关SW21至SW24的控制信号Si的设定值作为调节数据以非易失性方式存储在各个驱动器IC3（在第一实施例中）的输出电压调节数据寄存器17中或者外部存储装置6（在第二实施例中）中以调节各个驱动器IC3中的各个灰阶放大器13i的输出灰阶参考电压VREFi OUT，来减少在显示装置1中的驱动器IC3之间的灰阶电压中的变化。
应注意的是，在输出电压调节电路33和34中可以修改（均包括被串联地连接的开关和PMOS晶体管的）调节支路的数目。原则上，如果输出电压调节电路33和34中的每一个包括具有一个开关和一个PMOS晶体管的至少一个调节支路，则能够获得调节输出灰阶参考电压VREFi OUT的功能。
[示例3]
图5C是图示灰阶放大器13i的第三实施例的示例性配置的框图，在下文中，其被称为示例3。在示例3中的灰阶放大器13i被配置成包括N型输入级21和P型输入级31的轨对轨放大器。响应于流过N型输入级21的电流IN1和IN2和流过P型输入级31的电流IP1和IP2输出输出灰阶参考电压VREFi OUT的输出级42被连接到N型输入级21和P型输入级31。在示例3中的灰阶放大器13i的N型输入级21的配置，与示例1中的灰阶放大器13i的配置相同，并且在示例3中的灰阶放大器13i的P型输入级31的配置与示例2中的灰阶放大器13i的配置相同。
输出级42包括PMOS晶体管MP31至MP33、NMOS晶体管MN31至MN33以及恒流源43和44。
PMOS晶体管MP31和MP32形成电流镜。详细地，PMOS晶体管MP31和MP32的源极被共同地连接到高侧电力线46，并且PMOS晶体管MP31和MP32的栅极被共同地连接到PMOS晶体管MP32的漏极。PMOS晶体管MP31和MP32的漏极分别被连接到恒流源43和44。
NMOS晶体管MN31和MN32形成另一电流镜。详细地，NMOS晶体管MN31和MN32的源极被共同地连接到低侧电力线45，并且NMOS晶体管MN31和MN32的栅极被共同地连接到NMOS晶体管MN32的漏极。NMOS晶体管MN31和MN32的漏极分别被连接到恒流源43和44。
恒流源43生成在从PMOS晶体管MP31的漏极到NMOS晶体管MN31的漏极的方向中流动的恒流，并且恒流源44生成在从PMOS晶体管MP32的漏极到NMOS晶体管MN32的漏极的方向中流动的恒流。
PMOS晶体管MP33和NMOS晶体管MN33被用作驱动输出节点OUT的输出晶体管。PMOS晶体管MP33具有被连接到高侧电力线46的源极，被连接到PMOS晶体管MP31的漏极的栅极，以及被连接到输出节点OUT的漏极。NMOS晶体管MN15具有被连接到低侧电力线45的源极、被连接到NMOS晶体管MN31的漏极的栅极以及被连接到输出节点OUT的漏极。
如在图5C中所图示配置的灰阶放大器13i也能够通过响应于控制信号Si切换输出电压调节电路23、24、33以及34的开关SW11至SW14和SW21至SW24，来调节灰阶放大器13i的偏移电压，即，输出灰阶参考电压VREFi OUT。
能够通过将用于控制开关SW11至SW14以及SW21至SW24的控制信号Si的设定值作为调节数据以非易失性方式存储在各个驱动器IC3（在第一实施例中）的输出电压调节数据寄存器17中或者外部存储装置6（在第二实施例中）中，以调节各个驱动器IC3中的各个灰阶放大器13i的输出灰阶参考电压VREFi OUT，来减少在显示装置1中的驱动器IC3之间的灰阶电压中的变化。
应注意的是，可以在输出电压调节电路23、24、33以及34中修改（均包括被串联地连接的开关和MOS晶体管的）调节支路的数目。
[示例4]
图6A是图示灰阶放大器13i的第四示例的电路图，在下文中，其被称为示例4。在示例4中，灰阶放大器13i被配置成包括N型输入级21A和输出级22A的电压跟随器。在示例4中的灰阶放大器13i中，在示例4中，通过被串联地连接到输出级22A中的电流镜26的可变电阻负载28来调节流过N型输入级21A的电流IN1和IN2，从而调节输出灰阶参考电压VREFi OUT。应注意的是，电流镜26和可变电阻负载28整体上起到N型输入级21A的负载电路的作用。输出级22A的其它部分的配置保持未从示例1中的输出级22改变。另外，不同于示例1中的N型输入级21，在示例4中使用的N型输入级不包括输出电压调节电路23和24。
更加具体地，可变电阻负载28包括可变电阻器R1和R2。可变电阻器R1被连接在PMOS晶体管MP11的源极和高侧电力线30之间，并且电流IN1流过可变电阻器R1。另一方面，可变电阻器R2被连接在PMOS晶体管MP12的源极和高侧电力线30之间，并且电流IN2流过可变电阻器R2。在本示例中，响应于控制信号Si控制可变电阻器R1和R2的电阻值，从而调节灰阶放大器13i的偏移电压，即，输出灰阶参考电压VREFi OUT。
图6C示出可变电阻器R1的配置的一个示例。在一个示例中，各个可变电阻器R1包括开关RSW1和RSWα和电阻元件RR1至RRα。开关RSWj和电阻元件RRj被串联地连接在节点N14和节点N15之间。节点N14被连接到PMOS晶体管MP11的源极，并且节点N15被连接到高侧电力线30。能够通过响应于控制信号Si控制开关RSW1至RSWα的开关状态控制可变电阻器R1的电阻值。
可以以与可变电阻器R1相同的方式配置可变电阻器R2。在这样的情况下，节点N14被连接到PMOS晶体管MP12的源极。
在如在图6A中所图示地被配置的灰阶放大器13i中，能够通过响应于控制信号Si设定可变电阻负载28中的可变电阻器R1和R2的电阻值，来精细地调节流过N型输入级21的电流IN1和IN2；这允许调节灰阶放大器13i的偏移电压，即，输出灰阶参考电压VREFi OUT。能够通过将用于控制可变电阻器R1和R2的控制信号Si的设定值作为调节数据以非易失性方式存储在各个驱动器IC3（在第一实施例中）的输出电压调节数据寄存器17中或者外部存储装置6（第二实施例中）中，通过调节各个驱动器IC3中的各个灰阶放大器13i的输出灰阶参考电压VREFi OUT，来减少在显示装置1中的驱动器IC3中的灰阶电压中的变化。
应注意的是，可变电阻负载28可以被设置在节点N12、N13和电流镜26之间，替代在电流镜26和高侧电力线30之间。在这样的情况下，可变电阻器R1被连接在节点N12和PMOS晶体管MP11的漏极之间，并且可变电阻器R2被连接在节点N13和PMOS晶体管MP12的漏极之间。
[示例5]
图6B是图示灰阶放大器13i的第五示例的电路图，在下文中，其被称为示例5。在示例5中，灰阶放大器13i被配置成包括P型输入级31A和输出级32A的电压跟随器。在示例5中的灰阶放大器13i中，通过在输出级32A中被串联地连接到电流镜36的可变电阻负载38，来调节流过P型输入级31A的电流IP1和IP2，从而调节输出灰阶参考电压VREFi OUT。应注意的是，电流镜36和可变电阻负载38整体上起到P型输入级31A的负载电路的作用。输出级32A的其它部分的配置保持未从示例2中的输出级32改变。另外，不同于示例2中的P型输入级31，在示例5中使用的P型输入级31A不包括输出电压调节电路33和34。
更加具体地，可变电阻负载38包括可变电阻器R3和R4。可变电阻器R3被连接在NMOS晶体管MN11的源极和低侧电力线39之间，并且可变电阻器R4被连接在NMOS晶体管MN12的源极和低侧电力线39之间。在本示例中，响应于控制信号Si控制可变电阻器R3和R4的电阻值，从而调节灰阶放大器13i的偏移电压，即，输出灰阶参考电压VREFi OUT。在图6C中示出的可变电阻器的配置可以用于可变电阻器R3和R4。
在如在图6B中所图示地被配置的灰阶放大器13i中，能够通过响应于控制信号Si设定可变电阻负载38中的可变电阻器R3和R4的电阻值，来精细地调节流过P型输入级31的电流IP1和IP2；这允许调节灰阶放大器13i的偏移电压，即，输出灰阶参考电压VREFi OUT。能够通过将用于控制可变电阻器R3和R4的控制信号Si的设定值作为调节数据以非易失性方式存储在各个驱动器IC3（在第一实施例中）的输出电压调节数据寄存器17中或者外部存储装置6（第二实施例中）中，通过调节各个驱动器IC3中的各个灰阶放大器13i的输出灰阶参考电压VREFi OUT，来减少在显示装置1中的驱动器IC3中的灰阶电压中的变化。
应注意的是，可变电阻负载38可以被设置在节点N22、N23和电流镜36之间，替代在电流镜36和低侧电力线39之间。在这样的情况下，可变电阻器R3被连接在节点N22和NMOS晶体管MN11的漏极之间，并且可变电阻器R4被连接在节点N23和NMOS晶体管MN12的漏极之间。
[示例6]
图7A是图示灰阶放大器13i的第六示例的电路图，在下文中，其被称为示例6。在示例6中，灰阶放大器13i被配置成包括N型输入级21A和输出级22B的电压跟随器。在示例6中的灰阶放大器中13i，起到输出级22B中的N型输入级21A的负载电路的作用的电流镜26B被设置有调节电流IN1和IN2的功能，从而调节输出灰阶参考电压VREFi OUT。输出级22B的其它部分的配置保持未从示例1中的输出级22改变。应注意的是，在示例6中的灰阶放大器13i中使用的N型输入级21A具有与在示例4中的灰阶放大器13i中使用的N型输入级21A相同的配置；没有为N型输入级21A提供输出电压调节电路23和24。
更加具体地，在示例6中，电流镜26B包括PMOS晶体管MP41至MP44和开关TSW1至TSW4。PMOS晶体管MP41至MP44的栅极被相互共同地连接并且共同地连接的栅极被连接到节点N12和N13中的一个（在本实施例中，被连接到节点N13）。PMOS晶体管MP41和开关TSW1被串联地连接在节点N12和高侧电源线30之间，并且PMOS晶体管MP42和开关TSW2被串联地连接在节点N12和高侧电力线30之间。在此，PMOS晶体管MP41和开关TSW1被并联地连接到PMOS晶体管MP42和开关TSW2。PMOS晶体管MP43和开关TSW3被串联地连接在节点N13和高侧电力线30之间并且PMOS晶体管MP44和开关TSW4被串联地连接在节点N13和高侧电力线30之间。在此，PMOS晶体管MP43和开关TSW3被并联地连接到PMOS晶体管MP44和开关TSW4之间。
应注意的是，虽然图7A图示开关TSW1被连接在节点N12和PMOS晶体管MP41之间，并且开关TSW2被连接在节点N12和PMOS晶体管MP42之间的配置，但是开关TSW1可以被连接在PMOS晶体管MP41的源极和高侧电力线30之间，并且开关TSW2可以被连接在PMOS晶体管MP42的源极和高侧电力线30之间。类似地，开关TSW3可以被连接在PMOS晶体管MP43的源极和高侧电力线30之间，并且开关TSW4可以被连接在PMOS晶体管MP44的源极和高侧电力线30之间。
PMOS晶体管MP41至MP44的栅极宽度的设计与电流IN1和IN2的调节有关。在一个示例中，PMOS晶体管MP41和MP43被形成为具有大体上相同的栅极宽度，并且PMOS晶体管MP42和MP44被形成为具有大体上相同的栅极宽度。在此，术语“大体上”意指在制造过程中产生的不可避免的变化被忽略。而且，PMOS晶体管MP41和MP42的栅极宽度被设计以相互不同，并且PMOS晶体管MP43和MP44的栅极宽度被设计以相互不同。以这样的方式设计栅极宽度允许扩大电流IN1和IN2的调节范围。
如在图7A中所图示地被配置的灰阶放大器13i能够通过响应于控制信号Si切换电流镜26B的开关TSW1至TSW4调节灰阶放大器13i的偏移电压，即，输出灰阶参考电压VREFi OUT。能够通过将用于控制开关TSW1至TSW4的控制信号Si的设定值作为调节数据以非易失性方式存储在各个驱动器IC3（在第一实施例中）的输出电压调节数据寄存器17中或者外部存储装置6（在第二实施例中）中，通过调节各个驱动器IC3中的各个灰阶放大器13i的输出灰阶参考电压VREFi OUT，来减少在显示装置1中的驱动器IC3之间的灰阶电压中的变化。
应注意的是，在电流镜26B中被连接在节点N12和高侧电力线30之间的PMOS晶体管的数目不限于两个；被连接在节点N12和高侧电力线30之间的PMOS晶体管的数目可以是三个或者更多个。在这样的情况下，开关被串联地连接到在节点N12和高侧电力线30之间的各个PMOS晶体管，并且响应于控制信号Si，开关被设定为接通状态或者断开状态。而且在当三个或者更多个PMOS晶体管被连接在节点N12和高侧电力线30之间时的情况下，期待的是，PMOS晶体管的栅极宽度相互不同。类似地，被连接在节点N13和高侧电力线30之间的PMOS晶体管的数目不限于两个；被连接在节点N13和高侧电力线30之间的PMOS晶体管的数目可以是三个或者更多个。在这样的情况下，开关被串联地连接到节点N13和高侧电力线30之间的各个PMOS晶体管，并且响应于控制信号Si开关被设定为接通状态或者断开状态。而且在当三个或者更多个PMOS晶体管被连接在节点N13和高侧电力线30时的情况下，期待的是，PMOS晶体管的栅极宽度相互不同。
[示例7]
图7B是图示灰阶放大器13i的第七示例的电路图，在下文中，其被称为示例7。在示例7中，灰阶放大器13i被配置成包括P型输入级31A和输出级32B的电压跟随器。在示例7中的灰阶放大器中13i，起到输出级32B中的P型输入级31A的负载电路的作用的电流镜36B被设置有调节电流IP1和IP2的功能，从而调节输出灰阶参考电压VREFi OUT。输出级32B的其它部分的配置保持未从示例1中的输出级32改变。应注意的是，在示例7中的灰阶放大器13i中使用的P型输入级31A具有与在示例5中的灰阶放大器13i中使用的P型输入级31A相同的配置；没有为P型输入级31A提供输出电压调节电路33和34。
更加具体地，在示例7中，电流镜36B包括NMOS晶体管MN41至MN44和开关TSW5至TSW8。NMOS晶体管MN41至MN44的栅极被相互共同地连接并且共同地连接的栅极被连接到节点N22和N23中的一个（在本实施例中，被连接到节点N23）。NMOS晶体管MN41和开关TSW5被串联地连接在节点N22和低侧电源线39之间，并且NMOS晶体管MN42和开关TSW6被串联地连接在节点N22和低侧电力线39之间。在此，NMOS晶体管MN41和开关TSW5被并联地连接到NMOS晶体管MN42和开关TSW6。NMOS晶体管MN43和开关TSW7被串联地连接在节点N23和低侧电力线39之间，并且NMOS晶体管MN44和开关TSW8被串联地连接在节点N23和低侧电力线39之间。在此，NMOS晶体管MN43和开关TSW7被并联地连接到NMOS晶体管MN44和开关TSW8之间。
应注意的是，虽然图7B图示开关TSW5被连接在节点N22和NMOS晶体管MN41之间，并且开关TSW6被连接在节点N22和NMOS晶体管MN42之间的配置，但是开关TSW5可以被连接在NMOS晶体管MN41的源极和低侧电力线39之间，并且开关TSW6可以被连接在NMOS晶体管MN42的源极和低侧电力线39之间。类似地，开关TSW7可以被连接在NMOS晶体管MN43的源极和低侧电力线39之间，并且开关TSW8可以被连接在NMOS晶体管MN44的源极和低侧电力线39之间。
NMOS晶体管MN41至MN44的栅极宽度的设计与电流IP1和IP2的调节有关。在一个示例中，NMOS晶体管MN41和MN43被形成为具有大体上相同的栅极宽度，并且NMOS晶体管MN42和MN44被形成为具有大体上相同的栅极宽度。在此，术语“大体上”意指在制造过程中产生的不可避免的变化被忽略。而且，NMOS晶体管MN41和MN42的栅极宽度被设计为相互不同，并且NMOS晶体管MN43和MN44的栅极宽度被设计为相互不同。以这样的方式设计栅极宽度允许扩大电流IP1和IP2的调节范围。
如在图7B中所图示地被配置的灰阶放大器13i能够通过响应于控制信号Si切换电流镜36B的开关TSW5至TSW8，来调节灰阶放大器13i的偏移电压，即，输出灰阶参考电压VREFi OUT。能够通过将用于控制开关TSW5至TSW8的控制信号Si的设定值作为调节数据以非易失性方式存储在各个驱动器IC3（在第一实施例中）的输出电压调节数据寄存器17中或者外部存储装置6（在第二实施例中）中，通过调节各个驱动器IC3中的各个灰阶放大器13i的输出灰阶参考电压VREFi OUT，来减少在显示装置1中的驱动器IC3之间的灰阶电压中的变化。
应注意的是，在电流镜36B中被连接在节点N22和低侧电力线39之间的NMOS晶体管的数目不限于两个；被连接在节点N22和低侧电力线39之间的NMOS晶体管的数目可以是三个或者更多个。在这样的情况下，开关被串联地连接到节点N22和低侧电力线39之间的各个PMOS晶体管，并且响应于控制信号Si，开关被设定为接通状态或者断开状态。而且在当三个或者更多个NMOS晶体管被连接在节点N22和低侧电力线39之间时的情况下，期待的是，NMOS晶体管的栅极宽度相互不同。类似地，被连接在节点N23和低侧电力线39之间的NMOS晶体管的数目不限于两个；被连接在节点N23和低侧电力线39之间的NMOS晶体管的数目可以是三个或者更多个。在这样的情况下，开关被串联地连接到节点N23和低侧电力线39之间的各个NMOS晶体管，并且响应于控制信号Si，开关被设置为接通状态或者断开状态。而且在当三个或者更多个NMOS晶体管被连接在节点N23和低侧电力线39时的情况下，期待的是，NMOS晶体管的栅极宽度相互不同。
虽然已经详细地描述本发明的具体实施例和示例，但是本发明不应被解释为被限制到上述实施例和示例。对于本领域的技术人员来说显而易见的是，可以与各种修改一起实现本发明。例如，虽然在上面描述了包括液晶显示面板2的显示装置1的各种实施例，但是本发明可以被应用于由驱动器IC（显示面板驱动器）驱动不同的显示面板并且在驱动器IC中生成灰阶电压的面板显示装置。而且，本领域的技术人员也会容易地理解，根据架构原因，可以不同地修改在示例1至7中的输出级的配置。

Claims (7)

1.一种显示面板驱动器，包括：
灰阶放大器，所述灰阶放大器接收输入灰阶参考电压，并且生成与所述输入灰阶参考电压相对应的输出灰阶参考电压；
分压电阻器，所述分压电阻器接收所述输出灰阶参考电压，并且通过使用接收到的所述输出灰阶参考电压来生成多个灰阶电压；
解码器电路，所述解码器电路响应于图像数据，从所述多个灰阶电压当中选择灰阶电压，并且输出选择的所述灰阶电压；以及
输出电路，所述输出电路将与选择的所述灰阶电压相对应的驱动电压输出到要被连接到显示面板的源极线的输出端子，并且
其中，所述灰阶放大器被配置为通过调节所述灰阶放大器的偏移电压使得所述输出灰阶参考电压是可调节的，其中，响应于控制信号来控制所述灰阶放大器的偏移电压，所述控制信号是响应于以非易失性方式存储的调节数据来生成的，并且所述显示面板驱动器进一步包括：
外部输入端子，所述外部输入端子外部地接收所述控制信号。
2.根据权利要求1所述的显示面板驱动器，进一步包括：
存储部，所述存储部以非易失性方式存储调节数据，
其中，所述存储部、所述灰阶放大器、所述分压电阻器、所述解码器电路以及所述输出电路被单片地集成。
3.根据权利要求1至2中的任何一项所述的显示面板驱动器，其中，所述灰阶放大器包括：
输入节点，所述输入节点接收所述输入灰阶参考电压；
输入级；
输出级；以及
输出节点，所述输出节点输出所述输出灰阶参考电压，
其中，所述输入级包括：
第一MOS晶体管，所述第一MOS晶体管具有被连接到第一节点的源极、被连接到所述输入节点的栅极以及被连接到第二节点的漏极；
第二MOS晶体管，所述第二MOS晶体管具有被连接到所述第一节点的源极、被连接到所述输出节点的栅极以及被连接到第三节点的漏极；以及
第一输出电压调节电路和第二输出电压调节电路，
其中，所述输出级被配置成响应于流过所述第二节点的第一电流和流过所述第三节点的第二电流，从所述输出节点输出所述输出灰阶参考电压，
其中，所述第一输出电压调节电路包括被连接在所述第一节点和所述第二节点之间的至少一个第一调节支路，
其中，所述第一调节支路包括：
第一开关；以及
第三MOS晶体管，所述第三MOS晶体管具有被连接到所述输入节点的栅极，
其中，所述第一开关和所述第三MOS晶体管被串联地连接在所述第一节点和所述第二节点之间，
其中，所述第二输出电压调节电路包括被连接在所述第一节点和所述第三节点之间的至少一个第二调节支路，
其中，所述第二调节支路包括：
第二开关，以及
第四MOS晶体管，所述第四MOS晶体管具有被连接到所述输入节点的栅极，
其中，所述第二开关和所述第四MOS晶体管被串联地连接在所述第一节点和所述第三节点之间，并且
其中，响应于所述控制信号来控制所述第一开关和所述第二开关。
4.根据权利要求1至2中的任何一项所述的显示面板驱动器，其中，所述灰阶放大器包括：
输入节点，所述输入节点接收所述输入灰阶参考电压；
输入级；
输出级；以及
输出节点，所述输出节点输出所述输出灰阶参考电压，
其中，所述输入级包括：
第一MOS晶体管，所述第一MOS晶体管具有被连接到第一节点的源极、被连接到所述输入节点的栅极以及被连接到第二节点的漏极；以及
第二MOS晶体管，所述第二MOS晶体管具有被连接到所述第一节点的源极、被连接到所述输出节点的栅极以及被连接到第三节点的漏极，
其中，所述输出级被配置成响应于流过所述第二节点的第一电流和流过所述第三节点的第二电流，从所述输出节点输出所述输出灰阶参考电压，并且包括被连接到所述第二节点和所述第三节点的负载电路，并且
其中，所述负载电路被配置成响应于所述控制信号来控制流过所述第二节点的第一电流和流过所述第三节点的第二电流。
5.根据权利要求4所述的显示面板驱动器，其中，所述负载电路包括：
第一可变电阻器，所述第一电流流过所述第一可变电阻器；以及
第二可变电阻器，所述第二电流流过所述第二可变电阻器，并且
其中，响应于所述控制信号来控制所述第一电阻器和所述第二电阻器的电阻。
6.根据权利要求4所述的显示面板驱动器，其中，所述负载电路包括：
多个第一MOS晶体管；
多个第二MOS晶体管；
多个第一开关，所述多个第一开关的数目与所述多个第一MOS晶体管的数目相同；以及
多个第二开关，所述多个第二开关的数目与所述多个第二MOS晶体管的数目相同，
其中，在所述多个第一MOS晶体管之中的第i个晶体管和在所述多个第一开关之中的第i个开关被串联地连接在所述第二节点和具有预定的电势电平的电力线之间，
其中，在所述多个第二MOS晶体管之中的第k个晶体管和在所述多个第二开关之中的第k个开关被串联地连接在所述第三节点和所述电力线之间，
其中，所述多个第一MOS晶体管的栅极和所述多个第二MOS晶体管的栅极被共同地连接到所述第二节点或者所述第三节点，并且
其中，响应于所述控制信号来控制所述多个第一开关和所述多个第二开关。
7.一种显示装置，包括：
显示面板；以及
多个显示面板驱动器，
其中，所述多个显示面板驱动器中的每一个包括：
灰阶放大器，所述灰阶放大器接收输入灰阶参考电压，并且生成与所述输入灰阶参考电压相对应的输出灰阶参考电压；
分压电阻器，所述分压电阻器接收所述输出灰阶参考电压，并且通过使用接收到的所述输出灰阶参考电压来生成多个灰阶电压；
解码器电路，所述解码器电路响应于图像数据，从所述多个灰阶电压当中选择灰阶电压，并且输出选择的所述灰阶电压；以及
输出电路，所述输出电路将与选择的所述灰阶电压相对应的驱动电压输出到要被连接到所述显示面板的源极线的输出端子，并且
其中，所述灰阶放大器被配置为通过调节所述灰阶放大器的偏移电压使得所述输出灰阶参考电压是可调节的，其中，响应于控制信号来控制所述灰阶放大器的偏移电压，所述控制信号是响应于以非易失性方式存储的调节数据来生成的，并且所述显示装置进一步包括：
外部存储装置，所述外部存储装置存储与所述多个显示面板驱动器中的每一个相关联的调节数据，
其中，所述外部存储装置响应于与所述多个显示面板驱动器中的所述每一个相关联的所述调节数据中的一个，将所述控制信号供应给所述多个显示面板驱动器中的所述每一个。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10162377B2 (en) 2015-06-15 2018-12-25 Micron Technology, Inc. Apparatuses and methods for providing reference voltages
US10168724B2 (en) 2015-06-15 2019-01-01 Micron Technology, Inc. Apparatuses and methods for providing reference voltages
KR102694705B1 (ko) * 2016-01-21 2024-08-13 주식회사 엘엑스세미콘 디스플레이 장치의 소스 드라이버
US10467942B2 (en) 2016-01-21 2019-11-05 Silicon Works Co., Ltd. Source driver for display apparatus
JP6895234B2 (ja) * 2016-08-31 2021-06-30 ラピスセミコンダクタ株式会社 表示ドライバ及び半導体装置
CN110738963B (zh) * 2018-07-20 2021-10-01 矽创电子股份有限公司 显示器驱动电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11175027A (ja) * 1997-12-08 1999-07-02 Hitachi Ltd 液晶駆動回路および液晶表示装置
JP3346323B2 (ja) 1999-02-18 2002-11-18 日本電気株式会社 表示装置の駆動回路
JP3405333B2 (ja) 1999-10-21 2003-05-12 セイコーエプソン株式会社 電圧供給装置並びにそれを用いた半導体装置、電気光学装置及び電子機器
JP3866011B2 (ja) 2000-05-30 2007-01-10 株式会社ルネサステクノロジ ドライバ及び液晶ディスプレイ装置
JP2002366112A (ja) * 2001-06-07 2002-12-20 Hitachi Ltd 液晶駆動装置及び液晶表示装置
US7126596B1 (en) * 2004-02-18 2006-10-24 Analog Devices, Inc. Rail-to-rail amplifier for use in line-inversion LCD grayscale reference generator
TWI344558B (en) * 2006-01-27 2011-07-01 Mstar Semiconductor Inc Measurement device for measuring gray-to-gray response time
CN101025896A (zh) * 2006-02-20 2007-08-29 仁宝电脑工业股份有限公司 伽码曲线补正装置及其方法
JP5137321B2 (ja) * 2006-04-20 2013-02-06 ルネサスエレクトロニクス株式会社 表示装置、ｌｃｄドライバ及び駆動方法
JP4861791B2 (ja) 2006-10-27 2012-01-25 ルネサスエレクトロニクス株式会社 演算増幅器及び表示装置
JP2008152076A (ja) * 2006-12-19 2008-07-03 Nec Electronics Corp 液晶表示装置、ソースドライバ及び液晶表示パネル駆動方法
JP5253753B2 (ja) 2007-04-02 2013-07-31 ラピスセミコンダクタ株式会社 オフセットキャンセル装置
JP5179775B2 (ja) 2007-04-19 2013-04-10 ラピスセミコンダクタ株式会社 オフセットキャンセル装置、ｉｃチップ、及び駆動ｉｃ
JPWO2011092767A1 (ja) 2010-02-01 2013-05-30 パナソニック株式会社 信号駆動装置及び表示装置
KR101323390B1 (ko) * 2010-09-20 2013-10-29 엘지디스플레이 주식회사 유기발광다이오드 표시소자와 그 저전력 구동방법

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