BE898109A

BE898109A - Circuit de sélection d'accés à une mémoire.

Info

Publication number: BE898109A
Application number: BE2/60241A
Authority: BE
Inventors: R J Abrant
Original assignee: Gte Automatic Electric Inc
Priority date: 1982-11-01
Filing date: 1983-10-28
Publication date: 1984-02-15
Also published as: CA1205203A; JPS5995662A; IT8323543A0; IT1169911B; US4539656A

Abstract

Ce circuit met un processeur externe et le microprocesseur en état de recevoir des données d'une mémoire directement accessible et de transmettre des données à cette dernière. Le microprocesseur controle l'accès du processeur externe à la mémoire directement accessible en commandant et controlant le multiplexeur et les circuits de stockage. Ce système évite l'apparition de signaux de dates, d'adresse et de controle erronés au niveau de la mémoire en cas de commutation entre le microprocesseur et le processeur externe en guise de sources de données pour la mémoire.

Description


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 formulée par Société dite : GTE AUTOMATIC ELECTRIC INCORPORATED pour "Circuit de sélection d'accès à une mémoire" (Inventeur : Robert J. ABRANT) comme
BREVET D'INVENTION. 



  Priorité de la demande de brevet déposée aux Etats-Unis d'Amérique le l novembre 1982 sous le n  438, 083, au nom de Robert J. ABRANT, dont la société susdite est l'ayant droit. 

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  "Circuit de sélection d'accès à une mémoire". 



  La présente invention a trait à des circuits de mémoire, à savoir, en particulier, à un circuit de sélection d'accès à une mémoire servant au contrôle de l'accès de processeurs multiples à une seule mémoire. 



  Des circuits de mémoire s'emploient souvent comme mémoires tampons pour le stockage de données destinées à différentes sortes de dispositifs d'entrée et de sortie (I/O), tels que des bornes, enregistreurs, modems (modulateurs-démodulateurs) ou autres, ou en provenant. Ces mémoires sont souvent accessibles pour de multiples processeurs. Toutefois, pour éviter le choix d'adresses ou de signaux d'information ou de commande erronées, l'accès à la mémoire doit être contrôlé, de manière que seul un processeur unique ait accès à la mémoire à un moment donné ; or, ce contrôle d'accès à une mémoire exige essentiellement l'emploi d'un circuit électronique temporisateur et logique, efficace mais compliqué. 



  Aussi, la présente invention a-t-elle pour objet un nouveau circuit de sélection d'accès à une mémoire dépourvu de tout circuit temporisateur et logique compliqué. 



  L'invention concerne la conception et la mise au point d'un circuit de sélection d'accès à une mémoire, destiné à l'équipement d'un ordinateur et comportant un processeur externe, susceptible, d'une part, de fournir des signaux de lecture et d'enregistrement externes et, d'autre part, de recevoir 

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 et de transmettre des données associées, respectivement, à ces signaux de lecture et d'enregistrement externes. Le circuit de sélection d'accès à une mémoire selon l'invention est, en outre, muni d'un processeur interne capable, d'une part, d'engendrer des signaux de lecture et d'enregistrement internes et, d'autre part, de recevoir et de transmettre des données associées, respectivement, à ces signaux de lecture et d'enregistrement internes.

   Ce processeur est ainsi capable d'émettre des signaux de sélection d'autorisation ou d'interdiction, premiers ou seconds. Il est également muni d'une mémoire susceptible, d'une part, de transmettre des données en réponse au signal d'autorisation et au signal de lecture interne ou externe et, d'autre part, de recevoir des données en réponse au signal d'autorisation et au signal d'enregistrement interne ou externe. 



  Un multiplexeur est connecté aux processeurs interne et externe et à la mémoire et est suceptible, d'une part, de connecter, en réponse au premier signal de sélection, le processeur interne à la mémoire, de manière à mettre le processeur interne en mesure de transmettre des données à la mémoire et d'en recevoir des données associées, respectivement, aux signaux d'enregistrement et de lecture internes et, d'autre part, de connecter, en réponse au second signal de sélection, le processeur à la mémoire, de manière à mettre le processeur en mesure de transmettre des données à la mémoire et d'en recevoir des données associées, respectivement, aux signaux d'enregistrement et de lecture externes. 



  Les caractéristiques de l'invention ressortiront plus clairement de la description détaillée suivante d'un mode de mise en oeuvre préféré, donné avec référence au dessin annexé où l'unique figure représente un schéma de câblage d'un circuit de sélection d'accès à une mémoire selon l'invention. 



  On voit, en se reportant au dessin annexé, que le circuit concerné contient un microprocesseur 10 (processeur interne) connecté à un décodeur 20 par des conducteurs de données de dé- 

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 codeur DD1 et DD2 et d'un conducteur d'enregistrement de décodeur DWR. Le microprocesseur 10 est également connecté à un multiplexeur de données bidirectionnel 30 par des conducteurs de données internes   ID1-ID8,   et à un multiplexer d'adresse et de contrôle 40 par des conducteurs d'adresse internes   1AD1-11Dn   et des conducteurs de lecture et d'enregistrement internes IRD et IWR, respectivement. On voit que le microprocesseur 10 peut également être connecté à des dispositifs d'entrée et de sortie I/O par des conducteurs de signaux de sortie   OD1-OD8.   



  Un processeur externe 50 est connecté au multiplexeur de données 30 par des conducteurs de signaux externes ED1-ED8. On voit également que le multiplexeur d'adresse et de contrôle 40 est connecté au processeur externe 50 par des conducteurs de lecture et d'enregistrement externes AAD1-EWR et que ce processeur externe 50 est également connecté à des inverseurs 61 et 71 par des conducteurs de relâchement (RLS) et d'appel (REQ), respectivement. 



  Ces inverseurs sont connectés à l'entrée de réglage (S) des deux latch 60 et 70 (circuit de stockage), respectivement. 



  Le décodeur 20 est connecté aux entrées de réglage (S) et de remise à zéro (R) du latch 90. 



  Ces deux latch font office de circuit de stockage. La sortie Q du latch 80 est connectée à la porte ET 110 et à la mémoire directement accessible (RAM) 100, qui est également connectée au multiplexeur de données 30 par les conducteurs de signaux Dl-D8 et au multiplexeur d'adresse et de contrôle 40 par les conducteurs d'adresse ADl-ADn et les conducteurs de lecture et d'enregistrement DD et WR, respectivement. 



  La sortie Q du latch sélecteur 90 est connectée au microprocesseur 10, au multiplexeur de données 30, au multiplexeur d'adresse et de contrôle 40, à l'inverseur 120, à l'entrée de remise à zéro (R) du latch 60 et à la porte ET 110. L'inver- 

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 seur 120 est connecté à l'entrée de remise à zéro (R) du latch 70, tandis que les sorties de remise à zéro (Q) des deux latch 60 et 70 sont connectées à la porte OU 130 et la sortie de remise à zéro (Q) du latch 60 est également connectée à la porte E 110. Cette porte ET 110 fonctionne à la manière d'un circuit de signalisation connu, tandis que les deux latch 60 et 70 et la porte OU 130 font office de circuit de signalisation interrupteur.

   La sortie de la porte ET 110 est connectée par le conducteur ACK au processeur externe 50, tandis que la sortie de la porte OU 130 est connectée au microprocesseur 10 par le conducteur INT. 



  Le processeur externe 50 est normalement chargé de la commande du RAM 100 par l'entremise du multiplexeur d'adresse et de contrôle 40 et du multiplexeur de données 30. Dans ces conditions, le processeur externe 50 est en mesure de commander la transmission des données aux divers dispositifs I/O (In/ Out) avec transmission initiale des données externes aux RAM 100 par le multiplexeur de données 30. Lorsque cette transmission de données est terminée, le processeur externe 50 abandonne la commande du RAM 100 par l'entremise desdits multiplexeurs et permet ainsi au microprocesseur 10 de reprendre la commande du RAM 100, de libérer les données y stockées et de les envoyer au dispositif I/O   (In/Out)   voulu.

   Lorsque la transmission de données par le microprocesseur 10 au dispositif I/O est terminée, ce microprocesseur 10 cesse la commande des multiplexeurs et du RAM 100, qui est alors reprise par le processeur externe 50. 



  De même, en vue de la réception de données en provenance dudit dispositif I/O, le microprocesseur 10 reprend la commande du RAM 100 par l'entremise des multiplexeurs, transmet les données internes au RAM 100 et cesse ensuite la commande de ce dernier et des multiplexeurs, après quoi le processeur externe 50 reprend la commande du RAM 100 par l'entremise des multiplexeurs, transmet les données internes au RAM 100 et lâche ensuite la commande de ce dernier et des multiplexeurs. 



  Le processeur extérieur 50 reprend alors la commande du RAM 

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 100 par l'entremise des multiplexeurs et libère les données y stockées. 



  Pour que le processeur externe 50 soit en mesure de transmettre des données à un dispositif I/O, il doit d'abord reprendre la commande du RAM 100. Il émet à cet effet un signal d'appel à niveau logique 1 dans son conducteur d'appel (REQ). 



  Ce signal est transformé en un signal à niveau logique 0 par l'inverseur 71 et appliqué à l'entrée de réglage (S) du latch 70, de manière à le mettre en mesure de former et rendre disponible à sa sortie Q un premier signal d'appel de service à niveau logique 0, qui apparaît à la seconde entrée de la porte OU 130, qui forme alors un signal d'interruption à niveau logique 1 dans son conducteur INT. Ce signal d'interruption à niveau logique 1 est détecté par le microprocesseur 10, qui envoie alors des signaux à niveau logique 0 vers les conducteurs de signaux DD1 et DD2 du décodeur et une impulsion positive vers le conducteur d'enregistrement (DWR) du décodeur. 



  Le décodeur 20 répond à ces signaux par l'application d'un premier signal de commande à niveau logique 0 à l'entrée de remise à zéro (R) du latch 80 qui, dans ces conditions, engendre un signal d'interdiction à niveau logique 0 à sa sortie Q, signal qui déclenche le RAM 100 et agit de manière que la porte ET 110 applique un signal à niveau logique 0 au conducteur ACK. Au processeur externe 50 est, dans ces conditions, refusé accès au RAM 100 par suite du fait que son protocole interne exige l'arrivée d'un signal approprié à niveau logique 1 qui lui donne accès. 



  Le microprocesseur 10 applique alors des signaux à niveaux logiques 0 et 1, respectivement, aux conducteurs DD1 et DD2 et une impulsion positive y associée au conducteur DWR. Le décodeur 20 répond à ces signaux par application d'un deuxième signal de commande à niveau logique 0 à l'entrée de réglage (S) du latch sélecteur 90. Ce dernier engendre un premier signal sélecteur à niveau logique 1 à sa sortie Q, auquel 

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 répond, d'une part, le multiplexeur d'adresse et de contrôle 40 par connexion des conducteurs d'adresse (EADI-EADn), de lecture (ERD) et d'enregistrement (EWR) externes au RAM 100, et, d'autre part, le multiplexeur de données 30 par connexion des conducteurs de données externes (EDI-ED8) au RAM 100. 



  Le microprocesseur 10 applique alors des signaux à niveau logique 1 et 0 aux conducteurs DD1 et DD2 respectivement, ainsi qu'une impulsion positive au conducteur DWR. Le décodeur 20 répond à ces signaux par application d'un troisième signal de contrôle à niveau logique 0 à l'entrée de réglage (S) du latch d'autorisation 80 qui, dans ces conditions, engendre un signal d'autorisation à niveau logique 1 à sa sortie Q. Ce signal, qui enclenche le RAM 100, apparaît également à la troisième entrée de la porte ET 110. 



  Le premier signal sélecteur à niveau logique 1 arrivant de la sortie Q du latch sélecteur 90 est transformé en un signal à niveau logique 0 par l'inverseur 120 et appliqué à l'entrée de remise à zéro (R) du latch d'appel 70. Ce dernier applique alors un signal à niveau logique 1 à la deuxième entrée de la porte OU 130, ce qui provoque la supression du signal interrupteur à niveau logique 1 au conducteur INT. Dans ces conditions, le latch de relâchement 60 est remis à zéro et un signal à niveau logique 1 apparaît à la première entrée de la porte 110.

   Comme ces signaux à niveau logique 1, à savoir le premier signal et le signal d'autorisation à niveau logique 1, apparaissent également, respectivement, à la deuxième entrée et la troisième entrées de la porte 110, cette dernière applique alors un signal d'identification à niveau logique 1 au conducteur ACK. Ce signal informe le processeur externe 50 qu'est arrivé le moment d'agir sur le RAM 100. 



  Lorsque la transmission de données entre le processeur externe 50 et le RAM 100 est terminée, le processeur externe 50 applique un signal de relâchement à niveau logique 1 au conducteur de relâchement (RLS). Ce signal à niveau logique 1 est transformé en un signal à niveau logique 0 par l'inverseur 61 et 

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 appliqué à l'entrée de réglage (S) du latch 60, qui engendre un deuxième signal d'appel à niveau logique 0 à sa sortie Q. 



  Ce signal à niveau logique 0 commande la porte OU 130 d'envoyer un signal d'interruption à niveau logique 1 dans le conducteur INT, et met la porte ET 110 en mesure de supprimer le signal d'identification en envoyant un signal à niveau logique 0 dans le conducteur ACK. La suppression du signal d'identification empêche de nouveau l'accès du processeur externe 50 au RAM 100. 



  Le microprocesseur 10 répond au signal d'interruption en appliquant des signaux à niveau logique 0 aux conducteurs DD1 et DD2 et une impulsion positive au conducteur DWR, signaux auxquels le décodeur 20 répond par application d'un signal à niveau logique 0 à l'entrée de remise (R) du latch d'autorisation 80, signal qui commande ce dernier de se remettre à zéro et de supprimer le signal d'autorisation en formant un signal à niveau logique 0 à sa sortie Q. Ce signal commande le déclenchement du RAM. 



  Dans ces conditions, le microprocesseur 10 applique un signal à niveau logique 1 à chacun des conducteurs DD1 et DD2 et une impulsion positive au conducteur DWR, signaux auxquels le décodeur répond par application d'un quatrième signal à niveau logique 0 à l'entrée de remise (R) du latch de sélection 90, qui est ainsi commandé de se remettre à zéro et de former un deuxième signal de sélection à niveau logique 0 à sa sortie Q. 



  Le multiplexeur d'adresse et de contrôle 40 répond à ce signal à niveau logique 0 par connexion des conducteurs internes d'adresse (IAD1-IADn), de lecture (IRD) et d'enregistrement (IWR) au RAM 100, tandis que le multiplexeur de données 30 répond à ce même signal à niveau logique 0 par connexion des conducteurs de données internes (IF1-ID8) au RAM 100. Ce signal à niveau logique 0 à la sortie Q du latch de sélection 90 apparaît également à l'entrée de remise à zéro (R) du latch de relâchement 60 de manière à en commander la remise et l'application d'un signal à niveau logique à sa sortie Q. La por- 

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 te OU 130 détecte ce signal à niveau logique 1 et supprime le signal d'interruption par application d'un signal à niveau logique 0 au conducteur INT.

   Le signal à niveau logique 0 à la sortie Q du latch de sélection 90 apparaît également à la deuxième entrée de la porte ET 110, en sorte de maintenir le signal d'identification à l'état de remise par maintien d'un signal à niveau logique 0 sur le conducteur ACK. 



  Le microprocesseur 10 applique alors un signal à niveau logique 1 au conducteur   DD1,   un signal à niveau logique 0 au conducteur DD2 et une impulsion positive au conducteur DWR. Le décodeur 20 répond à ces signaux par application d'un signal à niveau logique 0 à l'entrée de réglage (S) du latch d'autorisation 80, qui est ainsi réglé et forme un signal d'autorisation à niveau logique 1 à sa sortie Q. Ce signal met le RAM 100 en état de fonctionnement, de sorte que le microprocesseur 10 est en mesure de transmettre des données entre le RAM 100 et les dispositifs I/O sélectés. 



  Lorsque cette transmission de données est terminée, le microprocesseur 10 remet la commande du RAM 100 au processer externe 50 en mettant le RAM hors d'état de fonctionnement, en choisissant le processeur externe 50 et en remettant le RAM 100 en état de fonctionnement. La signalisation requise à cet effet est identique à celle décrite précédemment, effectuée en réponse au signal d'appel (REQ). 



  Le circuit d'accès à une mémoire selon la présente invention se prête ainsi à la commande de la transmission d'une mémoire à accès direct entre deux processeurs multiples. Même si l'état des signaux émis par les processeurs ne peut pas être garanti pendant des transmissions de ce genre, le circuit de contrôle d'accès à une mémoire selon la présente invention assure que seuls des signaux de données, d'adresse et de contrôle apparaissent dans la mémoire à accès direct pendant que le RAM se trouve en état de fonctionnement. 



  Il va sans dire que l'invention ne se limite pas à l'exemple 

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 de mise en oeuvre décrit dans les lignes précédentes, mais en prévoit toutes sortes de modifications, d'additions et d'adaptations, évidemment soumises à la condition de respecter son principe fondamental et de ne pas dépasser son cadre défini par les revendications formulées ci-après.

Claims

Revendications.

1.-Circuit de sélection d'accès à une mémoire, destiné à l'équipement d'un système à ordinateur, comportant un processeur externe, capable d'engendrer des signaux de lecture et d'enregistrement externes et de transmettre des données externes en association avec le signal d'enregistrement externe, caractérisé en ce qu'il se compose d'un processer interne capable d'engendrer des signaux de lecture et d'enregistrement internes, de transmettre des données internes en association avec ledit signal de lecture interne et d'engendrer des signaux d'autorisation ou d'interdiction, ainsi qu'un premier signal et un deuxième signal de sélection ;

d'une mémoire capable, d'une part, de transmettre des données de mémoire en réponse audit signal d'autorisation et audit signal de lecture interne ou externe et, d'autre part, de recevoir lesdites données internes ou externes en réponse audit signal d'enregistrement interne ou externe, respectivement, et audit signal d'autorisation, lesdits processeurs interne et externe étant, chacun, capables de recevoir lesdites données de mémoire en réponse audit signal de lecture interne ou externe, respectivement ;

des multiplexeurs connectés auxdits processeurs interne et externe et à ladite mémoire et capables, d'une part, de connecter ledit processeur externe à ladite mémoire en réponse au premier signal de sélection, de manière à autoriser la transmission de données par ledit processeur externe à la mémoire et la réception de données provenant de cette mémoire par ce processeur en association, respectivement, avec ledit signal d'enregistrement externe et ledit signal de lecture externe, et, d'autre part, de connecter, en réponse audit deuxième signal de sélection, ledit processeur interne à ladite mémoire, de manière que ce processeur interne est en mesure de transmettre des données à cette mémoire et d'en recevoir des données, en association avec lesdits signaux d'enregistrement et de lecture, respectivement.

2.-Circuit de sélection d'accès à une mémoire, selon la revendication 1, caractérisé en ce que ledit processeur externe <Desc/Clms Page number 12> est, en outre, capable d'engendrer des signaux d'appel et de relâchement ; en ce qu'il se compose, de plus d'un dispositif d'émission de signaux d'interruption connecté auxdits processeurs externe et interne et capable d'émettre un signal d'interruption en réponse au signal d'appel ou de relâchement émis par le processeur externe et audit deuxième ou premier signal de sélection, respectivement ; en ce que ledit processeur interne est capable d'émettre, d'une part, ledit deuxième signal de sélection en réponse audit signal d'interruption et audit premier signal de sélection et, d'autre part, ledit premier signal de sélection en réponse auxdits signal d'interruption et deuxième signal de sélection.

3.-Circuit de sélection d'accès à une mémoire, selon la revendication 2, caractérisé en ce qu'il comporte, en outre, un dispositif d'émission de signaux d'identification connecté auxdits processeurs interne et externe et capable d'émettre un signal d'identification en réponse audit signal d'autorisation et audit premier signal de sélection, et en ce que ledit processeur externe est capable, en réponse audit signal d'identification, d'émettre lesdits signaux de lecture et d'enregistrement externes et de recevoir et de transmettre lesdites données externes et de mémoire, respectivement.

4.-Circuit de sélection d'accès à une mémoire, selon la revendication 1, caractérisé en ce que ledit processeur interne comporte un microprocesseur capable d'émettre un premier, un deuxième, un troisième et un quatrième signal de contrôle, et un dispositif de stockage connecté audit microprocesseur et EMI12.1 capable (1 ) d'émettre ledit signal d'interdiction en réponse audit premier signal de contrôle ; (2 ) d'émettre ledit premier signal de sélection en réponse audit deuxième signal de contrôle ; (30) d'émettre ledit signal d'autorisation en réponse audit troisième signal de contrôle et (40) d'émettre ledit second signal de sélection en réponse audit quatrième signal de contrôle.

5.-Circuit de sélection d'accès à une mémoire, selon la re- <Desc/Clms Page number 13> vandication 4, caractérisé en ce que ledit dispositif de stockage comporte un premier circuit de latch, capable d'émettre lesdits signaux d'autorisation et d'interdiction, et un deuxième circuit de latch capable d'émettre lesdits premier et deuxième signaux de sélection.

6.-Circuit de sélection d'accès à une mémoire, selon la revendication 1, caractérisé en ce que ledit système de multiplexeurs comporte un multiplexeur de données bidirectionnel et un multiplexeur de signaux d'adresse et de contrôle.

7.-Circuit de sélection d'accès à une mémoire, selon la revendication 1, caractérisé en ce que ladite mémoire comporte une mémoire directement accessible.

8.-Circuit de sélection d'accès à une mémoire, selon la revendication 2, caractérisé en ce que ledit dispositif de signalisation d'interruption comporte un dispositif de stockage connecté audit processeur externe et capable, d'une part, d'émettre, en réponse audit signal d'appel et audit deuxième signal de sélection, un premier signal d'appel de service et, d'autre part, d'émettre, en réponse audit signal de relâchement et audit premier signal de sélection, un deuxième signal d'appel de service, et une porte OU connectée audit dispositif de stockage et capable d'émettre ledit signal d'interruption en réponse auxdits premier et deuxième signaux d'appel de service.

9.-Circuit de sélection d'accès à une mémoire, selon la revendication 8, caractérisé en ce que ledit dispositif de stockage comporte un premier et un deuxième flip-flop, capables d'émettre lesdits premier et deuxième signaux d'appel de service.

10.-Circuit de sélection d'accès à une mémoire, selon la revendication 3, caractérisé en ce que ledit dispositif d'émission de signaux d'identification comporte une porte ET. <Desc/Clms Page number 14>

11.-Circuit de sélection d'accès à une mémoire, substantiellement tel que décrit précédemment. p. pon de : Société dite : GTE AUTOMATIC ELECTRIC INCORPORATED Anvers le 28 octobre 1983. p. pon de : Bureau des Brevets et des Marques M. F. J. Bockstael S. A.