AT502716B1

AT502716B1 - Struktur und schaltung zur vermeidung des einflusses der parasitären kapazitiven substrat- kopplung von integrierten widerständen

Info

Publication number: AT502716B1
Application number: AT18362005A
Authority: AT
Inventors: Christoph Seidl; Robert Swoboda
Original assignee: Robert Swoboda
Priority date: 2005-11-09
Filing date: 2005-11-09
Publication date: 2007-10-15
Also published as: AT502716A1

Description

2 AT 502 716B1

Die Erfindung betrifft eine Struktur und Schaltung zur Vermeidung des Einflusses der parasitären kapazitiven Substrat-Kopplung von integrierten Widerständen mit Hilfe einer mit Strom durchflossenen Platte.

Integrierte passive Widerstände werden meistens aus einer Polysiliziumschicht hergestellt, die über einem auf dem Substrat liegenden Dielektrikum (z.B. Feldoxid, oder aber auch jedem anderen Isolator) angeordnet wird. Bei diesen Komponenten entsteht eine parasitäre kapazitive Kopplung zwischen dem Bauteil und dem Substrat wobei das Dielektrikum durch das Oxid gebildet wird. Das Umladen der parasitären Kapazitäten bewirkt eine Verschlechterung der elektrischen Eigenschaften der integrierten Schaltungen wie zum Beispiel ein Absinken der Grenzfrequenz oder langsame Impulsantworten.

Durch eine Erhöhung der Oxiddicke könnte die parasitäre Kapazität sehr einfach verringert werden, da die Kapazität umgekehrt proportional zur Oxiddicke ist. Diese einfache Möglichkeit bedeutet aber eine Prozessmodifikation und kommt daher für die Herstellung von ASICs (Application Specific /ntegrated Circuits) nicht in Frage.

Eine Unterätzung des Feldoxids zur Verringerung der parasitären Kapazität ist im US-Patent US 6,180,995 beschrieben. Dabei wird durch eine zusätzliche Maske und zwei zusätzliche Lithographieschritte ein Luftspalt unterhalb des Feldoxids erzeugt. Durch diesen Luftspalt sinkt die relative Dielektrizitätskonstante unterhalb des Feldoxids von 11.9 (Silizium) auf 1 ab. Nachteilig wirken sich bei dieser Methode die zusätzlichen Prozessschritte und die geringe mechanische Belastbarkeit bei größeren Flächen aus.

Im Patent US 6,008,713 wird durch eine Raumladungszone die parasitäre Kapazität verringert (siehe Figur 1). Dabei wird in ein p dotiertes Substrat 1 eine n dotierte Wanne 2 implantiert. Für die Anschlüsse werden nun in die Wanne und das Substrat hochdotierte Gebiete in der jeweiligen Dotierung eingesetzt 4,3. Nach dem Aufbringen einer Oxidschicht 5 können die passiven Bauteile 6 hergestellt werden. Durch eine Spannung, die zwischen den herausgeführten Kontakten 7 der Wanne und des Substrates angelegt wird, entsteht an der Grenze zwischen der Wanne und dem Substrat eine Raumladungszone. Die parasitäre Kapazität setzt sich nun aus den in Serie geschalteten Kapazitäten der Raumladungszone und des Oxides zusammen und wird dadurch verringert. Aufgrund der hohen (CMOS) Wannendotierung und der resultierenden geringen Ausdehnung der RLZ ergibt sich jedoch eine erhebliche Begrenzung der Wirksamkeit.

Dieselbe Aufgabenstellung wird in der Patentanmeldung A 0769/2005 behandelt, dort wird die Substratkopplung durch Verarmung an Ladungsträgern unter dem Widerstand erreicht, die Wirksamkeit ist jedoch beschränkt.

Das Patent US 5,731,620 beschreibt eine sehr ähnliche Struktur wie das Patent US 6,008,713. Der Unterschied liegt in der Verwendung einer epitaktisch aufgewachsenen n dotierten Schicht anstatt der N-Wanne.

Patent US 6,417,558 beschreibt eine Struktur auf SOI (Silicon on /nsulator). Von der Funktionsweise ist sie mit dem Patent US 6,008,713 vergleichbar. Die Raumladungszone wird jedoch nicht wie bei den Patenten US 5,731,620 und US 6,008,713 durch eine Spannung sondern alleine durch den pn Übergang eingestellt.

Patente DE 37 06 251, US 5 811 882 und EP 0 079 775 beschreiben Halbleiter-Schirmstrukturen die örtlich konstantes Potential besitzen und somit nicht den Potentialverlauf eines Widerstandes kompensieren können. Dokument US 2002/0075104 beschreibt ebenfalls Schirmstrukturen in Halbleitern, die jedoch auch nicht einen Feldverlauf erzeugen können.

Beschreibung der Erfindung: 3 AT 502 716 B1

Der Erfindung liegt die Aufgabe zugrunde, die parasitäre kapazitive Kopplung zum Substrat von passiven Widerständen in CMOS oder BiCMOS Prozessen möglichst zu vermeiden.

Die Aufgabe wird dadurch gelöst, dass die Unterkonstruktion des auf einer Feldoxidschicht oder anderen Isolatorschicht aufgebrachten Polysiliziumwiderstandes eine leitfähige Platte aufweist, die mit einem Strom derart durchflossen werden kann, dass das elektrische Feld entlang der Struktur zwischen Widerstand und Platte zeitlich konstant gehalten werden kann. Die kapazitiven Umladeverluste fallen dann weg. Die Ansteuerung des Unterbaus muss nur sicherstellen, dass die Potentiale an den Anschlüssen der Platte bis auf einen konstanten Offset gleich denen der darüber liegenden Anschlüsse des Widerstandes entsprechen, dann ergibt sich ein konstanter Potentialunterschied auch entlang der Platte und des Widerstandes. Die Ansteuerung der Platte kann je nach Anwendung zum Beispiel durch einfache Spannungsbuffer oder durch eine Transimpedanzverstärker-Schaltung erfolgen.

Figur 1 zeigt die bisher bekannte Struktur zur Verringerung der parasitären Kopplung. Figur 2 zeigt den prinzipiellen Aufbau der Struktur samt Ansteuerung in einer Transimpedanzverstärker-Schaltung. In Figur 3 ist die Ersatzschaltung von Figur 2 gezeigt, um die Wirkung der parasitären Kapazitäten darzustellen. Eine allgemeinere Ansteuerung der Struktur ist in Figur 4 gezeigt, die es ermöglicht den Widerstand in beliebigen Schaltungen einzusetzen. Figur 5 stellt den Aufbau der neuen Struktur in einem PIN-Dioden oder BiCMOS Prozess dar. Figuren 6-9 zeigen verschiedene Varianten den Unterbau zu gestalten. Figur 10 gibt die Möglichkeit an, die Wirksamkeit der angegebenen Struktur zu verbessern indem zusätzlich zum Unterbau ein kompletter Feldkäfig über dem Widerstand angeordnet wird.

Figur 2 zeigt die Struktur eingesetzt in einem Transimpedanz-Verstärker. 15 ist der eigentliche Widerstand mit seinen beiden Kontakten 16. 26 ist die unterhalb aufgebaute leitfähige Platte mit ihren beiden Anschlüssen 17. 27 ist ein invertierender Verstärker dessen Ausgang 29 an einem Ende des Widerstandes und an einem Ende der leitfähigen Platte angeschlossen ist. Das andere Ende des Widerstandes liegt auf einem virtuellen Nullpunkt 28 und das andere Ende der leitfähigen Platte auf einem realen Nullpunkt. Dadurch ist sichergestellt, dass die Potentialverteilung des Widerstandes der der leitfähigen Platte entspricht. Das Feld zwischen Widerstand und leitfähiger Platte ist nun immer konstant und keine Kapazitäten müssen umgeladen werden, vorausgesetzt die Kapazitäten zwischen leitfähiger Platte und Substrat können schnell genug umgeladen werden, was bei entsprechender Niederohmigkeit der Platte sichergestellt werden kann.

Das Ersatzschaltbild von Figur 2 ist in Figur 3 dargestellt, um die parasitäre kapazitive Kopplung zu verdeutlichen. Der Widerstand 33 und die leitfähige Platte 31 sind als verteilte Bauelemente dargestellt. 32 ist die parasitäre Kapazität zwischen Widerstand und leitfähiger Platte. 30 ist die parasitäre Kapazität zwischen leitfähiger Platte und Substrat.

In Figur 4 ist eine allgemeinere Ansteuerung der Struktur gezeigt, die es ermöglicht den Widerstand 15 in beliebigen Schaltungen einzusetzen indem das Potential an den Kontakten des Widerstandes 16 über Spannungsbuffer 35 den Kontakten 17 der leitfähigen Platte 26 zugeführt werden. Die Spannungsbuffer können in den einfachsten Fällen Emitterfolger oder Sourcefolger darstellen, da ein konstanter Spannungs-Offset die zeitliche Konstantheit des Feldes zwischen Widerstand und Platte nicht verletzt.

Eine PIN Diodenstruktur (siehe Figur 5), welche ähnlich aufgebaut wurde wie die in [1] vorgestellte, wird genutzt, um den Unterbau für den Widerstand zu realisieren. Die dicke intrinsische Schicht der PIN Diode ermöglicht eine Isolation mit möglichst geringer parasitärer Kapazität der leitfähigen Platte. In einem p dotierten Substrat 8 bildet eine vergrabene n+ dotierte Schicht 9 mit zwei tiefen n+ dotierten Gebieten 10 eine n+ Umgebung, welche mit einem niedrig n oder p dotierten Material 11 gefüllt ist. In dieses niedrig dotierte Gebiet wird nun eine p dotierte Wanne 13 (oder Transistor Basisdotierung) implantiert, die zusätzlich mit p+ dotierte Regionen 12 4 AT 502 716 B1 versehen werden. 12 zusammen mit 13 bilden unter dem Widerstand 15 eine leitfähige Platte die durch einen in Sperrrichtung gepolten pn Übergang isoliert ist. Diese Platte ist an den beiden Enden jeweils mit 2 Kontakten 17 versehen, die jeweils an beiden Enden zusammengeschlossen werden. Eine Oxidschicht 14, isoliert den Widerstand 15 mit seinen Kontakten 16 von der Platte. Der Kontakt 18 dient dazu, mittels einer positiven Spannung an der n+ Umgebung eine Isolation mittels einer Raumladungszone zur p Platte aufzubauen. Die Platte selbst wird über die Kontakte 17 angesteuert, wobei die jeweiligen zwei Kontakte an beiden Enden zusammengeschlossen sind und so einen gemeinsamen Anschluss der Platte bilden.

Figur 5 ist auch für die Verwendung einer Standard Bipolar oder Standard BiCMOS Kollektor Umgebung geeignet, falls eine PIN-Dioden Struktur nicht zur Verfügung steht. Die Funktionsweise ist gleich, jedoch ist die Wirksamkeit der Struktur etwas verringert. Die Bezugszeichen sind dann wie folgt zu verstehen: 8 ist wieder ein p dotiertes Substrat, 9 wird durch das n dotierte Kollektorgebiet gebildet, 10 stellt die n dotierten Anschlüsse für das Kollektorgebiet dar, der mit 18 kontaktiert ist. 11 ist ein niedrig dotiertes n Gebiet. Die leitfähige Platte besteht aus stark p dotierten Regionen 12 zusammen mit einer p dotierten Basisdotierung 13 oder einer p-Wanne 13. Der eigentliche Widerstand ist wieder 15 der auf einem Dielektrikum (z.B. Oxid) 14 ruht und mit 16 kontaktiert ist.

Eine weitere Möglichkeit der Gestaltung des Unterbaues ist in Figur 6 gezeigt. 8 stellt wieder das p dotierte Substrat dar. 22 ist eine p dotierte Schicht. 21 ist eine schwach p dotierte epitaktische Schicht. 23 sind stark p dotierte Gebiete um das Substrat zusammen mit 18 zu kontaktieren. 11 ist eine schwach n dotierte epitaktische Schicht. Die leitfähige Platte wird aus stark n dotierten Streifen 19, die mit einer n-Wanne 20 verbunden sind, gebildet. Die Platte ist an den Enden mit Kontakten 17 versehen. Der eigentliche Widerstand 15 mit seinen Kontakten 16 ist durch das Oxid 14 isoliert. Die Platte muss gegenüber dem Substrat eine positive Spannung besitzen damit sich eine Raumladungszone und somit eine Isolation zum Substrat aufbaut.

Figur 7 ist nahezu gleich wie Figur 3, jedoch wird eine einheitlich schwach p dotierte epitaktische Schicht 21 verwendet. Trotz Fehlens der schwach n dotierten epitaktischen Schicht ist die Funktionsweise gleich und nicht eingeschränkt.

Steht kein BiCMOS Prozess zur Verfügung kann das Prinzip auch in einem CMOS Prozess angewendet werden. Die Einbußen hängen von den Substrateigenschaften ab. Das Prinzip ist in Figur 8 gezeigt. 8 stellt wieder das p dotierte Substrat dar, mit p dotierten Regionen 23 und dem Kontakt 18 erfolgt die Kontaktierung. 19 sind stark n dotierte Streifen die mit einer n dotierten Wanne 20 verbunden sind und so die leitfähige Platte darstellen. Die Platte ist an den Enden mit 17 kontaktiert. 15 ist wieder der eigentliche Widerstand, der mit 16 kontaktiert ist und mittels Oxid 14 isoliert ist. Die Platte ist über eine Raumladungszone vom Substrat isoliert wenn die Platte gegenüber dem Substrat mit einer positiven Spannung vorgespannt wird.

Figur 9 zeigt eine Alternative wo die leitfähige Platte mit nur einem hoch dotierten Streifen 12 ausgeführt ist. Eine Wanne mit der gleichen Dotierungspolarität transportiert das Potential unter den Widerstand 15. Diese alternative Platte kann mit den Umgebungen aus Figuren 5-8 kombiniert werden. Die Polarität der Dotierungen der alternativen Platte müssen entsprechend der Umgebung gewählt werden, damit sich zwischen Platte und Substrat eine isolierende Raumladungszone ergibt.

Um maximale Frequenzbandbreite zu erreichen, kann zusätzlich ein Käfig um den Widerstand gebaut werden. Diese Ausgestaltung ist anhand einer PIN-Dioden Umgebung gezeigt (Figur 10) kann aber mit jeder Umgebung von Fig. 5-8 kombiniert werden. Der Widerstand 15 wird abschnittsweise durch Metallplatten 25 überdacht die mittels Durchkontaktierungen 24 mit der leitfähigen Platte verbunden sind. Dadurch kann der Widerstand in jeder Richtung von einem nahezu zeitlich konstanten Feld umgeben werden und es findet kein Ladungsausgleich durch und an der Oberfläche des Widerstandes statt.

Claims

5 AT502 716B1 Die oben genannten Strukturen sind auch ohne Einschränkungen mit umgekehrter Dotierungs-Polarität (n statt p und p statt n) gültig, jedoch müssen auch die Spannungsdifferenzen umgekehrtes Vorzeichen aufweisen. Der Widerstand samt der unterhalb liegenden leitfähigen Platte kann auch mäanderförmig realisiert werden, um den Platzbedarf zu verringern. Die jeweilige Umgebung kann aber aus Platzgründen die gesamte mäanderförmige Struktur umschließen. [1] M. Yamamoto et al., "Si-OEIC with a built-in PIN-photodiode", IEEE Trans. Electron. Dev., vol. ED-42, no. 1, pp. 58-63, January 1995. Patentansprüche: 1. Halbleiterstruktur zur Vermeidung der parasitären kapazitiven Substratkopplung von Widerständen in Halbleitertechnologie, wobei die Unterkonstruktion des auf einer Feldoxidschicht oder anderen Isolatorschicht aufgebrachten Widerstandes eine leitfähige Platte aufweist, dadurch gekennzeichnet, dass diese mit einem Strom derart durchflossen werden kann, dass das elektrische Feld entlang der Struktur zwischen Widerstand und Platte zeitlich konstant gehalten werden kann.
2. Halbleiterstruktur gemäß Anspruch 1, dadurch gekennzeichnet, dass der auf Feldoxid oder einer anderen Isolatorschicht befindliche Widerstand als Unterkonstruktion eine p dotierte Wanne beinhaltet.
3. Halbleiterstruktur gemäß Anspruch 1, dadurch gekennzeichnet, dass der auf Feldoxid oder einer anderen Isolatorschicht befindliche Widerstand als Unterkonstruktion eine n dotierte Wanne beinhaltet.
4. Halbleiterstruktur gemäß Anspruch 1, dadurch gekennzeichnet, dass der auf Feldoxid oder einer anderen Isolatorschicht befindliche Widerstand als Unterkonstruktion eine p dotierte Wanne mit ein- oder beidseitig stark p dotierten Streifen beinhaltet.
5. Halbleiterstruktur gemäß Anspruch 1, dadurch gekennzeichnet, dass der auf Feldoxid oder einer anderen Isolatorschicht befindliche Widerstand als Unterkonstruktion eine n dotierte Wanne mit ein- oder beidseitig stark n dotierten Streifen beinhaltet.
6. Halbleiterstruktur gemäß Anspruch 1, dadurch gekennzeichnet, dass der auf Feldoxid oder einer anderen Isolatorschicht befindliche Widerstand als Unterkonstruktion eine p Basisregion eines Bipolar- oder BiCMOS Prozesses mit ein- oder beidseitig stark p dotierten Streifen beinhaltet.
7. Halbleiterstruktur gemäß Anspruch 1, dadurch gekennzeichnet, dass der auf Feldoxid oder einer anderen Isolatorschicht befindliche Widerstand als Unterkonstruktion eine n Basisregion eines Bipolar- oder BiCMOS Prozesses mit ein- oder beidseitig stark n dotierten Streifen beinhaltet.
8. Halbleiterstruktur gemäß Anspruch 1, dadurch gekennzeichnet, dass die leitfähige Platte durch eine Kollektorstruktur gebildet wird.
9. Halbleiterstruktur gemäß Anspruch 1, 2, 3, 4, 5, 6, 7 oder 8, dadurch gekennzeichnet, dass die Umgebung der leitfähigen Platte durch eine PIN-Diodenstruktur gebildet wird.
10. Halbleiterstruktur gemäß Anspruch 1, 2, 3, 4, 5, 6 oder 7, dadurch gekennzeichnet, dass die Umgebung der leitfähigen Platte durch eine Kollektorstruktur in einer Bipolar- oder 6 AT 502 716 B1 BiCMOS-Halbleitertechnologie gebildet wird.
11. Halbleiterstruktur gemäß Anspruch 1, dadurch gekennzeichnet, dass die leitfähige Platte durch eine epitaktisch gewachsene Schicht in einer CMOS-, Bipolar- oder BiCMOS-Halbleitertechnologie gebildet wird.
12. Halbleiterstruktur gemäß Anspruch 1, 2, 3, 4, 5, 6 oder 7, dadurch gekennzeichnet, dass die Umgebung der leitfähigen Platte durch eine epitaktisch gewachsene Schicht in einer Bipolar- oder BiCMOS-Halbleitertechnologie gebildet wird.
13. Halbleiterstruktur gemäß Anspruch 1, 2, 3, 4 oder 5, dadurch gekennzeichnet, dass die Umgebung der leitfähigen Platte durch das Substrat in CMOS- Halbleitertechnologie gebildet wird.
14. Halbleiterstruktur gemäß Anspruch 1, dadurch gekennzeichnet, dass die leitfähige Platte durch eine Silicon-on-lnsulator- (SOI-) Schicht in CMOS- oder BiCMOS-Halbleitertechnologie gebildet wird.
15. Halbleiterstruktur gemäß Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 10, oder 11, dadurch gekennzeichnet, dass die Umgebung der leitfähigen Platte durch eine Silicon-on-lnsulator- (SOI-) Schicht in CMOS- oder BiCMOS-Halbleitertechnologie gebildet wird.
16. Halbleiterstruktur gemäß Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, oder 15, dadurch gekennzeichnet, dass eine Silicium-Halbleiter-Technologie verwendet wird.
17. Halbleiterstruktur gemäß Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14 oder 15, dadurch gekennzeichnet, dass eine Verbindungs-Halbleiter-Technologie verwendet wird.
18. Halbleiterstruktur gemäß Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16 oder 17, dadurch gekennzeichnet, dass über der Widerstandsschicht Metallsegmente (25) angeordnet sind, die über Durchkontaktierungen (24) ein- oder beidseitig mit der leitfähigen Platte verbunden sind.
19. Halbleiterstruktur nach einem der Ansprüche 2-18, dadurch gekennzeichnet, dass durch eine Schaltung mit einem Transimpedanz-Verstärker die Potentialdifferenz zwischen den Anschlüssen der leitfähigen Platte der Potentialdifferenz zwischen den Anschlüssen des Widerstandes angepasst ist.
20. Halbleiterstruktur nach einem der Ansprüche 2-18, dadurch gekennzeichnet, dass durch eine Schaltung die Potentialdifferenz zwischen den Anschlüssen der leitfähigen Platte der Potentialdifferenz zwischen den Anschlüssen des Widerstandes angepasst ist. Hiezu 4 Blatt Zeichnungen