NO832699L

NO832699L - demultiplexer

Info

Publication number: NO832699L
Application number: NO832699A
Authority: NO
Inventors: Johann Magerl
Original assignee: Siemens Ag
Priority date: 1982-08-12
Filing date: 1983-07-25
Publication date: 1984-02-13
Also published as: AU542432B2; AU1788883A; EP0101057A3; BR8304316A; DE3230054A1; EP0101057A2; JPS5952914A

Description

DemultiplekserDemultiplexer

Oppfinnelsen går ut på en demultiplekser til å fordele en seriell binær datastrøm bitvis på n utganger. The invention is based on a demultiplexer to distribute a serial binary data stream bit by bit on n outputs.

Fra tidsskriftet "Telcora Report", 2 (1979), vedlegg Digital-Ubertragungstechnik, side 59-64 er slike demulti-pleksere kjent for en bitrate opptil 139 mbit/s. Serie-parallellomformingen foregikk hittil ved hjelp av skift-registre, slik at data ble innskrevet etter tur i registeret og utlest parallelt på tidspunkter som utgjorde et helt multiplum av innføringstakten. En demultiplekser som har funnet anvendelse i praksis, er beskrevet i DE-PS 28 56 565. From the journal "Telcora Report", 2 (1979), appendix Digital-Ubertragungstechnik, pages 59-64, such demultiplexers are known for a bitrate up to 139 mbit/s. The serial-to-parallel conversion took place until now with the help of shift registers, so that data was written in turn in the register and read out in parallel at times that were an integer multiple of the input rate. A demultiplexer that has found application in practice is described in DE-PS 28 56 565.

Da de anvendte lagerelementers datakonstateringstid (set-up og hold-time) må være tilstrekkelig kort i forhold til bitlehgden i den serielle datastrøm som skal fordeles, behøves der ved en bithyppighet på 565 Mbit/s meget raske flipflops med tilsvarende stor tapseffekt, noe som særlig er sjenerende ved en realisering i integrert koblingsteknikk. As the data acquisition time (set-up and hold-time) of the storage elements used must be sufficiently short in relation to the bit length in the serial data stream to be distributed, very fast flip-flops with a correspondingly large loss effect are needed at a bit rate of 565 Mbit/s, which is particularly embarrassing when implemented in integrated switching technology.

Oppfinnelsens oppgave er å gi anvisning på en demultiplekser for høy bitfrekvens og med liten tapseffekt. The task of the invention is to provide instructions for a demultiplexer for high bit frequency and with little loss effect.

Med utgangspunkt i en demultiplekser av den innlednings-vis angitte art blir denne oppgave ifølge oppfinnelsen løst ved at der er anordnet en kjedekobling av n-1 ledningselementer med en signalgangtid lik en bitlengde i den serielle datastrøm, at kjedekoblingens inngang er anordnet som demultiplekser-inngang, og at der finnes n D-flipflops hvis inngang er forbundet enten med inngangen til kjedekoblingen eller med utgangen fra ett og ett ledningselement, og hvis utgang tjener som demultiplekser-utganger. Based on a demultiplexer of the kind indicated in the introduction, this task according to the invention is solved by arranging a chain link of n-1 wire elements with a signal travel time equal to a bit length in the serial data stream, that the input of the chain link is arranged as a demultiplexer input , and that there are n D-flip-flops whose input is connected either to the input of the chain link or to the output of one and one wire element, and whose output serves as demultiplexer outputs.

Nærmere utforminger av oppfinnelsesgjenstanden fremgår av underkravene. More detailed designs of the invention appear in the subclaims.

Oppfinnelsen vil i det følgende bli belyst nærmere ved et utførelseseksempel. In the following, the invention will be explained in more detail by means of an embodiment example.

Fig. 1 viser en demultiplekser i henhold til oppfinnelsen, og Fig. 1 shows a demultiplexer according to the invention, and

fig. 2 viser detaljert en desisjons- og en forsterker-anordning hos demultiplekseren. fig. 2 shows in detail a decision and an amplifier device in the demultiplexer.

Demultiplekseren på fig. 1 har en inngang 1, en kjedekobling 2 av ledningselementet 3-5 pg en avslutningsmotstand 6, D-flipflops 10-13 og utganger 14-17. Til taktforsyningen tjener en taktinngang 18, en forsterker 19, en faseforskyver 20 og en frekvensdeler 21. Foran inngangen 1 kan der sitte et desisjonstrinn 24 med inngang 23. The demultiplexer of fig. 1 has an input 1, a chain connection 2 of the wire element 3-5 pg a terminating resistor 6, D flip-flops 10-13 and outputs 14-17. A clock input 18, an amplifier 19, a phase shifter 20 and a frequency divider 21 serve for the clock supply. In front of the input 1 there can be a decision stage 24 with input 23.

Desisjonstrinnet 24 på fig. 2 inneholder to terskel-verdidetektorer 25 og 26, en ÉLLER-port 27 og - for høye bitrater - en flipflop 28. Forsterkeren 19 inneholder et forsterkertrinn 29 og - ved anvendelse av D-flipfloppen 28 - også et ytterligere forsterkertrinn 30. The decision step 24 in fig. 2 contains two threshold value detectors 25 and 26, an ÉLLER gate 27 and - for high bitrates - a flip-flop 28. The amplifier 19 contains an amplifier stage 29 and - when using the D flip-flop 28 - also a further amplifier stage 30.

Blir der tilført inngangen 23 en AMI-kodet (Alternate-Mark-Inversion) datastrøm, så kommer denne til terskelverdi-detektorene 25 og 26 med tersklene Ul og U2. Terskelverdi-detektorene 25 og 26 avgir ved overskridelse av henholdsvis terskelen Ul og terskelen U2 et logisk "1". ELLER-porten 27 gir da en binær datastrøm via inngangen 1 til kjedekoblingen 2. De enkelte ledningselementer 3-5 har en signalgangtid svarende til en bitlengde i den serielle datastrøm ved inngangen 1. Ved en bitfrekvens på 565 Mbit/s er ledningselementene i form av kabler omtrent 40 cm lange. Strimmelledninger på en bærer med høy forkortningsfaktor kan ha betraktelig mindre lengde. If an AMI-encoded (Alternate-Mark-Inversion) data stream is supplied to the input 23, then this comes to the threshold value detectors 25 and 26 with the thresholds Ul and U2. The threshold value detectors 25 and 26 emit a logic "1" when the threshold Ul and the threshold U2 are exceeded, respectively. The OR gate 27 then provides a binary data stream via input 1 to chain link 2. The individual line elements 3-5 have a signal travel time corresponding to a bit length in the serial data stream at input 1. At a bit frequency of 565 Mbit/s, the line elements are in the form of cables approximately 40 cm long. Strip leads on a carrier with a high shortening factor can have considerably less length.

Til inngangen 18 leveres takten hos den serielle data-strøm ved inngangen 1. Den blir forsterket i forsterkeren 29 og eventuelt korrigert med hensyn til fase i faseforskyveren 20 innen den tilføres frekvensdeleren 21. Ved fordelingen på de fire utganger 14-17 blir takten T ved inngangen 1 dividert med fire. Med denne takt T/4 ved utgangen 22 overtar de fire D-flipflops 10-13 signalene ved utgangstilslutningene 1 og 9 såvel som ved uttakene 7 og 8 på kjedekoblingen 2 og gir dem videre til utgangene 14-17. The rate of the serial data stream is supplied to input 18 at input 1. It is amplified in amplifier 29 and possibly corrected with regard to phase in phase shifter 20 before it is fed to frequency divider 21. When distributed to the four outputs 14-17, the rate T at the input 1 divided by four. With this rate T/4 at the output 22, the four D-flip-flops 10-13 take over the signals at the output connections 1 and 9 as well as at the outlets 7 and 8 of the chain link 2 and pass them on to the outputs 14-17.

Ved høye bitrater behøves en nedtakting via D-flipfloppen 28. At high bitrates, a reduction is required via the D flip-flop 28.

Undersøkelser har vist at der ikke inntrer forstyrrende refleksjoner på grunn av D-flipfloppene 10-13 hvis bølgemot-standen <_ 75 tt. Investigations have shown that disturbing reflections do not occur due to the D flip-flops 10-13 if the wave resistance <_ 75 tt.

Claims

1. Demultiplexer to distribute a serial binary data stream bitwise on n outputs, characterized by that there is a chain connection (2) of n-1 wire elements (3-5) with a signal travel time equal to a bit length in the serial data stream, that the chain link (2) input is arranged as demultiplexer input (1), and that there are arranged n D-flip-flops (10-13) whose input is connected either to the input (1) of the chain link (2) or to the output (7-9) from one and one line element (3-5) and whose output serves as demultiplexer outputs (14-17).

2. Demultiplexer as specified in claim 1, characterized in that the line elements (3-5) are arranged with a wave resistance of 50ft, 60fi or 75ft.

3. Demultiplexer as set forth in claim 1 or 2, characterized in that cable pieces serve as wire elements (3-5).

4. Demultiplexer as stated in claim 1 or 2, characterized in that strip lines serve as line elements (3-5).

5. Demultiplexer as stated in claim 4, characterized in that the strip lines are arranged on a carrier with a shortening factor of 3...5.

6. Demultiplexer as stated in claim 1, characterized by the application when distributing a serial data stream with 565 Mbit/s.