[go: up one dir, main page]

NL8801772A - Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam geisoleerde geleidersporen worden aangebracht. - Google Patents

Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam geisoleerde geleidersporen worden aangebracht. Download PDF

Info

Publication number
NL8801772A
NL8801772A NL8801772A NL8801772A NL8801772A NL 8801772 A NL8801772 A NL 8801772A NL 8801772 A NL8801772 A NL 8801772A NL 8801772 A NL8801772 A NL 8801772A NL 8801772 A NL8801772 A NL 8801772A
Authority
NL
Netherlands
Prior art keywords
layer
conductor track
top layer
etching treatment
conductive layer
Prior art date
Application number
NL8801772A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8801772A priority Critical patent/NL8801772A/nl
Priority to DE68911778T priority patent/DE68911778T2/de
Priority to EP89201800A priority patent/EP0351007B1/en
Priority to KR1019890009828A priority patent/KR900002407A/ko
Priority to JP1178182A priority patent/JPH0266939A/ja
Publication of NL8801772A publication Critical patent/NL8801772A/nl
Priority to US07/617,304 priority patent/US5302536A/en

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D64/01324
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/20Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311Gate electrodes for field-effect devices
    • H10D64/411Gate electrodes for field-effect devices for FETs
    • H10D64/511Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H10P50/264
    • H10P50/268
    • H10W20/069

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Description

N.V. Philips' Gloeilampenfabrieken te Eindhoven.
Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam geïsoleerde geleidersporen worden aangebracht.
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam een geleidende laag en een eerste isolerende laag worden aangebracht in welke lagen een geleiderspoor met een isolerende toplaag wordt gevormd door in de eerste isolerende laag met een eerste etsbehandeling de toplaag te vormen en door daarna, onder maskering door de toplaag, met een tweede etsbehandeling het geleiderspoor te vormen in de geleidende laag, waarna het geleiderspoor wordt voorzien van een zijkant isolatie door het oppervlak en het geleiderspoor met zijn toplaag te bedekken met een tweede isolerende laag die vervolgens zolang aan een derde, an.isotrope etsbehandeling wordt onderworpen totdat deze laag van het. oppervlak en de toplaag is verwijderd. Onder een anisotrope etsbehandeling dient te worden verstaan een etsbehandeling waarbij een te etsen laag praktisch alleen in de richting dwars op zijn oppervlak wordt weggeëtst. Dit in tegenstelling tot een isotrope etsbehandeling, waarbij de te etsen laag met een praktisch even grote snelheid, ook evenwijdig aan zijn oppervlak wordt weggeëtst.
Aldus is op het oppervlak van het halfgeleiderlichaam een geïsoleerd geleiderspoor gevormd. Over een dergelijk, aan zijn bovenkant door de toplaag en aan zijn zijkanten door de zijkantisolatie, geïsoleerd geleiderspoor kunnen andere geleidersporen worden aangebracht. Het geleiderspoor kan bijvoorbeeld vervaardigd worden van polykristallijn silicium of een metaal zoals aluminium, zijn isolatie kan bijvoorbeeld vervaardigd worden van siliciumoxyde, siliciumnitride, siliciumoxynitride of een ander isolerend materiaal zoals bijvoorbeeld aluminiumoxyde. Ook kunnen de isolerende toplaag en de zijkantisolaties van verschillende isolerende materialen gemaakt worden. Een dergelijk geïsoleerd geleiderspoor kan in de halfgeleiderinrichting bijvoorbeeld gebruikt worden als poortelektrode en is dan van het halfgeleiderlichaam geïsoleerd door een dunne laag poortoxyde, maar toepassing als elektrode die verbonden is met een in het halfgeleiderlichaam liggende halfgeleiderzone of als geleider die schakelelementen in de halfgeleiderinrichting onderling verbindt is evenzeer mogelijk.
Uit de Europese octrooiaanvrage nr. 81 999 is een werkwijze van de in de aanhef genoemde soort bekend, waarbij als geïsoleerd geleiderspoor een poortelektrode van een MOS-transistor wordt gevormd. Halfgeleiderzones die de aan- en afvoerzone van deze transistor vormen worden gekontakteerd met een metallisering die zich uitstrekt tot boven de poortelektrode. De eerste en de tweede etsbehandeling, die worden uitgevoerd bij deze bekende werkwijze, etsen de geleidende laag en de eerste isolerende laag anisotroop, zodat het geleiderspoor en de daarop liggende toplaag praktisch loodrecht op het oppervlak gerichte zijkanten vertonen. Hierdoor kunnen de z.i jkantisolaties eenvoudig op de beschreven wijze worden aangebracht.
Een bezwaar van de bekende werkwijze is, dat er in de praktijk, als er over de gevormde geïsoleerde geleiders een metallisering wordt aangebracht, lekstromen kunnen optreden of zelfs kortsluitingen gevormd kunnen worden tussen de geïsoleerde geleiders en deze metallisering.
Met. de uitvinding wordt onder meer beoogd de in de aanhef genoemde werkwijze zo te verbeteren, dat genoemde lekstromen of kortsluitingen niet optreden als over de geïsoleerde geleiders een verdere metallisering wordt aangebracht.
De in de aanhef genoemde werkwijze heeft daartoe, volgens de uitvinding, als kenmerk, dat de tweede etsbehandeling althans aanvankelijk zo wordt uitgevoerd dat de geleidende laag isotroop wordt geëtst, terwijl dan de toplaag praktisch niet wordt aangetast, waarbij onder de toplaag nabij zijn randen holtes worden gevormd waarna de tweede isolerende laag met zulk een dikte wordt gedeponeerd dat de gevormde holtes geheel met isolerend materiaal worden gevuld.
De uitvinding berust op het inzicht, dat genoemde lekstromen of kortsluitingen ontstaan op dat deel van de isolatie van de gevormde geïsoleerde geleider waar de toplaag en de zijkantisolaties op elkaar aansluiten. De zijkantisolaties zijn daar, waar de toplaag op het geleiderspoor ligt relatief dun, hetgeen inherent is aan de manier waarop deze zijkantisolaties gemaakt worden.
Door de maatregel volgens de uitvinding, waarbij de geleidende laag althans aanvankelijk isotroop wordt geëtst terwijl de toplaag daarbij praktisch niet wordt aangetast, worden onder de toplaag nabij zijn randen holtes gevormd die vervolgens met isolerend materiaal worden gevuld. Daardoor krijgen de zijkantisolaties daar waar de toplaag en geleiderspoor op elkaar aansluiten een extra dikte. Hierdoor is het optreden van lekstromen en kortsluitingen tussen het geleiderspoor en op zijn isolatie aan te brengen metallisering vermeden.
Bij voorkeur heeft de werkwijze, volgens de uitvinding, als kenmerk, dat de tweede etsbehandeling aanvankelijk isotroop maar later anisotroop wordt uitgevoerd, zodat de geleidende laag voor een deel isotroop en voor een deel anisotroop wordt weggeëtst.
Hierdoor wordt bereikt, dat het geleiderspoor aan het oppervlak een breedte vertoont die praktisch gelijk is aan die van de maskerende toplaag. Zou de geleidende laag over zijn gehele dikte isotroop worden geëtst, dan is de breedte van het geleiderspoor aan het oppervlak sterk afhankelijk van de tijd dat de etsbehandeling wordt voortgezet nadat het oppervlak naast het geleiderspoor bereikt is. Een dergelijke voortgezette etsbehandeling is in de praktijk nodig om er zeker van te zijn dat geleidend materiaal naast het geleiderspoor verwijderd is. Een dergelijke onnauwkeurigheid in de breedte van het geleiderspoor is ongewenst, in het bijzonder als het geleiderspoor wordt gebruikt als poortelektrode van een MOS-transistor. Tijdens een extra voortzetting van de anisotrope etsbehandeling volgens de uitvinding, die natuurlijk om dezelfde reden als hierboven nodig is, wordt genoemde breedte praktisch niet beïnvloed.
Bij voorkeur wordt, volgens de uitvinding, de geleidende laag over een deel van 25 a 75% van zijn dikte isotroop weggeëtst.
Op deze manier is bereikt, dat behalve dat de holtes onder de toplaag voldoende groot zijn om de gewenste betere isolatie van de geleider te verkrijgen, het geleiderspoor aan zijn voet een voldoend grote dikte heeft. Is het geleiderspoor daar te dun, dan kan ook bij anistroop etsen breedteverlies optreden. In de praktijk wordt aan beide eisen goed voldaan als de geleidende laag over een deel van circa 50% van zijn dikte isotroop wordt geëtst.
De uitvinding wordt in het navolgende, bij wijze van voorbeeld, nader toegelicht aan de hand van een tekening. Hierin tonen:
Fig. 1 t/m 4 enkele stadia van vervaardiging van een halfgeleiderinrichting die wordt gemaakt met behulp van de werkwijze volgens de uitvinding,
Fig. 5 en 6 enkele stadia van vervaardiging van een . halfgeleiderinrichting die wordt gemaakt met behulp van een voorkeursuitvoering van de werkwijze volgens de uitvinding.
De figuren 1 t/m 4 tonen enkele stadia van vervaardiging van een halfgeleiderinrichting die wordt gemaakt met behulp van de werkwijze volgens de uitvinding waarbij wordt uitgegaan van een halfgeleiderlichaam van silicium 1 met een oppervlak 2 waaraan een halfgeleiderzone 3 en op gebruikelijke wijze vervaardigde veldoxydegebieden 4 grenzen. Op het oppervlak 2 wordt een geïsoleerd gel eiderspoor 5 gevormd dat aan zijn bovenkant is geïsoleerd door een toplaag 6 en aan zijn zijkanten door zijkantisolatie 7. Over het geïsoleerde geleiderspoor 5 worden andere geleidersporen 8 en 9 .aangebracht. Het geleiderspoor 5 wordt in dit voorbeeld gebruikt als poortelektrode en is van de halfgeleiderzone 3 geïsoleerd door een dunne laag poortoxyde"10, Ook andere toepassingen van een dergelijke geïsoleerde geleider zijn echter mogelijk. Zo kan deze bijvoorbeeld verbonden worden met een in het halfgeleiderlichaam 1 liggende, niet getekende, halfgeleiderzone. Ook kan een dergelijke geleider schakelelementen in de halfgeleiderinrichting onderling verbinden. Voor de eenvoud is alleen het gebruik als poortelektrode in de figuren weergegeven, in het voorbeeld vormt de geïsoleerde geleider 5 de poortelektrode van een MOS-transistor waarvan in de halfgeleiderzone 3 aangebrachte halfgeleiderzones 11 en 12 de aan- en afvoerzone vormen. De halfgeleiderzone 3 is bijvoorbeeld van het p-geleidingstype met
4 C
een doteringsconcentratie van circa 10 atomen per cc·. De aan- en afvoerzone 11 en 12 zijn dan van het n-geleidingstype met een
IQ
doteringsconcentratie van bijvoorbeeld circa 5.10 atomen per cc.
Voordat de geïsoleerde geleider 5 op het oppervlak 2 wordt gevormd wordt de halfgeleiderzone 3 Voorzien van een circa 20 nm dikke laag poortoxyde 20 door verhitting van het.halfgeleiderlichaam in een zuurstof bevattend gas. Daarna wordt op het oppervlak 2 een circa 0,5 pm dikke geleidende laag 21 en een circa 0,3 ym dikke eerste isolerende laag 22 aangebracht. Deze lagen kunnen op gebruikelijke wijze worden aangebracht door depositie, uit de gasfase (chemical vapour deposition).
De geleidende laag 21 kan bijvoorbeeld vervaardigd worden van polykristallijn silicium, een metaal, een metaalsilicide of van een combinatie hiervan. De isolerende toplaag 6 en de zijkantisolatie 7 kan vervaardigd worden van siliciumoxyde, siliciumnitride, siliciumoxynitride of een ander isolerend materiaal zoals bijvoorbeeld aluminiumoxyde. De toplaag 6 en de zijkantisolatie 7 kunnen daarbij van hetzelfde materiaal, maar ook van verschillende materialen vervaardigd worden.
Na het aanbrengen van de geleidende laag 21 en de isolerende laag 22 wordt op gebruikelijke wijze een fotolakmasker 23 aangebracht. In de lagen 21 en 22 wordt nu het geleiderspoor 5 met isolerende toplaag 6 gevormd, door onder maskering van het fotolakmasker 23, in de eerste isolerende laag 22 met een eerste anistrope etsbehandeling de toplaag 6 te vormen en door daarna, onder maskering door de toplaag 6, met een tweede etsbehandeling het geleiderspoor 5 te vormen in de geleidende laag 21. Tijdens de tweede etsbehandeling kan het fotolakmasker 23 nog aanwezig zijn, het kan echter ook voor de tweede etsbehandeling verwijderd worden.
Na het vormen van het geleiderspoor 5 en de isolerende toplaag 6 worden op gebruikelijke wijze de aan- en afvoerzone 11 en 12 van de MOS-transistor gevormd. De zones 11 en 12 worden bijvoorbeeld door implantatie van ionen gevolgd door de warmtebehandeling gevormd.
Het geleiderspoor 5 wordt vervolgens voorzien van de zijkantisolatie 7, door het oppervlak 2 en het geleiderspoor 5 met zijn toplaag 6 te bedekken met een tweede circa 0,25 pm dikke isolerende laag 24 van bijvoorbeeld siliciumoxyde welke op gebruikelijke wijze bij lagedruk wordt gedeponeerd vanuit de gasfase {low pressure chemical vapour deposition!. Ook deze isolerende laag 24 kan van andere materialen zoals siliciumoxynitride, siliciumnitride of ook van aluminiumoxyde vervaardigd worden. De tweede isolerende laag 24 wordt nu zolang aan een derde, anisotrope etsbehandeling onderworpen, totdat deze laag van het oppervlak 2 en de toplaag 6 is verwijderd. De dan resterende delen van deze laag vormen de zijkantisolatie 7.
Daarna wordt op gebruikelijke wijze de metallisering 8 aangebracht voor het kontakteren van de aan- en afvoerzones 11 en 12 van de MOS-transistor, Deze metallisering kan vervaardigd worden van aluminium, polykristallijn silicium of bijvoorbeeld ook van een metaalsilicide. Omdat het geleiderspoor 5 aan zijn bovenkant door de toplaag 6 en aan zijn zijkanten door de zijkantisolatie 7 ia geïsoleerd., kan de metallisatie 8 het geleiderspoor gedeeltelijk -overlappen.
Vólgens de uitvinding wordt de tweede etsbehandeling, waarbij onder maskering door de toplaag 6 de geleidende laag 21 in patroon wordt gebracht, althans aanvankelijk zo uitgevoerd dat de geleidende laag 21 isotroop wordt geëtst, terwijl dan de toplaag praktisch niet wordt aangetast. Hierbij worden onder de toplaag 6 nabij zijn randen 30 holtes 31 gevormd. De tweede isolerende laag 24 wordt met zulk een dikte gedeponeerd dat de gevormde holtes 31, zoals in figuur 4 is aangegeven, geheel met isolerend materiaal worden gevuld. Na de derde, anisotrope etsbehandeling waarbij de zijkantisolatie 7 wordt gevormd, vertonen de zijkantisolaties 7, daar waar de toplaag 6 en geleiderspoor 5 op elkaar aansluiten een extra dikte die wordt gevormd door isolerend materiaal dat zich in de holtes 31, bevindt. Hierdoor is het optreden van kortsluitingen tussen het geleiderspoor 5 en de metallisering 8 vermeden.,.
Bij voorkeur wordt, zoals in de figuren 5 en 6 is aangegeven de tweede etsbehandeling, waarbij onder maskering door de toplaag; 6 het geleiderspoor 5 wordt gevormd, aanvankelijk isotroop (figuur 5) maar later anisotroop (figuur 6) uitgevoerd zodat de geleidende laag 21 voor een, met een maatstreep 40 aangeduid deel isotroop en voor een met een maatstreep 41 aangeduid deel anisotroop; wordt weggeëtst. Zou de laag 21 over zijn gehele dikte isotroop worden weggeëtst dan zou de zi jkantisolatie 7 daar waar de. toplaag 6 en het geleiderspoor 5 op elkaar, aansluiten extra dik zijn. Op de hiervoor geschetste manier wordt echter tevens bereikt, dat de met een maatstreep 42 aangeduide breedte van het geleiderspoor 5 praktisch onafhankeli jk is .. van de tijd dat de etsbehandeling moet worden voortgezet om er zeker van te zijn dat isolerend materiaal van het oppervlak 2 en de toplaag 6 is verwijderd. Bij de isotrope etsbehandeling is de breedte aan de voet van het geleiderspoor 5 sterk afhankelijk van genoemde extra voortzetting van de etsbehandeling.
Bij voorkeur wordt volgens de uitvinding, de geleidende laag 21 over een deel van 25 a 75% van zijn dikte isotroop weggeëtst. Op deze manier is bereikt, dat behalve dat de holtes 31 onder de toplaag 6 voldoende groot zijn om de gewenste betere isolatie van de geleider 5 te verkrijgen, het geleiderspoor 5 aan zijn voet 43 een voldoend grote dikte 41 heeft. Wordt de isotrope etsbehandeling te lang voortgezet, dan resteert bij het anisotroop etsen zo weinig isolerend materiaal dat ook dan breedteverlies kan optreden. In de praktijk is aan beide eisen voldaan als de geleidende laag 21 over een deel van circa 50% van zijn dikte isotroop wordt geëtst.
Om er zeker van te zijn, dat de holtes 31 goed gevuld worden tijdens depositie van de tweede isolerende laag 24 en om er zeker van te zijn dat de zijkantisolaties 7 een glad oppervlak 13 vertonen wordt de tweede isolerende laag volgens de uitvinding gedeponeerd met een dikte die praktisch even groot is als het deel 40 van de dikte van de geleidende laag 21 dat isotroop wordt weggeëtst.
De hiervoor beschreven isotrope etsbehandeling van de geleidende laag van polykristallijn silicium 21 kan bijvoorbeeld worden uitgevoerd in een etsplasma dat wordt opgewekt in een gasmengsel van tetrafluormethaan (CF4) en zuurstof. De daaropvolgende anisotrope etsbehandeling van de resterende laag van polykristallijn silicium 21 kan bijvoorbeeld uitgevoerd worden door eerst gedurende enkele tientallen seconden te etsen in een etsplasma dat wordt opgewekt in een gasmengsel bevattende tetrachloormethaan (CCl^) en chloor, en vervolgens gedurende enkele minuten door te etsen in een etsplasma met een gasmengsel bevattende chloor tot het polykristallijn silicium van het oppervlak 2 is verwijderd.
Het zal duidelijk zijn, dat voor de vakman, binnen het kader van de uitvinding, nog vele variaties mogelijk zijn. Zo kunnen de geleidersporen 8 en 9, op dezelfde wijze als het geleiderspoor 5 worden voorzien van een isolerende toplaag en zijkantisolaties. Ook kan een geleiderspoor van de soort van het geleiderspoor 5, worden toegepast op bijvoorbeeld een isolerende laag die de in figuur 1 getekende halfgeleiderinrichting bedekt.

Claims (5)

1. Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam een geleidende laag en een eerste isolerende laag worden aangebracht in welke lagen een geleiderspoor wet een isolerende toplaag wordt gevormd door in de eerste isolerende laag met een eerste etsbehandeling de toplaag te vormen en door daarna, onder maskering door de toplaag, met een tweede etsbehandeling het geleiderspoor te vormen in de geleidende laag, waarna het geleiderspoor wordt voorzien van een zijkantisolatie door het oppervlak en het geleiderspoor met zijn toplaag .te bedekken met een tweede isolerende laag die vervolgens zolang aan een derde, anisotrope etsbehandeling wordt onderworpen totdat deze laag van het oppervlak en de toplaag is verwijderd, met het kenmerk, dat de tweede etsbehandeling althans aanvankelijk zo wordt, uitgevoerd dat de geleidende laag isotroop wordt geëtst, terwijl dan de toplaag praktisch niet wordt aangetast, .waarbij onder de toplaag nabij zijn randen holtes worden gevormd, waarna de tweede isolerende .laag met zulk een dikte wordt gedeponeerd dat de gevormde holtes geheel met isolerend materiaal worden gevuld.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat de tweede etsbehandeling aanvankelijk isotroop maar later anisotroop wordt uitgevoerd, zodat de geleidende laag voor een deel isotroop en voor een deel anisotroop wordt weggeëtst.
3. Werkwijze volgens conclusie 2, met het kenmerk, dat de geleidende laag over een deel van 25 a 75%. van zijn dikte isotroop wordt weggeëtst.
4. Werkwijze volgens conclusie 3, met het kenmerk, dat de geleidende laag over een deel van circa 50% van zijn dikte isotroop wordt geëtst.
5. Werkwijze volgens conclusie 2, 3 of 4, met het kenmerk, dat de tweede isolerende laag wordt gedeponeerd met een dikte die praktisch even groot is als het deel van de dikte van de geleidende laag dat isotroop wordt weggeëtst.
NL8801772A 1988-07-13 1988-07-13 Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam geisoleerde geleidersporen worden aangebracht. NL8801772A (nl)

Priority Applications (6)

Application Number Priority Date Filing Date Title
NL8801772A NL8801772A (nl) 1988-07-13 1988-07-13 Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam geisoleerde geleidersporen worden aangebracht.
DE68911778T DE68911778T2 (de) 1988-07-13 1989-07-07 Verfahren zur Herstellung einer Halbleiteranordnung, bei dem auf einer Oberfläche eines Halbleiterkörpers isolierte Leiterbahnen angebracht werden.
EP89201800A EP0351007B1 (en) 1988-07-13 1989-07-07 Method of manufacturing a semiconductor device, in which isolated conductor tracks are provided on a surface of a semiconductor body
KR1019890009828A KR900002407A (ko) 1988-07-13 1989-07-11 반도체 소자 제조방법
JP1178182A JPH0266939A (ja) 1988-07-13 1989-07-12 隔離された導体トラックが半導体の表面に設けられた半導体デバイスの製造方法
US07/617,304 US5302536A (en) 1988-07-13 1990-11-16 Method of manufacturing a semiconductor device, in which isolated conductor tracks are provided on a surface of a semiconductor body

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8801772A NL8801772A (nl) 1988-07-13 1988-07-13 Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam geisoleerde geleidersporen worden aangebracht.
NL8801772 1988-07-13

Publications (1)

Publication Number Publication Date
NL8801772A true NL8801772A (nl) 1990-02-01

Family

ID=19852616

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8801772A NL8801772A (nl) 1988-07-13 1988-07-13 Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam geisoleerde geleidersporen worden aangebracht.

Country Status (6)

Country Link
US (1) US5302536A (nl)
EP (1) EP0351007B1 (nl)
JP (1) JPH0266939A (nl)
KR (1) KR900002407A (nl)
DE (1) DE68911778T2 (nl)
NL (1) NL8801772A (nl)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012259B1 (ko) * 1993-03-13 1996-09-18 삼성전자 주식회사 반도체 장치의 제조방법
US5714393A (en) * 1996-12-09 1998-02-03 Motorola, Inc. Diode-connected semiconductor device and method of manufacture
US5783479A (en) * 1997-06-23 1998-07-21 National Science Council Structure and method for manufacturing improved FETs having T-shaped gates
US5837588A (en) * 1998-01-26 1998-11-17 Texas Instruments-Acer Incorporated Method for forming a semiconductor device with an inverse-T gate lightly-doped drain structure
DE19919469A1 (de) * 1999-04-29 2000-11-02 Bosch Gmbh Robert Verfahren zum Plasmaätzen von Silizium
US6528363B2 (en) * 2001-03-19 2003-03-04 International Business Machines Corporation Fabrication of notched gates by passivating partially etched gate sidewalls and then using an isotropic etch
US6509219B2 (en) * 2001-03-19 2003-01-21 International Business Machines Corporation Fabrication of notched gates by passivating partially etched gate sidewalls and then using an isotropic etch
KR100539269B1 (ko) * 2004-06-25 2005-12-27 삼성전자주식회사 자기정렬 부분적 soi 구조의 반도체 소자 및 그 제조방법
US9620417B2 (en) 2014-09-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of manufacturing fin-FET devices

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3958323A (en) * 1975-04-29 1976-05-25 International Business Machines Corporation Three mask self aligned IGFET fabrication process
US3961999A (en) * 1975-06-30 1976-06-08 Ibm Corporation Method for forming recessed dielectric isolation with a minimized "bird's beak" problem
US4403396A (en) * 1981-12-24 1983-09-13 Gte Laboratories Incorporated Semiconductor device design and process
JPS5950567A (ja) * 1982-09-16 1984-03-23 Hitachi Ltd 電界効果トランジスタの製造方法
DE3609274A1 (de) * 1986-03-19 1987-09-24 Siemens Ag Verfahren zur herstellung eines selbstjustiert positionierten metallkontaktes
US4755477A (en) * 1987-03-24 1988-07-05 Industrial Technology Research Institute Overhang isolation technology
KR920009718B1 (ko) * 1987-08-10 1992-10-22 스미도모덴기고오교오 가부시기가이샤 화합물반도체장치 및 그 제조방법

Also Published As

Publication number Publication date
JPH0266939A (ja) 1990-03-07
DE68911778D1 (de) 1994-02-10
DE68911778T2 (de) 1994-07-07
US5302536A (en) 1994-04-12
KR900002407A (ko) 1990-02-28
EP0351007A1 (en) 1990-01-17
EP0351007B1 (en) 1993-12-29

Similar Documents

Publication Publication Date Title
US5015598A (en) Method of manufacturing a device comprising MIS transistors having a gate electrode in the form of an inverted "T"
NL8800222A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
US4689871A (en) Method of forming vertically integrated current source
US5254497A (en) Method of eliminating degradation of a multilayer metallurgy/insulator structure of a VLSI integrated circuit
KR890017734A (ko) 금속판 캐패시터 및 이의 제조방법
US4234357A (en) Process for manufacturing emitters by diffusion from polysilicon
US5912188A (en) Method of forming a contact hole in an interlevel dielectric layer using dual etch stops
JPH0251232A (ja) 半導体装置の製造方法
JPH07169964A (ja) 集積回路の形成方法
US4502069A (en) Contact for an MIS-semiconductor component and method for manufacturing the same
US5861673A (en) Method for forming vias in multi-level integrated circuits, for use with multi-level metallizations
US5077238A (en) Method of manufacturing a semiconductor device with a planar interlayer insulating film
JPS6232630A (ja) コンタクトプラグの形成方法
WO1998044548A1 (en) Method of forming a contact opening adjacent to an isolation trench in a semiconductor substrate
EP0178000B1 (en) Method of forming submicron grooves in, for example, semiconductor material and devices obtained by means of this method
NL8801772A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam geisoleerde geleidersporen worden aangebracht.
EP0377245B1 (en) Semiconductor device and method of manufacturing a semiconductor device
JPH1187503A (ja) 半導体集積回路装置およびその製造方法
NL8800220A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij een metalen geleiderspoor op een oppervlak van een halfgeleiderlichaam wordt gebracht.
EP0877420A3 (en) Method of forming a polysilicon buried contact and a structure thereof
JP3484726B2 (ja) 半導体装置およびその製造方法
NL8701357A (nl) Halfgeleiderinrichting bevattende een condensator en een begraven passiveringslaag.
JPH02177470A (ja) 半導体装置
JP4048618B2 (ja) 半導体装置の製造方法
US5925919A (en) CMOS Semiconductor structure and process for producing the same

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed