NL8201680A - Geheugenstelsel. - Google Patents

Description

-1- % * Η VO 3266

Geheugenstelsel

De uitvinding heeft "betrekking op een geheugen, voorzien van een aantal geheugenopslagelementen, van een eerste paar toegangslijnen, die samenwerken met de elementen voor het aan de elementen toevoeren van voorgeladen ondervragingssignalen, waarbij elk van de elementen reageert 5 op de ondervragingssignalen met de in deze elementen opgeslagen signaal-waarde, en waarbij deze elementen reageren op een tijdstip, dat onmiddellijk volgt op de voorlading van de eerste toegangslijnen, en de elementen verder geïsoleerd zijn van de eerste toegangslijnen tijdens het voorladingsinterval.

10 Om toegang tot een geheugen te verkrijgen is het volgens een bepaalde methode bekend, dat voor elke bitplaats een tweetal toegangslijnen beschikbaar zijn, zodat het binaire signaal, hetzij een "0" hetzij "1" , via een van deze lijnen gaat, terwijl het complement aan de andere lijn wordt toegevoerd. Voor een bepaald paar toegangslijnen, bijv. A 15 genoemd, zal over de ene lijn een "A" signaal en over de andere lijn een "A" signaal worden toegevoerd.

Om een "l" op een bit-positie in te schrijven, bijv. op de positie A1, wordt de lijn "A" in hoge toestand gebracht. Op dit tijdstip zal, onder besturing van een woordkiesdecodeerinrichting, twee trans-20 missiepoorten tussen de toegangslijnen en de geheugencel A1 worden geopend. Aangezien op de nA’’ leiding een hoog signaal aanwezig is, zal de cel A1 in de toestand ”1" geraken.

Voor het uitlezen is een voorladingsinterval aanwezig wanneer beide toegangslijnen "A" en "A" in hoge toestand worden gehouden. Aan het 25 einde van het voorladingsinterval worden de hoge signalen van de beide draden verwijderd, doch blijven evenwel als gevolg van parasitaire ca-pacitanties in hoge toestand. De transmissiepoorten worden vervolgens tussen de toegangslijnen en de geheugencel geopend. Aangezien er geen hoog signaal op een van de leidingen aanwezig is, levert de flip-flop van het 30 geheugen op de leidingen r,A" en "A” signalen, die een maat zijn voor de conditie van de cel A1. Indien in de cel een "1" is opgeslagen, zal de leiding "A” in hoge toestand blijven, terwijl de leiding "A” in de lage toestand komt. De voorlading is evenwel vereist, omdat de geheugencellen een gering vermogen hebben en niet geschikt zijn de toegangslijnen op te 35 laden zonder de opgeslagen informatie te beïnvloeden.

8201680 4 * -2-

N

De .voorlading en dé uitleesintervallen worden met "behulp van twee fasen afkomstig van een klok getempeerd. Deze klok en het geheugen vormen een-synchroon uitleesgeheugensysteem. Het inschrijven verloopt eveneens synchroon en heeft eveneens een voorladingsinterval, maar de 5 voorlading gaat gezamenlijk mee met de ingangsinformatie en het interval wordt uitsluitend toegepast voor het adresseren en het rangschikken van de informatie.

Evenwel bestaat er een situatie waarbij het gewenst is om via méér dan een poort toegang te verkrijgen tot een enkel geheugenstelsel.

10 In het bijzonder kan dit gerealiseerd worden door het toepassen van een multiplexer op het punt van toegang tot de enkele poort, waarbij de in-gangs/uitgang van het geheugen tussen de verschillende registers zou moeten worden verdeeld. Dit stelsel is vanwege de controledoeleinden zeer omslachtig en is bovendien kostbaar. Een verder nadeel ontstaat wanneer 15 de toegang tot het geheugen is verkregen met de maximale snelheid voor een enkele poort. In een dergelijke situatie zal, aangezien de'toegangs-tijd vast ligt, het toevoegen van extra poorten de toegangscapaciteit van elke poort verminderen. Het is dan ook niet mogelijk een geheugen-bewerking in de werkelijke tijd te garanderen.

20 Men heeft dit probleem in het verleden ondervangen door gebruik te maken van twee geheugenstelsels en het toepassen van een bepaalde volgorde tussen deze twee geheugens voor alternatieve bewerkingen. Bijv. zal in een tijdgleufwisselbewerking, een kader tijdens een eerste cyclus in een eerste geheugen worden ingelezen. Tijdens de volgende cyclus, wordt 25 het raster uit het eerste geheugen uitgelezen, terwijl een tweede raster in het tweede geheugen wordt ingelezen. Tijdens de daaropvolgende cyclus, wordt het derde raster in het eerste geheugen ingelezen, terwijl het tweede raster uit het tweede geheugen wordt uitgelezen.

Het probleem is evenwel nog steeds aanwezig, omdat een enkel 30 geheugen, dat voorzien is van een aantal poorten, waarbij een aantal toegangen kunnen plaatsvinden tijdens dezelfde geheugencyclus, een zeer complexe randapparatuur nodig heeft, om een en ander te besturen.

Het doel van de uitvinding is de bezwaren te ondervangen. Het doel wordt bereikt doordat volgens de uitvinding het geheugen voorzien is van 35 een tweede paar toegangslijnen, die met de elementen samenwerken, waarbij het tweede paar toegangslijnen onafhankelijk werken van het eerste paar toegangslijnen en voorgeladen ondervragingssignalen toevoeren aan de ele— 8201680

• P

\ -3- meuten, waarbij het tweede paar toegangslijnen de ondervragingssignalen kunnen toevoeren op een tijdstip, dat verschilt van de ondervragings si g— nalen van het eerste paar toegangslijnen, teneinde de samenwerkende ele— menten te laten reageren op de signaalwaarde, die in deze elementen zijn 5 opgeslagen en welke elementen op dit tweede paar toegangslijnen reageren onafhankelijk van de informatie van het eerste paar toegangslijnen.

Het geheugen-stelsel, dat van een aantal poorten is voorzien is zodanig ingericht, dat tijdens elke cyclus van de geheugenwerking gelijktijdig een aantal toegangen tot de geheugencellen kunnen worden ver-10 kregen. Een en ander kan worden gerealiseerd door op een gelijktijdige basis toegang tot een aantal afzonderlijke cellen te verkrijgen, waarbij dan met niet meer dan een poort per cel toegang verkregen kan worden tot elk van de afzonderlijke cellen. Elk geheugenelement van het stelsel' omvat een extra paar bitlijnen, waarbij elk paar dienst doet als een 15 afzonderlijke poort. In een bepaalde uitvoeringsvorm wordt een afzonderlijke toegang verkregen door het selectief besturen van de ingangslijnen . zodanig, dat in alle situaties verschillende cellen worden geadresseerd in een willekeurige cyclus van het geheugen.

In een tweede uitvoeringsvorm worden de poorten afzonderlijk 20 bediend door een kloksignaal, dat afwisselend de voorlading en toegangs-intervallen tussen de poorten regelt, teneinde er voor te zorgen, dat wanneer een poort informatie leest, de andere poort in de voorlading -toestand is. Door aan elke toegangslijn het' juiste kloksignaal toe te voeren, waarbij deze signalen ten opzichte van elkaar uit fase zijn, is 25 het mogelijk, dat wanneer een toegangslijn in de voorladingstoestand is·, de andere toegangslijn informatie kan verkrijgen uit elke geheugencel.

De uitvinding zal onderstaand aan de hand van een uitvoerings·-voorheeld en onder verwijzing naar de tekening nader worden uiteengezet. Hierin toont: 30 figuur 1 een geheugen met een tweetal toegangslijnen; figuur 2 een tekende geheugencel met een enkel paar toegangslijnen ; figuur 3 een tempeerkaart voor het regelen van de toegang tros·— sen de dubbele poorten van figuur 1.

35 In figuur 1 is het als tweevoudig geheugen uitgevoerde ver st erkingswaardehuffer J00 voorzien van een bekend MOS- geheugenatelsel (figuur 2), dat aangepast is voor het verkrijgen van een tweevoudige toe- 8201680 -ingang. Via een register 703 of via een register TOh kan toegang worden verkregen tot het geheugen 700, waarbij elk van deze registers 703 en 70^ worden bediend met twee onafhankelijke adressen'en'met twee" onafhankelijke informatiebussen. Het is duidelijk, dat het tweevoudige geheugen, dat het onderwerp is van de uitvinding, kan worden toegepast in een breed 5 gebied van toepassingen..

Een bus U01 levert signalen voor het uitlezen of inschrijven, welke signalen toegang kunnen verkrijgen tot een'van de 32 horizontale posities .{0-31), geselecteerd door een adresdecodeerinrichting 705· Ge— lijktijdig, en onafhankelijk, kan een bus 707, indien'gewenst, een van 10 de 32 posities geselecteerd door de decodeerinrichting 701 uitlezen, De beide bussen zijn uitgevoerd als een bitlijnenpaar (bijv., Ditlijnenpaar 0, Ö), welk lijnenpaar gaat door alle geheugenposities en, zoals- is te zien, daarbij toegang tot elk van de bussen geen beperking oplevert voor het verkrijgen van toegang tot de andere bus. De paren hitlijnen worden 15 toegepast als instel/terugstellijnen voor het inschrijven' en voor de verschillende uitleesbewerkingen, zoals eerder is beschreven. Het hit— lijnenpaar O*' en van het register 70^· is verbonden met de hitcellen 702 van de bovenste rij (0-0 tot 31-0), terwijl het bitlijnenpaar 0 en Ö van het register 703 eveneens is verbonden met deze zelfde cellen.

20 In een niet gemodificeerd HMOS-gehèugenstelsel, zoals te zien in figuur 2, wordt een stal van de bitlijnenparen en een I/O register met een adresdecodeerinrichting verbonden met het geheugens!elsel. Omwille van de discussie wordt verondersteld, dat dit de selector 701 en het register 703 is. Elke inschrijf- of uitleeshewerking wordt in twee 25 stappen uitgevoerd. Tijdens de eerste stap krijgen alle bitlijnenparen een voorlading. Deze voorlading is op zich bekend. De lijnen' Q—5 en Ö-5 worden uitgestuurd naar een hoge toestand met behulp van ketens, die in het register 703 aanwezig zijn. Dit voorkomt, dat de lijnen'de informatie in de bitcellen tijdens de volgende stap veranderen.

30 Voor het verkrijgen van een uitlezing, wordt in de daaropvolgende stap de voorlading uitgeschakeld en waarbij een van de woordkeuzelijnen van de selector 701 worden ingeschakeld.Alhoewel de voorlading wordt uit— geschakeld, blijft de aanwezige capaciteit op de hitlijnen in takt en. schakelt de woordkieslijn de korresponderende transmis-siepoorten' 7021 en 35 7025 in. Deze transmissiepoorten zorgen ervoor, dat een van de hitlijnen (0 of Ö afhankelijk van de opgeslagen informatieΓ in de lage toestand wordt 8201680 -5- geschakeld en wel voor elke cel in dezelfde kolom. Elke bit lijnpaar conformeert zich derhalve aan de opgeslagen informatie in de bijbehorende geselecteerde bitcel, waarna het register deze informatie vergrendelt, teneinde deze naar de uitgang te sturen.

5 De weerstanden 7R1 en 7R2 van de bitcel hebben een hoge waarde om het energieverbruik aan het geheugen zo klein mogelijk te doen zijn, terwijl de transistoren 7023 en 702¼ geschikt zijn om elk der bitlijnen naar de lage toestand te brengen. De voorlading is vereist, omdat de weerstanden niet geschikt zijn de bitlijnen naar de hoge toestand te 10 brengen.

Voor het verkrijgen van een inschrijving wordt vervolgens de voorlading vervangen door het uitsturen van de ingangsinformatie en waarbij een van de geselecteerde lijnen wordt ingeschakeld. De ingangsinformatie sluit de voorlading kort, waarbij de informatie van de bitcel er— 15 voor zorgt, dat deze celinformatie wordt ingesteld of teruggesteld afhankelijk van de ingangsinformatie.

De voorlading en het inschrijven en het uitschrijven worden geregeld met behulp van kloksignalen. De voorlading wordt verkregen wanneer het kloksignaal hoog is en de uitlees- of inschrijfhewerking wordt ver-20 kregen wanneer het kloksignaal laag is.

Het tweevoudige busschema, als weergegeven in figuur 1, maakt een tweefasewerkingsgeheugensysteem mogelijk, waarbij twee' onafhankelijke stellen van I/O registers en woordselectorinrichtingen toegang kunnen verkrijgen tot alle geheugencellen met tegengestelde fasen van een kicksig-25 naai. Wanneer een van de registers, bijv, het uitgangsregister 703 in de voorladingstoestand is, wordt de flip-flop van de geheugencel door de poorten 7021 en 7025 geïsoleerd van de bittoegangslijnen van dat register. Gedurende deze zelfde tijd kan het andere register, zoals; het ingangs·/ uitgangsregister 70¼, dat in de uitlees/inschrijffase is, toegang verkrij-30 gen tot dezelfde cel. Deze alternatieve werking wordt geregeld door tegengesteld gevarieerde kloksignalen, die door een klok 102 worden geleverd. De fasebetrekking tussen deze signalen is in figuur 3 weergegeven. Dit faseverschil voorkomt de potentiaal desastreuze conditie,dat twee bit— lijnen gelijktijdig dezelfde bitcel selecteren . In de weergegeven uit-35 voeringsvorm is de bus 707 uitsluitend bestemd voor uitleeshewerkingen, maar kan eveneens worden toegepast voor zowel het inschrijven als het uitlezen, indien gewenst.

8201680 -6- \

De tweevoudige bitlijn/tweevoudige fasebwerking maakt het mogelijk, dat het geheugen 700 zijn snelheid kan verdubbelen, zodat tweemaal zoveel toegangen kunnen worden verkregen via de onafhankelijke poorten in hetzelfde tijdsinterval..

5 Deze zelfde tweevoudige faseopstelling kan verder vergroot wor den door het aanbrengen van dire bitlijnenparen en drie toegangspoorten en busselectielogica voor twee van de drie toegangspoorten. De adres-selectielogica voor een uitgangspoort kan worden gedeeld tussen de in— gang/uitgangsregisters. De andere twee poorten worden via afzonderlijke 10 registers bediend. Adressen zijn gelijktijdig aanwezig in elk register en op de externe bus select orregelinrichtingen wanneer en van welke bus— informatie in het geheugen zal worden ingeschreven. Deze opstelling bestaat uit een flexibel geheugensysteem met drie poorten, waarvan twee poorten ingangen zijn en geschikt zijn voor het gelijktijdig inschrijven 15 in meer dan een positie en van elk van de twee bussen, terwijl de derde poort een uitgangspoort is en een gelijktijdige uitlezing kan geven van een derde bus. Aangezien de twee poorten op dezelfde klokfase werken, kan dit in conflict komen met een inschrijving, ware het niet, dat de busselectielogica ervoor zorgt, dat voor elke gegeven positie slechts 20 een bus werkzaam is voor het inschrijven van informatie op een willekeurig tijdstip. De derde bus werkt met een tegengestelde fase en kan dus niet in conflict komen met een van de beide andere poorten.

25 8201680

Claims (2)

1. 2. Geheugenstelsel volgens conclusie 1, met hetkenmerk,dat het afwisselend voorladen wordt geregeld met tegengestelde kloksignalen van een voorgeladen en uitlees/inschrijfklok.
2. 3- Geheugenstelsel volgens conclusie 1, met het kenmerk, dat het 25 geheugenstelsel voorzien is van een eerste ingangs/uitgangsregister, dat samenwerkt met het eerste stel toegangslijnen en een tweede ingangs/ uitgangsregister samenwerkt met het tweede ingangs/uitgangsstel van toegangslijnen, waarbij elk van de 'registers de voorladingsondervragingssignalen opwekt in responsie op ingangssignalen die vanuit een uitwendige 30 bron daaraan toegevoerd zijn, waarbij de registers eveneens aan de uitwendige bron de responsiesignalen van de bijbehorende geheugenelementen kunnen leveren. k. Geheugen volgens conclusie 2, met het kenmerk, dat het geheugenstelsel een MOS-stelsel is. 35 8201680