MX2008003922A - Conjunto de codigos irregulares de comprobacion de de paridad de baja densidad (ldpc) con escritura aleatoria codificacion.de baja complejidad. - Google Patents

Abstract

Un conjunto de códigos irregulares LDPC tiene una estructura pseudo-aleatoria y una codificación de baja complejidad. Un código LDPC cíclico de bloque tiene una ponderación irregular de hilera o columna e incluye una matriz de comprobación de paridad y una matriz de codificación, cada una de las cuales tiene una estructura pseudo-aleatoria. Esto permite que el código tenga una ponderación irregular de hilera o columna junto con un grado aleatorio total para la estructura de código. Los bloques dentro del código pueden ser recortados, los bloques adyacentes de código pueden ser superpuestos, y las columnas adyacentes dentro de un bloque pueden ser permutadas de manera arbitraria a fin de cambiar la ponderación de las hileras y columnas. Los códigos LDPC son útiles, de manera particular, el sistema de comunicaciones de dos vías para un sistema de distribución eléctrica (1) a fin de restaurar los datos perdidos o corruptos durante su transmisión.

Description

CONJUNTO DE CODIGOS IRREGULARES DE COMPROBACION DE PARIDAD DE BAJA DENSIDAD (LDPC) CON ESTRUCTURA ALEATORIA Y CODIFICACION DE BAJA COMPLEJIDAD Campo de la Invención Esta invención se refiere a la clase de códigos de corrección de error que son conocidos como códigos de comprobación de paridad de baja densidad (LDPC, por sus siglas en inglés), y de manera más particular, a un conjunto de códigos cuyas matrices de comprobación de paridad tienen una ponderación irregular de hilera o columna, o ambas, y tienen una estructura pseudo-aleatoria . El uso de estos códigos tiene ventajas particulares para un sistema de comunicación de dos vías que es empleado en una red de distribución de energía eléctrica.

Antecedentes de la Invención Es bien conocido en la técnica la codificación de la información que es transmitida a través de canales de comunicación digital que permita la detección y/o corrección de errores a través del receptor. Varias técnicas son empleadas para agregar redundancia a un mensaje transmitido. Los códigos de comprobación de paridad son un tipo de código en donde la información redundante es derivada del mensaje REF. 191390 mediante la realización de sumas o comprobaciones de paridad en base a los bits del mensaje. Los errores en la transmisión pueden ser detectados mediante la repetición de estas sumas en el receptor, y mediante la comparación de los resultados con las comprobaciones de paridad calculadas por el transmisor. Si fuera encontrado que la información ha sido corrompida o perdida, algunos tipos de códigos de comprobación de paridad que tienen procedimientos de decodificación permiten que el receptor corrija los errores introducidos por el canal o que se restaure lo que ha sido perdido. Para este propósito, existe disponible un número de códigos de comprobación de paridad, cada uno de los cuales tiene ciertas ventajas con respecto a otros códigos. La investigación reciente ha encontrado que los códigos de comprobación de paridad cuyas comprobaciones de paridad son relativamente dispersas, es decir, cada bitio de comprobación de paridad es una suma de relativamente algunos bits de mensaje, que se realizan particularmente bien con los métodos de decodificación iterativa. Estos códigos son conocidos como códigos de comprobación de paridad de baja densidad o códigos LDPC. A diferencia de la mayoría de los códigos de comprobación de paridad, los códigos LDPC son descritos principalmente por sus matrices de comprobación de paridad o de decodificación, más que por sus matrices de codificación.

Las matrices de comprobación de paridad derivadas de las construcciones aleatorias tienden a funcionar completamente bien, aunque los codificadores resultantes tienden a ser costosos para su implementación . Por otro lado, las matrices de comprobación de paridad con una estructura definida originan codificadores simples, aunque no siempre tienen buenas propiedades de decodificación. Muchos de estos códigos estructurados tienen un coeficiente de ponderación regular de hilera y columna (el número de unos (ls) en cada hilera o columna de la matriz de comprobación de paridad es idéntico) , aunque la investigación reciente ha demostrado que los códigos con ponderación regular de hilera y columna a menudo conduce a una capacidad mejorada de corrección de error. Un tipo de código LDPC estructurado con un codificador muy simple es un código cíclico de bloque en donde la matriz de comprobación de paridad consiste de bloques, cada uno de los cuales tiene una estructura cíclica. Estos códigos a menudo tienen una ponderación regular de hilera y columna, aunque un Artículo reciente de S. Johnson and S. Weller, "A Family of Irregular LDPC Codes, with Lo Encoding Complexity", IEEE Communications Letters, vol. 7, pp. 79-81, Febrero del 2003, demuestra una forma para construir códigos LDPC cíclicos de bloque con una ponderación irregular de columna que ejecuta en exceso códigos similares con una ponderación regular de columna. Sin embargo, este procedimiento tiene un intervalo limitado en su distribución permisible de ponderación y no permite una ponderación irregular de hilera. Muchos sistemas de distribución de energía eléctrica ahora emplean el sistema TWACS® para enviar y recibir mensajes a través de las líneas de energía eléctrica para adquirir información sobre el estado de los usuarios de la energía eléctrica que incluyen el uso actual de la energía. En un esfuerzo para mejorar la capacidad de comunicaciones de un sistema TWACS®, se ha realizado la investigación sobre los códigos de control de error LPDC. Esta investigación ha mostrado que los codificadores para los códigos LDPC comunes que son construidos en forma aleatoria exceden los requisitos de almacenamiento y computación de los transmisores TWACS®. La presente invención se dirige a una familia de códigos irregulares LDPC que tienen una estructura pseudo-aleatoria y una codificación de baja complejidad. La familia de códigos que se describe permite, tanto una ponderación irregular de columna como una ponderación irregular de hilera y proporciona un intervalo más amplio de la distribución de ponderación que los códigos descritos por Johnson y Weller. Además, la familia permite que los códigos LDPC cíclicos por bloque tengan una estructura pseudo-aleatoria .

Sumario de la Invención La presente invención se dirige a una clase de códigos LDPC que comprenden un conjunto de extensiones de códigos cíclicos de bloque y proporciona un conjunto mucho más grande de códigos con una ponderación irregular de hilera o columna junto con un control más grande sobre la ponderación de la hilera o la columna, y con matrices de comprobación de paridad que tienen una estructura pseudo-aleatoria. Estos códigos LDPC pueden ser implementados sólo con un pequeño incremento en la complejidad con respecto a los códigos regulares cíclicos de bloque. Estos códigos son útiles en el sistema T ACS® utilizado para transmitir y recibir datos a través de las líneas eléctricas del sistema de distribución de energía. En particular, el uso de bloques recortados, de superposición o permutados en una matriz de comprobación de paridad del código permite una codificación de baja complejidad mientras se consigue la ejecución mejorada de los códigos con una ponderación irregular y una estructura pseudo-aleatoria . Otros objetivos y características serán aparentes en parte, y en parte serán señalados de aquí en adelante.

Breve Descripción de las Figuras Los objetivos de la invención son conseguidos como es señalado en las modalidades ilustrativas que son mostradas en las figuras, las cuales forman parte de la especificación. La Figura 1 es una representación simplificada de una red de distribución eléctrica que incluye la capacidad de comunicaciones de dos vías; La Figura 2 es una representación de una señal de salida o entrada de comunicaciones enviada a través de la red; La Figura 3 es una vista esquemática simplificada de un codificador cíclico de bloque; La Figura 4 es una ilustración de una matriz de comprobación de paridad; La Figura 5 es un ejemplo de una gráfica de Tanner; La Figura 6 es una matriz de comprobación de paridad para un código (90, 60) que comprende tres bloques circulantes con las ponderaciones de columna de 3, 4 y 5; La Figura 7 es una matriz de comprobación de paridad para un código (70, 40) que comprende tres bloques circulantes con ponderaciones de columna de 3, 4 y 5 y en los cuales dos de los bloques han sido recortados para producir ponderaciones irregulares de hilera; La Figura 8 es una matriz de comprobación de paridad similar a la que se muestra en la Figura 7, aunque en la cual dos de los bloques han sido recortados y superpuestos; y La Figura 9 es una matriz de comprobación de paridad similar a la que se muestra en la Figura 8, aunque en la cual uno de los bloques ha sido permutado, de modo que la región de superposición tenga una estructura pseudo-aleatoria de código . Los caracteres correspondientes de referencia indican las partes correspondientes a través de todas las distintas vistas de las figuras.

Descripción Detallada de la Invención La siguiente descripción detallada ilustra la invención por medio de ejemplo y no por medio de limitación. Esta descripción permitirá con claridad que una persona experta en la técnica realice y utilice la invención, y describe varias modalidades, adaptaciones, variaciones, alternativas y usos de la invención que comprenden lo que actualmente se cree es el mejor modo de realizar la invención. Puesto que podrían realizarse varios cambios en las construcciones anteriores sin apartarse del alcance de la invención, se pretende que toda la materia contenida en la descripción anterior o que se muestra en las figuras que la acompañan tenga que ser interpretada como ilustrativa y no en un sentido limitante. Con referencia a la Figura 1, un sistema de distribución eléctrica 1 incluye un generador 2 para la producción de energía eléctrica. La energía es dirigida a través de varias estaciones 3 y subestaciones 4 a través de líneas de alimentación de energía 5 y a través de medidores de electricidad 6 hacia las instalaciones de usuario 7, tales como hogares, fábricas, edificios de oficinas, etcétera. La operación eficiente del sistema requiere la información en "tiempo real" en cuanto a la demanda actual de energía, las posibles condiciones de sobrecarga, las ocurrencias de interrupción o corte de servicio y las condiciones relacionadas. Para este propósito, el sistema TWACS® incluye un transmisor o transpondedor 8 localizado en una subestación 4, o similares, para la generación y transmisión de un mensaje codificado "de entrada o destinado al exterior" 0 hacia la ubicación de usuario final a través de la línea de energía 5. En la ubicación de usuario de energía, el mensaje es recibido y decodificado por un transpondedor (no se muestra) incorporado en el medidor 6. En respuesta al mensaje de salida o destinado al exterior un mensaje codificado de "entrada" es formulado y enviado de regreso por el transpondedor hacia la subestación a través de las líneas de energía. Un ejemplo de una señal de salida y una señal de entrada se muestra en la Figura 2 que tiene un encabezado de mensaje Oh o lh que incluye la dirección a la cual está siendo enviado el mensaje y la información relacionada, y una serie de bits codificados de mensaje que transporta la información relevante. Como es conocido en la técnica, el mensaje es dividido en los bloques 9?-9? de datos codificados. Las comunicaciones de la linea de energía son ruidosas. El ruido aleatorio, los efectos EMI y RFI, las cargas no lineales de energía y las discontinuidades o condiciones similares pueden originar que las transmisiones estén siendo corruptas. Los mensajes transmitidos que utilizan el sistema T ACS® a menudo incluyen información vital para el rendimiento actual del sistema; y como tal, es importante tener la capacidad de identificar con rapidez y corregir las porciones corruptas o pérdidas de la transmisión. Por consiguiente, es ventajoso el empleo del código LDPC cíclico de bloque que tenga características pseudo-aleatorias , lo cual permite una corrección mejorada de error con relación a las técnicas tradicionales de codificación. Además, los códigos LDPC que primero fueron desarrollados en la década de los años 60, han sido más recientemente mostrados para ejecutar casi los límites teóricos para las comunicaciones digitales utilizando las técnicas de decodificación iterativa. Un número de factores tiene que ser considerado en el diseño y la implementación de un código LDPC. Uno es la velocidad deseada de error de bits (BER) ; un segundo factor es la complejidad de la implementación del código. La naturaleza dispersa de la matriz de comprobación de paridad utilizada con un código LDPC hace que la complejidad del algoritmo de decodificación sea proporcional a la longitud del mensaje. Sin embargo, la matriz asociada de codificación para la matriz de comprobación de paridad dispersa y arbitraria tendrá una complejidad de implementación proporcional al cuadrado de la longitud del mensaje, lo cual es demasiado costoso para muchas aplicaciones. Un procedimiento reciente para el diseño de los códigos LDPC ha sido el uso de construcciones algebraicas y combinatorias. Estas construcciones han sido encontradas que son particularmente útiles para códigos de alta velocidad con tamaños cortos de bloque debido a que evitan ciclos cortos en el decodificador, lo cual tiende a reducir el desempeño. Algunos de estos códigos LDPC, de manera particular, aquellos basados en estructuras cíclicas, también tienen el beneficio de una codificación de baja complejidad. Por otro lado, muchos de estos códigos construidos en forma combinatoria tienen una ponderación regular de hilera y de columna, lo cual es conocido porque no se desempeña también como aquellos que tienen una estructura más irregular. En el artículo mencionado con anterioridad, Johnson y Weller han propuesto una clase de estos códigos que consiguen una ponderación irregular de columna y por lo tanto un rendimiento mejorado. El conjunto de códigos LDPC de la presente invención, como se describe en la presente, comprende extensiones para códigos cíclicos de bloque. El resultado es un conjunto mucho más grande de códigos que tienen ponderaciones irregulares de hilera o columna, aunque también tienen un control más grande con respecto a la ponderación. Los códigos incorporan matrices de comprobación de paridad y de codificación que tienen una estructura pseudo-aleatoria . De manera importante, esto sólo es conseguido con un incremento pequeño en la complejidad con respecto a los códigos cíclicos de bloque regulares. Con la utilización de una notación estándar a partir de la teoría de codificación, un código (N, K) cifra K bits de entrada en un bloque de mensaje 9 de longitud N mediante la adición de M = N - K bits redundantes. Se dice que el código tiene una velocidad de K/N que representa la eficiencia con la cual los bits de entrada son transmitidos con relación al número total de bits transmitidos. Para los códigos de comprobación de paridad, una matriz de comprobación de paridad H tendrá las dimensiones M x N, y una matriz de generador G tendrá las dimensiones K x N. Para cualquier matriz dada de comprobación de paridad H, GT es definida como la base para el espacio nulo de la matriz. Si la matriz H fuera definida como: (1) en donde A es una matriz circulante (lo que significa que cada columna es un desplazamiento cíclico de la columna anterior) que contiene las primeras M columnas y B es una matriz circulante que contiene las columna restantes de la matriz H, entonces, una forma sistemática del espacio nulo de la mal truido como sigue: en donde IK es una matriz de identidad (lo que significa que tiene unos sobre su diagonal y ceros en cualquier otro lugar) de tamaño K x K. El inverso de la matriz circulante también es circulante, puesto que es el producto de dos matrices circulantes. Por consiguiente, debido a que A y B son ambas matrices circulantes, entonces, la matriz A~1B también es una matriz circulante. Para un código en donde una matriz B sea una matriz circulante, o esté compuesta de múltiples matrices circulantes, y A sea una matriz susceptible de ser invertida, la matriz de generador para el código también tiene una estructura circulante. Esto permite que el código sea implementado utilizando una implementación de hardware basada en un registrador de desplazamiento tal como el codificador 10 que se muestra en la Figura 3. El uso de una estructura circulante impone ciertas limitaciones. Por ejemplo, una matriz circulante de bloque con una ponderación par no podrá ser invertida utilizando la aritmética binaria (módulo 2) . Asimismo, una ponderación non no significa que una matriz circulante tendrá que ser invertida; aunque en la práctica, la mayoría sí lo son. Por lo tanto, una matriz de comprobación de paridad con una estructura circulante de bloque implica que al menos un bloque de la matriz H de comprobación de paridad debe tener una ponderación non si la matriz de generador G fuera a tener una estructura circulante de bloque. Esto es importante debido a que los códigos LDPC de ponderación 4 son comunes. Una ventaja de construcciones combinatorias de código LDPC es evitar los ciclos cortos en la gráfica de Tanner. Como es bien conocido para aquellas personas expertas en la técnica, una gráfica de Tanner es una gráfica bipartita, un ejemplo de la cual se muestra en la Figura 5 para un código de Hamming (7,4). La porción izquierda de la gráfica comprende los nodos de sitio que corresponden con los bits de símbolo del código y la porción derecha de la gráfica comprende los nodos de comprobación que corresponden con las comprobaciones de paridad en la gráfica. Las cuatro líneas de trazo en la gráfica indican un ciclo de longitud 4, en donde la información pasada de un nodo a otro en el decodificador de paso de mensaje ha alcanzado su punto de origen después de 2 iteraciones entre el mensaje y los nodos de comprobación. Los ciclos cortos como éste impiden la ejecución de la decodificación. Por esta razón, los diseños conminatorios han sido utilizados para permitir la velocidad de código más alta posible para un conjunto dado de dimensiones que sea libre de 4 ciclos. El artículo de Johnson y Weller referido con anterioridad discute las construcciones de código que están basadas en matrices circulantes y que están libres de 4 ciclos. Además, los códigos emplean una matriz de decodificación de ponderación irregular de columna excepto una ponderación regular de hilera. La presente invención es dirigida a un conjunto de extensiones para la estructura de códigos, tales como aquellos descritos por Johnson y Weller a fin de crear códigos LDPC que tengan una ponderación irregular de hilera y un aumento en el grado aleatorio en la estructura total del código del código, y que sólo tengan un pequeño incremento en la complejidad de la codificación con respecto a aquellos descritos en el artículo de Johnson y Weller. Las extensiones son descritas de manera colectiva dentro de una estructura de códigos generalizados cíclicos de bloque (GBC) . Un código generalizado cíclico de bloque es definido como un código cuya M x N de matriz de comprobación de paridad H es expresada como: (3) H=[C ]f en donde C es una matriz circulante que puede ser invertida de acuerdo con el módulo 2 aritmético y P es la suma de L matrices de componente. Es decir: (4) p=?*> Cada matriz de componente P2 contiene Ci columnas con elementos sin ceros, en donde Ci = M. Las columnas que contienen las comprobaciones de paridad son tomadas a partir de una matriz circulante M x M definida como: (5) en donde el vector P/k es creado a partir del vector P/j mediante el desplazamiento circulatorio P/j k-j veces. Si C = Mi, Pi seria definido como: (6) p, =|p oj^ y el relleno de cero para cada bloque es definido de modo que (7) En la versión generalizada de esta estructura, se supone que Ci ? Mi y que cada vector de columna P puede aparecer en cualquier ubicación arbitraria en P2. Esto funcionará con la condición que la matriz P comprenda al menos un vector P/j en cada columna, de modo que cada columna tenga una ponderación más grande de cero. Utilizando la estructura del codificador a partir de la ecuación (2), el codificador para esta matriz de comprobación de paridad será: Para un vector de datos d de longitud N, la palabra de código asociada C será: (9) Un conjunto de bloques de codificador ahora es definido como: iv¡ = C'1^. Cada bloque de codificador tiene la misma estructura cíclica como su bloque asociado de decodificador . La porción de comprobación de paridad de la palabra de código es generada como la suma de las salidas de cada bloque de codificador. Un codificador 10 para este propósito, como se observó, es mostrado en la Figura 3. En el comienzo de una operación de codificación, una porción de un registrador de desplazamiento 11 del codificador contiene un vector C/j = C'1P/j. Para una estructura tradicional de código de bloque tal como la que se define en la ecuación (7), la codificación involucra una "sincronización interna" de la porción relevante del vector de datos di, y después de que cada bitio sea sincronizado, cambia en forma circulatoria el registrador de desplazamiento. De acuerdo con la presente invención, las columnas de matriz Pj pueden estar en un orden arbitrario, el cual es conseguido permitiendo un número arbitrario de cambios del registrador de desplazamiento 11 entre los bits de entrada, y que un bitio arbitrario del vector de datos d esté siendo utilizado en la entrada. Mientras se implementa esta característica en el hardware, se requiere algún conjunto de circuitos adicionales de control, la complejidad de cada uno de los codificadores todavía es una función lineal de N. Más allá de los códigos básicos, tales como aquellos definidos por la ecuación [1], el método de la presente invención ofrece las siguientes características adicionales: 1. Bloques Recortados. Cuando Ci = M, el código resultante puede tener una ponderación irregular de columna, aunque todavía tendrá una ponderación regular de hilera. Sin embargo, al permitir que i < M, una ponderación irregular de hilera también puede ser conseguida. 2. Bloques Superpuestos. Al permitir las permutaciones arbitrarias de las columnas de la matriz Pj, se permite que algunas columnas sin ceros coincidan con columnas sin ceros de la matriz Pj, creando columnas con una ponderación diferente de columna. De manera general, la ponderación es incrementada; aunque puede ser reducida si apareciera un uno en la misma ubicación en dos de las matrices. Sin embargo, a medida que se incrementa el tamaño del código, las matrices Pj se vuelven cada vez más dispersas, de modo que para códigos elegidos en forma aleatoria, esto se convierte cada vez más en algo improbable. 3. Bloques Permutados en Forma Arbitraria. El hecho que las columnas de una matriz Pj puedan tener columnas de ceros entre ellas, y que las columnas adyacentes puedan tener un número arbitrario de cambios, se permite que un bloque único se superponga con múltiples otros bloques, con la superposición que es en cierto modo irregular. Si los bits de entrada no fueran correlacionados, la utilización de las permutaciones de columna sólo para intercalar los bloques no proporcionaría beneficio. De manera general, el recorte y superposición de los bloques incrementa el número de bloques necesarios para garantizar que todas las columnas tengan una ponderación sin ceros. Para hacer esto se requiere que al menos un bloque adicional cíclico más allá de lo requerido en forma nominal, genere una matriz de comprobación de paridad que tenga las dimensiones requeridas. Esto incrementará la complejidad total de la codificación. Aunque el efecto puede ser mantenido relativamente pequeño en función de cómo son utilizados muchos bloques adicionales. Los efectos de estas tres generalizaciones en la estructura del código se ilustran en las Figuras 6-9. La Figura 6 ilustra una matriz de comprobación de paridad para un código (90, 60), en donde los bloques oscurecidos representan los unos binarios (ls) en la matriz. Se entenderá que los ceros binarios (Os) se encuentran en todas las otras ubicaciones de matriz. Además, las matrices mostradas en las Figuras 6-9 sólo son ilustrativas y no necesariamente representan el diseño óptimo con respecto a la longitud del ciclo, la distancia mínima u otras propiedades de interés para un diseñador de código. El código de base en la Figura 6 tiene los bloques 9a-9c, cada uno de los cuales tiene 30 hileras por 30 columnas (es decir, de 30*30) . Los bloques 9a-9s tienen las ponderaciones de columna de 3, 4 y 5, de manera respectiva. Todas las hileras tienen una ponderación de 12. Las matrices de las Figuras 7-9 utilizan tres bloques del código de "base" que se muestra en la Figura 6 para crear los códigos (80, 60) que tienen diferentes propiedades utilizando las generalizaciones descritas con anterioridad . En la Figura 7, el bloque izquierdo 9a todavía es un bloque de 30*30. No obstante, los otros dos bloques han sido recortados para crear los bloques 9d y 9e, cada uno de los cuales son los bloques de 30*20. La utilización de los bloques recortados crea un código que todavía tiene las ponderaciones de columna de 3, 4 y 5, aunque ahora tiene ponderaciones de hilera que fluctúan de 7 a 11. En la Figura 8, el bloque izquierdo 9a todavía es un bloque de 30*30. El bloque intermedio 9d todavía es un bloque recortado que es de 30*20. Ahora, el bloque derecho 9f es un bloque recortado de 30*25 en tamaño. Además, las cinco columnas izquierdas del bloque 9f son desplazadas hacia la izquierda, de modo que se superpongan a las cinco columnas derechas del bloque 9d. Esto es indicado por las líneas de trazo de la Figura 8. Como resultado, el ancho combinado de los bloques 9d y 9f es de 40 columnas, el mismo ancho que los bloques 9d y 9e en la Figura 7. Sin embargo, la superposición de los bloques 9d y 9f crea un nuevo "bloque virtual" con una ponderación de columna 9, además de las ponderaciones de columna de 3-5. Debido a que los bloques también son recortados, las ponderaciones de hilera ahora fluctúan de 9-11. La Figura 9 muestra un ejemplo simple de bloques permutados en forma arbitraria. Aquí, el bloque izquierdo 9a todavía es un bloque de 30*30, un bloque intermedio 9g es un bloque recortado que es de 30*20 y el bloque derecho 9f es un bloque recortado de 30*25 en tamaño con las cinco columnas izquierdas del bloque desplazadas hacia la izquierda de manera que se superpongan con las cinco columnas derechas del bloque intermedio 9g. Mientras que los últimos dos bloques 9g y 9f todavía se superponen del mismo modo que con anterioridad, las columnas del bloque intermedio 9g son obtenidas mediante el desplazamiento de la columna previa en el bloque en tres ocasiones en lugar de sólo en una. Esto es equivalente a la sincronización del registrador de desplazamiento 11 en la Figura 3 en tres ocasiones para cada bitio de entrada. El resultado es las ponderaciones de columna de 3, 4, 5, 7 y 9, las ponderaciones de hilera que fluctúan de 8-12 y la estructura pseudo-aleatoria del código en la región de superposición indicada por las líneas de trazo en la Figura 9. Aquellas personas expertas en la técnica observarán que este grado aleatorio puede ser incrementado introduciendo más bloques y utilizando patrones no uniformes de sincronización. Una consideración en el diseño de los códigos LDPC es la presencia de ciclos cortos en la gráfica de Tanner del decodificador . Véase la Figura 5. Los códigos señalados en el artículo de Johnson y Weller, utilizan por ejemplo, las construcciones combinatorias que garantizan la ausencia de 4 ciclos. De acuerdo con la invención, es posible utilizar sólo el recorte de bloque para generar un código de las mismas dimensiones que todavía sea libre de 4 ciclos. Por ejemplo, el código (505, 404) considerado en su artículo puede ser recortado para crear el código (404, 303) mediante el recorte de los últimos 4 bloques, de modo que su longitud total sea de 303, más que sólo la supresión del último bloque. Por el contrario, la superposición y la permuta en forma aleatoria de las columnas a partir de los bloques constituyentes hacen más fácil la creación de códigos de 4 ciclos. En general, los códigos que contienen 4 ciclos son más difíciles de evitar con bloques más cortos y velocidades más altas. Mientras que es generalmente aceptado que los códigos de 4 ciclos tengan que ser evitados debido a que degradan la realización o ejecución de la decodificación, los resultados recientes han mostrado que algunos códigos que existen son buenos, a pesar de contener 4 ciclos, debido a que tienen buenas propiedades de distancia mínima. Véase S. Lin, L. Chen, J. Xu e I. Djurdjevic, "Near Shannon limit Block-cyclic Low-Density Parity-Check Codes", Proceedings of the IEEE Global Telecommunications Conference (GLOBECOM) , vol . 4, pp. 2030-2035, 1-5 de Diciembre del 2003; y H. Tang, J. Xu, S. Lin y K. A. S. Abdel-Ghaffar, "Codes on Finite Geometries", IEEE Transactions on Information Theory, vol. 51, pp. 572-596-Febrero del 2005. Por consiguiente, mientras que la superposición de los bloques de comprobación de paridad puede crear problemas debido a ciclos cortos, los diseños que contienen ciclos cortos no serán descartados en su totalidad. Con respecto al sistema de comunicaciones de dos vías para redes de distribución de energía eléctrica, será apreciado que existen limitaciones de capacidad y tamaño de datos inherentes a los transpondedores instalados en el medidor. El uso de los códigos LDPC de la presente invención permite una mejora en la conflabilidad de la comunicación mientras que mantiene los costos de implementación dentro de las restricciones de diseño impuestas por el transpondedor. En vista de lo anterior, se observará que los distintos objetivos y ventajas de la presente invención han sido conseguidos y otros resultados ventajosos han sido obtenidos . Se hace constar que con relación a esta fecha el mejor método conocido por la solicitante para llevar a la práctica la citada invención, es el que resulta claro de la presente descripción de la invención.

Claims (23)

1. REIVINDICACIONES Habiéndose descrito la invención como antecede, se reclama como propiedad lo contenido en las siguientes reivindicaciones : 1. Un método de generación de un código irregular LDPC que tiene una estructura pseudo-aleatoria y una codificación de baja complejidad, caracterizado porque comprende: generar un conjunto de matrices circulantes dispersas que contienen unos y ceros; permutar el orden de las columnas de cualquiera de las matrices circulantes; concatenar las matrices circulantes para crear una matriz única de comprobación de paridad; y superponer las columnas de algunas de las matrices circulantes a fin de producir columnas que tengan una ponderación y una estructura diferente de columna que cualquiera de los bloques de componente tienen cuando se consideran de manera individual.
2. 2. El método de conformidad con la reivindicación 1, caracterizado porque el orden de columna de cualquiera de los bloques es permutado de manera arbitraria.
3. 3. El método de conformidad con la reivindicación 2, caracterizado porque los bloques de componente tienen una ponderación desigual de columna a fin de permitir que el código LDPC resultante tenga una ponderación irregular de columna junto con el grado aleatorio total en la estructura de código.
4. 4. El método de conformidad con la reivindicación 1, caracterizado porque las columnas al menos de una matriz de componente son nuevamente colocadas en un orden no secuencial .
5. 5. El método de conformidad con la reivindicación 4, caracterizado porque al menos una matriz de componente tiene por lo menos una columna que coincide al menos con una columna de la segunda matriz de componente, con lo cual se crea una columna de matriz de comprobación de paridad LDPC que tiene una ponderación diferente de columna a partir de cualquiera de las dos matrices de componente.
6. 6. El método de conformidad con la reivindicación 5, caracterizado porque la superposición entre bloques del código es irregular.
7. 7. El método de conformidad con la reivindicación 6, caracterizado porque al menos una matriz de componente es recortada en ancho de modo que tenga una menor cantidad de columnas que hileras.
8. 8. El método de conformidad con la reivindicación 7, caracterizado además porque comprende el incremento en el número de matrices de componente.
9. 9. El método de conformidad con la reivindicación 3, caracterizado porque la matriz de comprobación de paridad es formada por la concatenación al menos de un bloque cíclico adicional .
10. 10. El método de conformidad con la reivindicación 1, caracterizado porque cada matriz de componente es una matriz circulante.
11. 11. El método de conformidad con la reivindicación 10, caracterizado porque al menos una matriz de componente es una matriz circulante que puede ser invertida.
12. 12. Un código irregular LDPC que tiene una estructura pseudo-aleatoria y una codificación de baja complejidad, caracterizado porque comprende: bits de datos que forman una pluralidad de bloques del código, los bloques de datos se superponen de modo que cualquiera de los bits de datos puede ser parte de más de un bloque de datos, y los bits de datos son permutados dentro de cada bloque a fin de reordenar la secuencia de los bits durante la codificación; y los bits de comprobación de paridad son creados mediante la codificación de cada bloque de bits de datos utilizando un código cíclico de bloque y posteriormente, sumando las salidas de cada código de componente de bloque a fin de producir un nuevo código cuya estructura sea definida en parte por las interacciones entre los códigos de componente .
13. 13. El código LDPC de conformidad con la reivindicación 12, caracterizado porque el código tiene una matriz de comprobación de paridad y una matriz de codificación, cada una de las cuales tiene una estructura pseudo-aleatoria a fin de permitir que el código LDPC tenga capacidades de ejecución de códigos generados en forma aleatoria .
14. 14. El código LDPC de conformidad con la reivindicación 13, caracterizado porque la matriz de comprobación de paridad es formada agregando al menos un bloque cíclico adicional al código.
15. 15. El código LDPC de conformidad con la reivindicación 12, caracterizado porque el orden de los bits de datos dentro de cada bloque es permutado de manera arbitraria .
16. 16. El código LDPC de conformidad con la reivindicación 12, caracterizado porque cada código de componente del bloque es descrito por una matriz, las columnas al menos de una matriz son situadas en un orden no secuencial, y las ponderaciones de columna de las diferentes matrices difieren entre sí.
17. 17. El código LDPC de conformidad con la reivindicación 16, caracterizado porque una de las matrices tiene al menos una columna sin ceros que coincide al menos con una columna sin ceros de una segunda matriz, con lo cual, se crea una columna que tiene una ponderación diferente de columna .
18. 18. El código LDPC de conformidad con la reivindicación 17, caracterizado porque la superposición entre los bloques del código es irregular.
19. 19. El código LDPC de conformidad con la reivindicación 18, caracterizado porque al menos un código de componente del bloque también es recortado, de manera que el número de bits de entrada sea más bajo que el número de bits de salida.
20. 20. El código LDPC de conformidad con la reivindicación 19, caracterizado además porque comprende el incremento del número de códigos de componente del bloque.
21. 21. El código LDPC de conformidad con la reivindicación 12, caracterizado porque cada código de componente de bloque puede ser descrito por una matriz circulante .
22. 22. El código LDPC de conformidad con la reivindicación 21, caracterizado porque al menos una de las matrices circulantes puede ser invertida.
23. 23. El código LDPC de conformidad con la reivindicación 12, caracterizado porque es utilizado en la generación de mensajes enviados y recibidos a través de lineas de energía eléctrica en un sistema de distribución de energía eléctrica para adquirir la información acerca de las operaciones del sistema de distribución de energía eléctrica.