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WO2009116664A1 - Ｓｏｉウェーハの製造方法 - Google Patents

Ｓｏｉウェーハの製造方法 Download PDF

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WO2009116664A1
WO2009116664A1 PCT/JP2009/055663 JP2009055663W WO2009116664A1 WO 2009116664 A1 WO2009116664 A1 WO 2009116664A1 JP 2009055663 W JP2009055663 W JP 2009055663W WO 2009116664 A1 WO2009116664 A1 WO 2009116664A1
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WO
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soi wafer
wafer
hydrogen peroxide
peroxide solution
silicon
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PCT/JP2009/055663
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秋山昌次
久保田芳宏
伊藤厚雄
田中好一
川合信
飛坂優二
田村博
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Shin Etsu Chemical Co Ltd
Original Assignee
Shin Etsu Chemical Co Ltd
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Priority to CN2009801101933A priority patent/CN101978467A/zh
Priority to JP2010503945A priority patent/JP5572085B2/ja
Priority to EP09722529.6A priority patent/EP2256787B1/en
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10P50/644—
    • H10W10/181—

Definitions

  • the present invention relates to a method for manufacturing an SOI wafer, and more particularly, to a method for manufacturing an SOI wafer in which a surface treatment method for a silicon thin film thinned and transferred by an ion implantation method is improved.
  • Silicon on insulator (SOI) substrates have been widely used to reduce parasitic capacitance and increase device speed and power saving.
  • SOI Silicon on insulator
  • thin-film SOI wafers are pre-implanted with hydrogen ions into a donor wafer, then bonded to the handle wafer, and transferred to the handle side from the donor side along the hydrogen ion implantation interface.
  • an ion implantation defect layer (amorphous layer) of about 0.1 ⁇ m remains in the transferred silicon thin film, and surface roughness of several nm or more is introduced on the thin film surface by RMS.
  • the SOITEC method is a method in which both the donor and handle wafers are bonded together at room temperature, and then heated up to about 500 ° C. to form vacancies called microcavities at the hydrogen injection interface and thermally peeled. This is a method of transferring.
  • the SiGen method is a surface plasma activation treatment as a pretreatment for bonding both the donor and handle wafers, bonding at room temperature, achieving high bonding strength at this point, and at low temperature (300 ° C. if necessary) This is a method of transferring the thin film by applying mechanical impact to the hydrogen ion implantation interface after performing the heat treatment before and after). Since this SiGen method can be a lower temperature process than the SOITEC method, it is a manufacturing method suitable for manufacturing bonding of wafers having different coefficients of thermal expansion (for example, Silicon on Quartz: SOQ).
  • an ion implantation defect layer introduced by ion implantation exists on the surface portion of the peeled surface.
  • Several methods for removing the defective layer and smoothing the surface have been proposed.
  • this method has a problem that it is difficult to achieve in-plane uniformity of the thickness of the remaining film due to polishing variations.
  • the surface immediately after transferring a silicon thin film of an SOI wafer produced by a hydrogen ion implantation method is roughened by about 8 nm in RMS by AFM observation in the range of 1 ⁇ 1 ⁇ m.
  • Peak to Valley (PV) have been reported to have irregularities of about 64.5 nm (for example, see “Science of SOI”, Chapter 2, Realize).
  • V Peak to Valley
  • the present invention has been made in view of the above problems, and efficiently removes an ion implantation defect layer existing in an ion implantation layer in the vicinity of a separation surface separated by an ion implantation separation method, thereby achieving in-plane uniformity of a substrate. It is an object of the present invention to provide a method for manufacturing an SOI wafer that can secure a low cost and can achieve low cost and high throughput.
  • the present invention provides a method for manufacturing an SOI wafer, in which at least hydrogen ions and / or rare gas ions are implanted to form an ion implantation layer or silicon with an oxide film.
  • the amorphousness existing on the silicon thin film surface of the exfoliated SOI wafer is highly ionized.
  • a highly damaged layer with many implantation defects is etched with ammonia hydrogen peroxide solution whose etching rate is slower than that of an alkaline solution such as KOH.
  • the etching amount can be easily controlled, and the in-plane etching can be performed uniformly, so that the in-plane film thickness uniformity after etching can be secured and the ion-implanted damage layer is removed. it can.
  • the annealing temperature and annealing time during the heat treatment can be shortened and lowered.
  • touch polishing by CMP polishing by removing the ion implantation damage layer while ensuring in-plane film thickness uniformity, the in-plane film thickness variation can be reduced as compared with the conventional case. A suppressed SOI wafer can be obtained.
  • an anneal heat treatment is performed on the SOI wafer after peeling, and then touch polishing by CMP polishing can be performed.
  • the step of immersing in ammonia hydrogen peroxide solution can be a batch process, it is possible to process a large amount of peeled SOI wafers at once, and the SOI wafer that achieves low cost and high throughput. It can be set as the manufacturing method of this.
  • the etching amount is easily controlled by immersing the peeled SOI wafer in ammonia hydrogen peroxide aqueous solution having a slower etching rate than the alkaline solution.
  • the in-plane etching can be performed uniformly, the in-plane film thickness uniformity after etching can be ensured. Accordingly, it is possible to obtain an SOI wafer in which the variation in the in-plane film thickness is suppressed as compared with the conventional case.
  • the present inventors pay attention to the fact that the ion implantation damage layer on the surface of the silicon thin film of the SOI wafer after peeling has a high amorphous degree, and intensively study an etching solution that can preferentially etch amorphous silicon. It was.
  • the present inventors are generally known to deteriorate the roughness of the mirror silicon surface (references: J. Ryuta, E. Morita, T. Tanaka and Y. Shimamanki, Jpn. J. Appl. Phys. 29 (1991), M. Miyashita, M. Itano, T. Imaoka, I. Kawabeandand T. Ohmi, 1991 Symp. VLSI Technol. (Oiso 1991) p.
  • the inventors have discovered that the highly damaged layer is preferentially etched so as to reduce the surface roughness of the rough surface immediately after the transfer of the thin film by the implantation method, thereby completing the present invention.
  • FIG. 1 is a process diagram showing an example of a process of a method for manufacturing an SOI wafer according to the present invention.
  • FIG. 1A a bonded substrate on which a silicon wafer 11 on which an ion-implanted layer 14 is formed by implanting hydrogen ions, rare gas ions, or both, and a handle wafer 12 are bonded together. 15 is prepared.
  • an oxide film 13 can be provided between the silicon wafer 11 and the handle wafer 12 on the prepared bonded substrate 15.
  • FIG. 1 shows the case where the oxide film 13 is provided.
  • the oxide film 13 is not essential, and the bonded substrate to be prepared is obtained by directly bonding the silicon wafer and the handle wafer. You can also.
  • the handle wafer when preparing the bonded substrate, can be made of any material of silicon, sapphire, alumina, quartz, SiC, aluminum nitride, and glass.
  • the peeled SOI wafer is etched by immersing it in ammonia hydrogen peroxide solution, and therefore, in-plane film thickness uniformity after etching is ensured.
  • the annealing heat treatment can be performed with the surface roughness reduced. Therefore, it is possible to lower the temperature and the time for the subsequent heat treatment process as compared with the conventional process, so that the substrate is not limited to silicon but can be made of a different substance such as quartz or glass or a material having a low melting point. It becomes possible.
  • the annealing heat treatment can be performed at a lower temperature and in a shorter time than in the prior art, even the above-described insulating material having a low melting point can be used for a handle wafer. Further, since the insulating material as described above can be used for the handle wafer, it is possible to suppress a leakage current from flowing through the SOI substrate as compared with the case where a silicon wafer is used as the handle wafer. This makes it possible to reduce the power consumption of the device.
  • the peeled SOI wafer is etched by immersing it in ammonia hydrogen peroxide water, and heat treatment such as annealing is performed by setting the etching amount to 50 nm or more.
  • the SOI wafer after peeling excellent in in-plane film thickness uniformity can be obtained. Therefore, it is possible to obtain an SOI wafer with excellent in-plane uniformity without performing a heat treatment, so that the substrate is not limited to silicon, and it is possible to use a dissimilar substance such as quartz or glass or a material having a low melting point. It becomes.
  • the insulating material as described above can be used for the handle wafer, it is possible to suppress the leakage current from flowing into the SOI substrate. Therefore, high accuracy and low power consumption of a device manufactured later can be achieved. It becomes possible.
  • a peeled SOI wafer with excellent in-plane film thickness uniformity can be obtained without performing a heat treatment such as annealing, an insulating material but a low melting point material can be used for the handle wafer, for example. Therefore, by using properly depending on the purpose, it is possible to obtain characteristics such as that leakage current can be prevented from flowing in the SOI substrate compared to the case where a silicon wafer is used as the handle wafer. High accuracy and low power consumption can be achieved.
  • the annealed SOI wafer is annealed and then touched by CMP polishing. Polishing can be performed.
  • the step of immersing in the ammonia hydrogen peroxide solution preferably includes at least etching of the peeled SOI wafer by 20 nm or more.
  • the highly damaged layer can be etched more reliably by setting the etching amount with the ammonia hydrogen peroxide solution to 20 nm or more.
  • the step of immersing in ammonia hydrogen peroxide solution preferably includes at least etching of the peeled SOI wafer by 50 nm or more.
  • Ammonia hydrogen peroxide solution has a slower etching rate than an alkaline solution such as KOH, so that it is easy to control the etching amount and to maintain film thickness uniformity.
  • the ammonia hydrogen peroxide solution into which the SOI wafer after peeling is immersed has a composition ratio of 0.05 to 2 ammonia water (29 wt%) and 0.01 to 2 hydrogen peroxide water (30 wt%) in volume ratio.
  • One containing 0.5 and at least 10 water can be used.
  • etching occurs due to a competitive reaction between NH 4 OH and H 2 O 2 , so that the in-plane etching can be performed more uniformly. Therefore, an SOI wafer with better film thickness uniformity can be obtained.
  • the etching rate of the silicon thin film can be adjusted by changing the composition of NH 4 OH and H 2 O 2 .
  • H 2 O is set to 10
  • NH 4 OH is 0.05 or more (29 wt%)
  • H 2 O 2 is added. It is desirable to set it to 0.5 or less (30 wt%).
  • the lower limit of NH 4 OH and the upper limit of H 2 O 2 do not limit the above-mentioned range.
  • the heat treatment step can be preferably performed in an atmosphere of any of argon, nitrogen, and helium, or a mixed gas atmosphere thereof. As described above, by performing the heat treatment in an inert gas atmosphere, it is possible to obtain a high-quality SOI wafer having little change in resistivity before and after the heat treatment and having almost no grown-in defects in the vicinity of the surface layer.
  • the heat treatment step can be preferably performed in an oxygen atmosphere or a mixed atmosphere of at least one of argon, nitrogen, and helium gas and oxygen.
  • an atmosphere containing oxygen excess oxygen in the surface silicon can be diffused outward, thereby increasing the dielectric strength of the insulating oxide film layer of the SOI wafer. Therefore, a high quality SOI wafer can be obtained.
  • the heat treatment step can be preferably performed in a hydrogen atmosphere or a mixed atmosphere of at least one of argon, nitrogen, and helium and hydrogen.
  • a hydrogen atmosphere or a mixed atmosphere of at least one of argon, nitrogen, and helium and hydrogen can be performed in an atmosphere containing hydrogen with a high migration effect of silicon atoms.
  • the heat treatment is performed after etching is performed by immersing the peeled SOI wafer in ammonia hydrogen peroxide solution.
  • ammonia hydrogen peroxide solution preferentially etches the high amorphous portion. Specifically, the protruding portion having a large surface roughness is etched earlier.
  • a simple alkaline solution typified by KOH or the like usually has an extremely high etching rate (> 100 nm / min), and it is very difficult to control the etching rate by reducing the concentration or the temperature. It is difficult to make the in-plane etching rate uniform.
  • the etching with aqueous ammonia hydrogen peroxide solution is caused by a competitive reaction between ammonia and hydrogen peroxide, so it is possible to etch the surface uniformly, and the etching rate is also moderately slower than that of pure alkaline solution. The amount of etching can be easily controlled.
  • the etching amount can be easily controlled, and the in-plane can be uniformly etched, so that the in-plane film thickness uniformity after etching can be ensured. Then, since the annealing heat treatment is performed on the peeled SOI wafer with the surface roughness reduced, the annealing temperature and annealing time during the heat treatment can be shortened and lowered. Further, it is possible to provide a method for manufacturing an SOI wafer in which metal contamination and wafer warpage are reduced and cost reduction is achieved. That is, the heat treatment for recovering the damaged layer conventionally requires about 1150 ° C. or higher, but in the present invention, the recovery can be performed at 900 ° C. or higher.
  • CMP polishing is performed on the silicon thin film of the SOI wafer 17 after being immersed in ammonia hydrogen peroxide solution, thereby An SOI wafer 10 is obtained.
  • the polishing amount is 10 to 50 nm. That is, since the amount of polishing can be made small, the surface roughness can be cleaned and the flatness can be improved without significantly reducing the in-plane uniformity of the film thickness.
  • the ion-implanted damage layer is etched by immersing the peeled SOI wafer in ammonia hydrogen peroxide solution.
  • ammonia hydrogen peroxide solution The reason for using this aqueous ammonia hydrogen peroxide solution is as described above.
  • the step of immersing in ammonia hydrogen peroxide solution can be a batch process, it is possible to process a large amount of peeled SOI wafers at once, and achieve a low cost and high throughput SOI wafer. It can be set as the manufacturing method of this.
  • the SOI wafer 10 is obtained by performing an annealing heat treatment on the peeled SOI wafer 17 and then performing a touch polish by CMP polishing.
  • heat treatment was performed by changing the temperature in the temperature range of 900 ° C. to 1200 ° C. (Example 1 / Comparative Example 1) on the SOI wafers after separation of the examples and comparative examples (processing time was 1 hour). Fixed).
  • the atmosphere gas was a mixed gas of 10% hydrogen and 90% argon. Further, in the above-mentioned atmosphere, the treatment temperature was fixed at 950 ° C., and the heat treatment time was changed (Example 2 and Comparative Example 2). Then, the following evaluation was performed.
  • FIG. 2A shows the result of AFM observation of the SOI wafer before the heat treatment process of the example in the range of 10 ⁇ 10 ⁇ m
  • FIG. 2B shows the observation image of the SOI wafer before the heat treatment process of the comparative example.
  • FIG. 2 is a view showing a surface observation image by AFM of the SOI wafer after peeling before the heat treatment process in the example and the comparative example.
  • the surface roughness of the silicon thin film surface of the SOI wafer after peeling in the comparative example was 8.4 nm in RMS and 74.1 nm in PV value. When this AFM image was observed, countless protrusions were observed.
  • the surface roughness of the SOI wafer after peeling of the example is 3.3 nm for RMS and 34.5 nm for PV, and the surface roughness is greatly increased by etching with ammonia hydrogen peroxide compared to the comparative example. Was found to be reduced.
  • FIG. 3 shows the change in the thickness of the silicon thin film on the SOI wafer before and after etching (average of 361 points in the 200 mm wafer surface).
  • FIG. 3 is a diagram comparing the change in the thickness of the silicon thin film of the SOI wafer after peeling before the heat treatment step in the example and the comparative example. It was found that the film thickness of the silicon thin film of the SOI wafer after peeling before the heat treatment process in the examples and comparative examples had little variation between samples.
  • FIG. 4 shows the change in the in-plane film thickness variation before and after etching (average of 361 points in the surface of the 200 mm wafer).
  • FIG. 4 is a diagram comparing the in-plane film thickness variation of the silicon thin film of the SOI wafer after peeling before the heat treatment process in the example and the comparative example.
  • the surface variation of the SOI wafer after peeling in the example was increased by about 1 nm as compared with the wafer of the comparative example in which etching was not performed, but this is a sufficiently small value compared with the etching amount (50 nm). In other words, it can be said that the in-plane film thickness uniformity is sufficiently maintained.
  • the uniformity of the in-plane film thickness of the SOI layer was not so deteriorated by the etching method of the example.
  • FIG. 5 shows the relationship between the surface roughness of the SOI wafer after heat treatment with the treatment temperature changed and the treatment temperature.
  • FIG. 5 is a diagram showing the relationship between the surface roughness of the SOI wafer after the heat treatment of the SOI wafer and the heat treatment temperature in Examples and Comparative Examples. It was found that the heat treatment effect was remarkable from 1150 ° C. in the SOI wafer of the comparative example, whereas the effect was obtained from 900 ° C. in the SOI wafer of the example. This requires a higher temperature to remove the large protrusion-like irregularities, and the SOI wafer of the example can measure the temperature of the heat treatment by removing this large protrusion by etching with ammonia hydrogen peroxide solution. Show.
  • FIG. 6 is a graph showing the relationship between the surface roughness of the SOI wafer after the heat treatment of the SOI wafer and the heat treatment time in Examples and Comparative Examples.
  • the surface roughness decreases with time, but in the wafer of Example 2 subjected to the etching process, the roughness converges to about 0.2 nm by RMS in about 4 hours. I understood that.
  • the wafer of Comparative Example 2 without the etching treatment it was found that the roughness was reduced with time, but the degree was much slower than that of Example 2.
  • Examples 3 to 7, Comparative Examples 3 to 6) First, a peeled SOI wafer (film thickness of about 310 nm) prepared by transferring a thin film by a hydrogen ion implantation method was prepared. Then, the prepared SOI wafer after peeling was immersed in ammonia hydrogen peroxide solution, and 30 nm (Comparative Example 3), 40 nm (Comparative Example 4), 50 nm (Example 3), 70 nm (Example 4), and 85 nm (implementation). Examples 5-7 and Comparative Examples 5 and 6) were etched.
  • the etching rate of the silicon thin film was about 3 nm / min.
  • CMP polishing was performed to produce an SOI wafer.
  • the polishing amount of the silicon thin film in this CMP polishing step is 10 nm (Example 5), 25 nm (Example 6), 50 nm (Example 7), 60 nm (Comparative Example 5), and 70 nm (Comparative Example 6). did. Note that this CMP polishing step was not performed on the SOI wafers after peeling of Comparative Examples 3 and 4.
  • the scanning range of the film thickness measuring device was 10 ⁇ 10 ⁇ m, and an average value of 361 points in the wafer surface was taken.
  • the in-plane film thickness variation is defined as “maximum film thickness ⁇ minimum film thickness”.
  • the wafer surface was observed with a film thickness measuring instrument before and after the CMP polishing step, and the film thickness of the silicon thin film and the in-plane film thickness variation were evaluated. 361 points in the wafer surface were measured, and the difference between the largest value and the smallest value was regarded as variation.
  • Table 1 shows the etching amount when the in-plane film thickness variation of the silicon thin film before and after the step of immersing in the ammonia hydrogen peroxide solution in the SOI wafers after peeling of Examples 3 to 5 and Comparative Examples 3 and 4 was evaluated. The relationship of the in-plane film thickness variation with respect to is shown.
  • Table 2 shows the relationship between the amount of variation and the amount of polishing when the in-plane film thickness variation of the silicon thin film before and after the CMP polishing step of the SOI wafers of Examples 5 to 7 and Comparative Examples 5 and 6 was evaluated.
  • FIG. 7 shows a comparison of the amount of change in the film thickness of the silicon thin film on the SOI wafer after peeling before and after the immersion step in ammonia hydrogen peroxide solution in Example 6.
  • FIG. 8 shows a comparison of variations in the in-plane film thickness variation of the silicon thin film of the SOI wafer after peeling before and after the dipping process and before and after the CMP polishing process in Example 6.
  • the in-plane film thickness variation of the silicon thin film of the SOI wafer after peeling before and after being immersed in the ammonia hydrogen peroxide solution was 4.0 nm to 5.1 nm in Example 3, and Example 4 In Example 5, the thickness was 4.1 nm to 5.3 nm, in Comparative Example 3, 4.0 nm to 5.8 nm, and in Comparative Example 4, 4.1 nm to 6.0 nm.
  • the in-plane variation of the silicon thin film of the SOI wafer after peeling can be suppressed by setting the etching amount with ammonia hydrogen peroxide water to 50 nm or more.
  • the in-plane film thickness variation of the silicon thin film of the SOI wafer after peeling before and after the CMP polishing step is from 5.3 nm to 5.5 nm in Example 5, and from 5.2 nm in Example 6, respectively. 6.5 nm, 5.1 nm to 7.2 nm in Example 7, 5.3 to 10.2 nm in Comparative Example 5, and 5.1 to 11.6 nm in Comparative Example 6.
  • polishing the silicon thin film of the peeled SOI wafer etched by 50 nm or more with ammonia hydrogen peroxide solution by CMP polishing to 50 nm or less an SOI wafer excellent in film thickness uniformity with variation of 10 nm or less is manufactured. I found that I can do it. In CMP polishing, the polishing amount could not be 10 nm or less.
  • Example 6 when the film thickness of the silicon thin film before and after etching with aqueous ammonia hydrogen peroxide was evaluated, it was found that there was little variation between the SOI wafers after peeling as shown in FIG. From this, it was found that etching with ammonia hydrogen peroxide solution can be made stable.
  • FIG. 8 shows changes in film thickness variation of the silicon thin film before and after the dipping process and before and after the polishing process.
  • the in-plane film thickness variation of the silicon thin film increased only by about 2 nm. This is sufficiently small compared with the etching amount and is a practical value.
  • the variation in the in-plane film thickness of the silicon thin film after CMP polishing is also shown in FIG. It was found that the film thickness variation after CMP polishing was within about 7 nm at the maximum. This value is also sufficiently small with respect to the polishing amount, and it has been found that an SOI wafer excellent in in-plane film thickness uniformity can be obtained.
  • the peeled SOI wafer peeled by the ion implantation peeling method is immersed in ammonia hydrogen peroxide solution and etched by 50 nm or more, and then polished by 10 to 50 nm by CMP polishing.
  • an SOI wafer in which variation in in-plane film thickness is suppressed can be obtained as compared with an SOI wafer thinned by a conventional method.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.

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Abstract

　イオン注入剥離法によって剥離した剥離面近傍のイオン注入層に存在するイオン注入欠陥層を効率的に除去し、基板の面内均一性を確保することができ、かつ低コスト化・高スループットを達成できるＳＯＩウェーハの製造方法を提供する。 　少なくとも、水素イオン又は希ガスイオンあるいはこれらの両方を注入してイオン注入層が形成されたシリコンウェーハまたは酸化膜付きシリコンウェーハとハンドルウェーハとが貼り合わされた貼り合わせ基板を準備する工程と、前記イオン注入層に沿って剥離を行うことで、前記シリコンウェーハを前記ハンドルウェーハに転写して、剥離後のＳＯＩウェーハを作製する工程と、前記剥離後のＳＯＩウェーハをアンモニア過酸化水素水に浸漬する工程と、前記アンモニア過酸化水素水に浸漬した前記剥離後のＳＯＩウェーハに、温度が９００°C以上の熱処理を行う工程及び／又は前記アンモニア過酸化水素水に浸漬した剥離後のＳＯＩウェーハのシリコン薄膜層をＣＭＰ研磨を行うことによって、１０～５０ｎｍ研磨する工程とを含むＳＯＩウェーハの製造方法。

Description

ＳＯＩウェーハの製造方法
　本発明は、ＳＯＩウェーハの製造方法に関するもので、特に、イオン注入法によって薄膜化・転写したシリコン薄膜の表面処理方法を改善したＳＯＩウェーハの製造方法に関する。
　寄生容量を低減し、デバイスの高速化・省電力化を図るためにＳｉｌｉｃｏｎ　ｏｎ　ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板が広く用いられるようになってきている。
　近年は、完全空乏層型ＳＯＩデバイスを作り込むためにＳＯＩ層（シリコン層）が１００ｎｍ以下の薄膜ＳＯＩウェーハの需要が高まっている。これはＳＯＩ層を薄膜化することで、デバイスの高速化が期待できるためである。
　ＳＯＩ層の薄膜化に伴い、要求される面内膜厚均一性も厳しいものになりつつある。
　一般に薄膜ＳＯＩウェーハは、ドナーウェーハに予め水素イオンを注入し、然る後にハンドルウェーハとの貼り合わせを行い、水素イオン注入界面に沿って薄膜をドナー側からハンドル側へ転写するＳＯＩＴＥＣ法やＳｉＧｅｎ法によって製造されるが、この時、転写されたシリコン薄膜には約０．１μｍ程度のイオン注入欠陥層（アモルファス層）が残存し、また薄膜表面においてはＲＭＳで数ｎｍ以上の面荒れが導入される（例えばＢ．　Ａｓｐｅｒ　"Ｂａｓｉｃ　Ｍｅｃｈａｎｉｓｍｓ　ｉｎｖｏｌｖｅｄ　ｉｎ　ｔｈｅ　Ｓｍａｒｔ－Ｃｕｔ（Ｒ）　ｐｒｏｃｅｓｓ，"  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ　Ｅｎｇｉｎｅｅｒｉｎｇ，　３６，　ｐ２３３（１９９７）参照）。
　ここで、ＳＯＩＴＥＣ法とは、ドナー・ハンドル両ウェーハを室温で貼り合わせ、その後５００℃近傍まで昇温し、水素注入界面でマイクロキャビティと呼ばれる空孔を形成させて熱的に剥離を行い、薄膜を転写する方法である。
　一方、ＳｉＧｅｎ法とは、ドナー・ハンドル両ウェーハを貼り合わせる前処理として、表面プラズマ活性化処理を行い、室温で貼り合わせ、この時点で高い結合強度を達成し、必要に応じて低温（３００℃前後）の熱処理を加えた後に、水素イオン注入界面に機械的衝撃を加え剥離を行い、薄膜を転写する方法である。このＳｉＧｅｎ法はＳＯＩＴＥＣ法よりも低温プロセスとすることができるため、熱膨張率が異なるウェーハ同士の貼り合わせ（例えばＳｉｌｉｃｏｎ　ｏｎ　ｑｕａｒｔｚ：ＳＯＱ）を製造するのに適した製造方法である。
　ここで、前述のようにＳＯＩＴＥＣ法やＳｉＧｅｎ法では、剥離面の表面部にはイオン注入によって導入されたイオン注入欠陥層が存在する。この欠陥層を取り除き、表面を平滑化する方法はいくつか提案されている。
　一つは、イオン注入欠陥層の厚さと同程度の厚さである０．１μｍ程度を研磨し、イオン注入欠陥層を除去するという方法がある。しかし、この方法では研磨バラツキにより、残膜の厚さの面内均一性をとるのが難しいという問題点がある。
　他の方法としては、高温熱処理によりダメージ層の結晶性を回復し、その後に表面の凹凸を取り除くためにタッチポリッシュと呼ばれる数十ｎｍの研磨を行う方法も考案されている。このとき雰囲気ガスに水素等を用いることでタッチポリッシュ工程を経ずして表面の平滑化が行えるとの報告もある（例えばＮｏｂｕｈｉｋｏ　Ｓａｔｏ　ａｎｄ　Ｔａｋａｏ　Ｙｏｎｅｈａｒａ　"Ｈｙｄｒｏｇｅｎ　ａｎｎｅａｌｅｄ　ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ，"Ａｐｐｌ　Ｐｈｙｓ　Ｌｅｔｔ　Ｖｏｌ　６５，　ｐｐ．１９２４（１９９４）参照）。
　しかし、高温水素熱処理工程を加えることになるので、金属汚染や基板の反り、製造コストの上昇、スループットの低下などの問題が新たに発生してしまう。加えて水素ガスはシリコンをエッチングするために、基板間・基板面内の膜厚均一性を取るのが難しいという欠点がある。
　またハンドルウェーハがシリコン以外の低融点物質（石英・ガラスなど）のＳＯＩウェーハでは、高温熱処理を加えることができないので、問題は更に深刻である。
　また、一般に水素イオン注入法（ＳＯＩＴＥＣ法もしくはＳｉＧｅｎ法等）で作製されたＳＯＩウェーハのシリコン薄膜を転写した直後の表面には、１×１μｍの範囲のＡＦＭ観察によって、ＲＭＳで８ｎｍ程度の面荒れとＰｅａｋ　ｔｏ　Ｖａｌｌｅｙ（Ｐ－Ｖ）で６４．５ｎｍ程度の凹凸が存在することが報告されている（例えば「ＳＯＩの科学」第二章、Ｒｅａｌｉｚｅ社参照）。このように１×１μｍという狭い範囲ですら６４．５ｎｍの凹凸が存在することを考えると、ウェーハ全面では更に大きな凹凸（１００ｎｍ以上）が存在すると考えられる。そのため、表面の面内粗さを低減させる必要がある。
　本発明は、上記問題に鑑みてなされたものであって、イオン注入剥離法によって剥離した剥離面近傍のイオン注入層に存在するイオン注入欠陥層を効率的に除去し、基板の面内均一性を確保することができ、かつ低コスト化・高スループットを達成できるＳＯＩウェーハの製造方法を提供することを目的とする。
　上記課題を解決するため、本発明では、ＳＯＩウェーハの製造方法であって、少なくとも、水素イオン又は希ガスイオンあるいはこれらの両方を注入してイオン注入層が形成されたシリコンウェーハまたは酸化膜付きシリコンウェーハとハンドルウェーハとが貼り合わされた貼り合わせ基板を準備する工程と、前記イオン注入層に沿って剥離を行うことで、前記シリコンウェーハを前記ハンドルウェーハに転写して、剥離後のＳＯＩウェーハを作製する工程と、前記剥離後のＳＯＩウェーハをアンモニア過酸化水素水に浸漬する工程と、前記アンモニア過酸化水素水に浸漬した前記剥離後のＳＯＩウェーハに、温度が９００℃以上の熱処理を行う工程及び／又は前記アンモニア過酸化水素水に浸漬した剥離後のＳＯＩウェーハのシリコン薄膜層をＣＭＰ研磨を行うことによって、１０～５０ｎｍ研磨する工程とを含むＳＯＩウェーハの製造方法を提供する。
　このように、イオン注入剥離法によって剥離した、シリコン薄膜を有する剥離後のＳＯＩウェーハをアンモニア過酸化水素水に浸漬させることによって、剥離後のＳＯＩウェーハのシリコン薄膜表面に存在するアモルファス度が高くイオン注入欠陥が多く存在する高ダメージ層を、ＫＯＨ等のアルカリ溶液に比べエッチング速度が遅いアンモニア過酸化水素水によってエッチングする。これによって、エッチング量を容易に制御することができ、また面内を均一にエッチングすることができるため、エッチング後の面内膜厚均一性を確保することができ、かつイオン注入ダメージ層を除去できる。そして表面粗さを低減させた状態で剥離後のＳＯＩウェーハに対してアニール熱処理を行う場合（好ましい第１の形態）、熱処理時のアニール温度、アニール時間を短縮・低温化させることができる。これによって、金属汚染やウェーハの反りを低減させ、かつ低コスト化を達成したＳＯＩウェーハの製造方法とすることができる。また、ＣＭＰ研磨によるタッチポリッシュを行う場合（好ましい第２の形態）、面内膜厚均一性を確保しつつイオン注入ダメージ層の除去を行うことによって、従来に比べ、面内膜厚のバラツキを抑制させたＳＯＩウェーハを得ることができる。好ましい第３の形態では、剥離後のＳＯＩウェーハに対してアニール熱処理を行った後ＣＭＰ研磨によるタッチポリッシュを行うことができる。
　また、アンモニア過酸化水素水に浸漬させる工程はバッチプロセスとすることができるため、一度に大量の剥離後のＳＯＩウェーハを処理することが可能であり、低コスト化・高スループットを達成したＳＯＩウェーハの製造方法とすることができる。
　以上説明したように、本発明のＳＯＩウェーハの製造方法によれば、アルカリ溶液に比べエッチング速度の遅いアンモニア過酸化水素水に剥離後のＳＯＩウェーハを浸漬させることによって、エッチング量を容易に制御することができ、また面内を均一にエッチングすることができるため、エッチング後の面内膜厚均一性を確保することができる。従って、従来に比べ、面内膜厚のバラツキを抑制させたＳＯＩウェーハを得ることができる。
本発明のＳＯＩウェーハの製造法の概要を示したフローチャートである。 実施例と比較例における熱処理工程前の剥離後のＳＯＩウェーハのＡＦＭによる表面観察像を示した図である。 実施例と比較例における熱処理工程前の剥離後のＳＯＩウェーハのシリコン薄膜の膜厚変化を比較した図である。 実施例と比較例における熱処理工程前の剥離後のＳＯＩウェーハのシリコン薄膜の面内の膜厚バラツキを比較した図である。 実施例１と比較例１におけるＳＯＩウェーハの熱処理後のＳＯＩウェーハの表面粗さと熱処理温度との関係を示した図である。 実施例２と比較例２におけるＳＯＩウェーハの熱処理後のＳＯＩウェーハの表面粗さと熱処理時間との関係を示した図である。 実施例６におけるアンモニア過酸化水素水への浸漬工程前後の剥離後のＳＯＩウェーハのシリコン薄膜の膜厚の変化量を比較した図である。 実施例６における浸漬工程前後、ＣＭＰ研磨工程前後の剥離後のＳＯＩウェーハのシリコン薄膜の面内膜厚のバラツキ量の変化量を比較した図である。
発明を実施するための形態
　以下、本発明についてより具体的に説明する。
　前述のように、イオン注入剥離法によって剥離した剥離面近傍のイオン注入層に存在するイオン注入欠陥層を効率的に除去し、かつ基板の面内均一性を確保することができるＳＯＩウェーハの製造方法の開発が待たれていた。
　そこで、本発明者らは、剥離後のＳＯＩウェーハのシリコン薄膜表面のイオン注入ダメージ層のアモルファス度が高いことに着目し、アモルファスシリコンを優先的にエッチングすることのできるエッチング溶液について鋭意検討を重ねた。
　その結果、本発明者らは、一般に鏡面シリコン表面の粗さを劣化させることが知られている（参考文献：Ｊ．Ｒｙｕｔａ，　Ｅ．Ｍｏｒｉｔａ，　Ｔ．Ｔａｎａｋａ　ａｎｄ　Ｙ．Ｓｈｉｍａｎｕｋｉ，　Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．　２９（１９９１）．やＭ．Ｍｉｙａｓｈｉｔａ，　Ｍ．Ｉｔａｎｏ，　Ｔ．Ｉｍａｏｋａ，　Ｉ．Ｋａｗａｎａｂｅａｎｄ　Ｔ．Ｏｈｍｉ，　１９９１　Ｓｙｍｐ．ＶＬＳＩ　Ｔｅｃｈｎｏｌ．（Ｏｉｓｏ　１９９１）ｐ．４５）アンモニア過酸化水素水が、イオン注入法によって薄膜を転写した直後の荒れた表面の表面粗さを低減させるように高ダメージ層を優先的にエッチングすることを発見し、本発明を完成させた。
　以下、本発明のＳＯＩウェーハの製造方法を図１を参照して説明するが、本発明はこれらに限定されるものではない。
　図１は本発明のＳＯＩウェーハの製造方法の工程の一例を示す工程図である。
（工程ａ：貼り合わせ基板の準備）
　まず、図１（ａ）に示すように、水素イオン又は希ガスイオンあるいはこれらの両方を注入してイオン注入層１４が形成されたシリコンウェーハ１１と、ハンドルウェーハ１２が貼り合わせされた貼り合わせ基板１５を準備する。
　ここで、準備する貼り合わせ基板１５には、シリコンウェーハ１１とハンドルウェーハ１２の間に酸化膜１３を設けることができる。図１には酸化膜１３を備えた場合について記載しているが、この酸化膜１３は必須のものではなく、準備する貼り合わせ基板はシリコンウェーハとハンドルウェーハが直接貼り合わせされたものとすることもできる。
　また、貼り合わせ基板を準備する際に、ハンドルウェーハとして、シリコン、サファイア、アルミナ、石英、ＳｉＣ、窒化アルミニウム、ガラスのいずれかの材料からなるものとすることができる。
　本発明の第１の形態では、後述するが、剥離後のＳＯＩウェーハはアンモニア過酸化水素水に浸漬させることでエッチングしており、このため、エッチング後の面内膜厚均一性を確保することができ、表面粗さを低減させた状態でアニール熱処理を行うことができる。よって後の熱処理工程を、従来に比べて低温化・単時間化することが可能であり、これによって、基板はシリコンに限らず、石英やガラス等の異種物質や低融点の材料を用いることが可能となる。アニール熱処理を従来に比べ低温・短時間化することができるので、上述の絶縁性ではあるが低融点の材料であってもハンドルウェーハに用いることができる。また、上述のような絶縁性の材料をハンドルウェーハに用いることができるため、ハンドルウェーハとしてシリコンウェーハを用いた場合に比べ、ＳＯＩ基板にリーク電流が流れることを抑制することができるため、後に作製したデバイスの低消費電力化が可能になる。
　本発明の好ましい第２の形態では、後述するが、剥離後のＳＯＩウェーハはアンモニア過酸化水素水に浸漬させることでエッチングしており、エッチング量を５０ｎｍ以上とすることによって、アニール等の熱処理を行わなくとも面内膜厚均一性の優れた剥離後のＳＯＩウェーハを得ることができる。よって熱処理を行わずとも面内均一性の優れたＳＯＩウェーハを得ることが可能であり、これによって、基板はシリコンに限らず、石英やガラス等の異種物質や低融点の材料を用いることが可能となる。また、上述のような絶縁性の材料をハンドルウェーハに用いることができるため、ＳＯＩ基板にリーク電流が流れることを抑制することができるため、後に作製したデバイスの高精度化および低消費電力化が可能になる。アニール等の熱処理を行わなくとも面内膜厚均一性の優れた剥離後のＳＯＩウェーハを得ることができるので、例えば絶縁性ではあるが低融点の材料をハンドルウェーハに用いることができる。よって、目的に応じて使い分けることによって、ハンドルウェーハとしてシリコンウェーハを用いた場合に比べ、ＳＯＩ基板にリーク電流が流れることを抑制することができる等の特性を得ることができるため、後に作製したデバイスの高精度化や低消費電力化が可能になる。
　本発明の好ましい第３の形態では、アンモニア過酸化水素水によるエッチングが好ましくは５０ｎｍ未満、より好ましくは２０ｎｍ以上５０ｎｍ未満では、剥離後のＳＯＩウェーハに対してアニール熱処理を行った後ＣＭＰ研磨によるタッチポリッシュを行うことができる。
（工程ｂ：剥離）
　次に、図１（ｂ）に示すように、イオン注入層１４に沿って剥離をして、貼り合わせ基板１５中のシリコンウェーハ１１を薄膜化し、シリコン薄膜１６をハンドルウェーハ１２に転写する。これによって剥離後のＳＯＩウェーハ１７を得る。
　本工程で得られた剥離後のＳＯＩウェーハ１７のシリコン薄膜１６は、イオン注入によって、表面側から、イオン注入欠陥を多く有しアモルファス度の高い高ダメージ層１６ａと、イオン注入ダメージが前記高ダメージ層１６ａほどではなくアモルファス度のさほど高くない低ダメージ層１６ｂ、イオン注入によるダメージがなく単結晶である無ダメージ層１６ｃの三層によって構成されることになる。
（工程ｃ：アンモニア過酸化水素水に浸漬）
　次に、図１（ｃ）に示すように、剥離後のＳＯＩウェーハ１７を、アンモニア過酸化水素水に浸漬させることによって、シリコン薄膜１６の高ダメージ層１６ａをエッチングする。
　アンモニア過酸化水素水に浸漬する工程の後に熱処理工程を行う場合において、アンモニア過酸化水素水に浸漬する工程が、好ましくは、剥離後のＳＯＩウェーハを２０ｎｍ以上エッチングすることを少なくとも含む。
　このように、アンモニア過酸化水素水によるエッチング量を２０ｎｍ以上とすることによって、より確実に高ダメージ層をエッチングすることができる。
　アンモニア過酸化水素水に浸漬する工程が、好ましくは、剥離後のＳＯＩウェーハを５０ｎｍ以上エッチングすることを少なくとも含む。
　アンモニア過酸化水素水は、ＫＯＨ等のアルカリ溶液に比べエッチング速度が遅いため、エッチング量を制御しやすく、膜厚均一性を保ちやすい。このようなアンモニア過酸化水素水によるシリコン薄膜のエッチング量を５０ｎｍ以上とすることによって、イオン注入剥離によるダメージが大量に残存した層をエッチングすることができる。
　また、剥離後のＳＯＩウェーハを浸漬させるアンモニア過酸化水素水は、組成比が、体積比でアンモニア水（２９ｗｔ％）が０．０５～２、過酸化水素水（３０ｗｔ％）が０．０１～０．５、水が１０少なくとも含むものを用いることができる。
　このように、上述のような組成のアンモニア過酸化水素水では、シリコンにおいてはＮＨ4ＯＨとＨ2Ｏ2の競争反応によってエッチングが起こるため、より面内を均一にエッチングすることができる。よって、より膜厚均一性の優れたＳＯＩウェーハを得ることができる。
　また、本工程において、シリコン薄膜のエッチング速度はＮＨ4ＯＨとＨ2Ｏ2の組成を変えることで調整することができる。
　スループットをより向上させるためには、ある程度のエッチング速度を得る必要があり、そのためには、Ｈ2Ｏを１０とした場合、ＮＨ4ＯＨを０．０５以上（２９ｗｔ％）、Ｈ2Ｏ2を０．５以下（３０ｗｔ％）とするのが望ましい。もちろんＮＨ4ＯＨの下限とＨ2Ｏ2の上限は上述の範囲を限定するものではない。
　このような組成比のアンモニア過酸化水素水に剥離後のＳＯＩウェーハを浸漬させることによって、スループットの更なる向上を図ることができ、製造コストを更に低減させることができる。
（工程ｄ：熱処理またはＣＭＰ研磨）
　その後、本発明の第１の形態では、図１（ｄ）に示すように、アンモニア過酸化水素水に浸漬した後の剥離後のＳＯＩウェーハ１７に対して熱処理を行い、これによって表面が平坦化されたＳＯＩウェーハ１０が得られる。
　熱処理工程は、好ましくは、アルゴン、窒素、ヘリウムのいずれかの雰囲気、またはこれらの混合ガス雰囲気で行われることができる。
　このように、不活性ガス雰囲気にて熱処理を行うことで、熱処理前後で抵抗率の変化が少ないことに加え、表層近傍にＧｒｏｗｎ－ｉｎ欠陥がほとんど無い高品質のＳＯＩウェーハを得ることができる。
　また、熱処理工程は、好ましくは、酸素雰囲気、またはアルゴン、窒素、ヘリウムのうち少なくともいずれか一つのガスと酸素の混合雰囲気で行われることができる。
　このように、酸素を含んだ雰囲気で熱処理を行うことで、表面シリコン内の過剰酸素を外方拡散することができ、それにより、ＳＯＩウェーハの絶縁酸化膜層の絶縁耐力を増加することができ、よって高品質なＳＯＩウェーハを得ることができる。
　更に、熱処理工程は、好ましくは、水素雰囲気、またはアルゴン、窒素、ヘリウムのうち少なくともいずれか一つのガスと水素の混合雰囲気で行われることができる。
　このように、シリコン原子のマイグレーション効果が高い水素を含んだ雰囲気で熱処理を行うことで、より面内膜厚均一性が優れ、またＧｒｏｗｎ－ｉｎ欠陥と表面粗さが低下したＳＯＩウェーハを得ることができる。
　このように、本発明の第１の形態では、アンモニア過酸化水素水に剥離後のＳＯＩウェーハを浸漬することによってエッチングを行った後に熱処理をする。
　このアンモニア過酸化水素水溶液を用いた理由は、次の２点が挙げられる。
　剥離直後のＳＯＩウェーハのシリコン薄膜は、通常表面に近いほどシリコンのアモルファス度が高く、遠いほど単結晶の品質に近くなる。ここで、アンモニア過酸化水素水はこのアモルファス度の高い部分を優先的にエッチングする。具体的には、表面の荒れの大きい突起部分がより早くエッチングされることになる。
　また、ＫＯＨなどに代表される単純なアルカリ溶液では通常、エッチングレートが非常に早く（＞１００ｎｍ／ｍｉｎ）、濃度を下げるもしくは温度を下げる等では、エッチング速度を制御するのが非常に難しいことと、面内のエッチング速度を均一にすることが難しいことが挙げられる。しかし、アンモニア過酸化水素水溶液によるエッチングは、アンモニアと過酸化水素の競争反応で起こるため、面内を均一にエッチングすることが可能であり、またエッチング速度も純アルカリ溶液に比べて適度に遅いので、エッチングの量を簡単に制御することができる。
　これによって、エッチング量を容易に制御することができ、また面内を均一にエッチングすることができるため、エッチング後の面内膜厚均一性を確保することができる。そして表面粗さを低減させた状態で剥離後のＳＯＩウェーハに対してアニール熱処理を行うため、熱処理時のアニール温度、アニール時間を短縮・低温化させることができる。また、金属汚染やウェーハの反りを低減させ、かつ低コスト化を達成したＳＯＩウェーハの製造方法とすることができる。すなわち、従来ダメージ層の回復のための熱処理は１１５０℃以上程度が必要であったが、本発明では９００℃以上で回復が可能である。
　一方、本発明の第２の形態では、図１（ｄ）に示すように、アンモニア過酸化水素水に浸漬した後の剥離後のＳＯＩウェーハ１７のシリコン薄膜に対してＣＭＰ研磨を行い、これによってＳＯＩウェーハ１０が得られる。ここで、この工程においては、研磨量を１０～５０ｎｍとする。すなわち、研磨量を僅かとすることができるため、膜厚の面内均一性をそれほど劣化させることなく表面の粗さを洗浄でき、平坦度を向上できる。
　このように、本発明の第２の形態では、アンモニア過酸化水素水に剥離後のＳＯＩウェーハを浸漬することによってイオン注入ダメージ層のエッチングを行う。このアンモニア過酸化水素水溶液を用いた理由は上記の通りである。
　その後に、ＣＭＰ研磨による僅かな取り代でタッチポリッシュを行うことによって、面内膜厚均一性を確保しつつイオン注入ダメージ層の除去を行うことができる。従って、従来に比べ、面内膜厚のバラツキを抑制させたＳＯＩウェーハを得ることができる。
　また、アンモニア過酸化水素水に浸漬させる工程はバッチプロセスとすることができるため、一度に大量の剥離後のＳＯＩウェーハを処理することが可能であり、低コスト化・高スループットを達成したＳＯＩウェーハの製造方法とすることができる。
　本発明の第３の形態では、剥離後のＳＯＩウェーハ１７に対してアニール熱処理を行った後ＣＭＰ研磨によるタッチポリッシュを行うことによってＳＯＩウェーハ１０が得られる。
　以下、本発明のＳＯＩウェーハの製造方法について、実施例および比較例によりさらに具体的に説明するが、本発明はもちろんこれに限定されるものではない。
（実施例１、２・比較例１、２）
　イオン注入法で薄膜を転写した剥離後のＳＯＩウェーハ（シリコン薄膜の膜厚３００ｎｍ程度）を２０枚用意し、実施例１０枚・比較例１０枚に分けた。
　その後、実施例の剥離後のＳＯＩウェーハを１０枚とも、アンモニア過酸化水素水溶液に浸漬し、５０ｎｍ程度をエッチングした。この時のアンモニア過酸化水素水溶液の組成はＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：０．２：１０とし、温度は８０℃とした。ただしＮＨ4ＯＨ、Ｈ2Ｏ2の濃度はそれぞれ２９％水溶液換算、３０％水溶液換算とした場合である。また、この時のエッチング速度は３ｎｍ／ｍｉｎ．弱程度である。
　これに対して比較例の剥離後のＳＯＩウェーハは１０枚ともアンモニア過酸化水素水溶液に浸漬しなかった。
　続いて、実施例と比較例の剥離後のＳＯＩウェーハに対して９００℃～１２００℃の温度範囲で温度を変化（実施例１・比較例１）させて熱処理を行った（処理時間は１時間固定）。雰囲気ガスは水素１０％とアルゴン９０％の混合ガスとした。また、前述の雰囲気で、処理温度を９５０℃一定とし、熱処理時間を変化（実施例２・比較例２）させた。
　その後、以下のような評価を行った。
　１０×１０μｍの範囲で、実施例の熱処理工程前のＳＯＩウェーハのＡＦＭ観察を行った結果を図２（ａ）に、比較例の熱処理工程前のＳＯＩウェーハの観察像を図２（ｂ）に示す。図２は実施例と比較例における熱処理工程前の剥離後のＳＯＩウェーハのＡＦＭによる表面観察像を示した図である。
　比較例の剥離後のＳＯＩウェーハのシリコン薄膜表面の面粗さはＲＭＳで８．４ｎｍ、Ｐ－Ｖ値で７４．１ｎｍであった。このＡＦＭ像を観察すると無数の突起状のものが観察された。
　実施例の剥離後のＳＯＩウェーハは、表面粗さはＲＭＳで３．３ｎｍ、Ｐ－Ｖで３４．５ｎｍとなり、比較例のものと比較してアンモニア過酸化水素水によるエッチングによって大幅に表面粗さが低減していることが分かった。
　エッチング前後のＳＯＩウェーハのシリコン薄膜の膜厚（２００ｍｍウェーハ面内３６１点の平均）の変化を図３に示す。図３は実施例と比較例における熱処理工程前の剥離後のＳＯＩウェーハのシリコン薄膜の膜厚変化を比較した図である。
実施例・比較例共に熱処理工程前の剥離後のＳＯＩウェーハのシリコン薄膜の膜厚は、サンプル間でのバラツキは少ないことが分かった。
　またエッチング前後の面内膜厚バラツキの変化（２００ｍｍウェーハの面内３６１点の平均）を図４に示す。図４は実施例と比較例における熱処理工程前の剥離後のＳＯＩウェーハのシリコン薄膜の面内の膜厚バラツキをウェーハ間で比較した図である。
　実施例の剥離後のＳＯＩウェーハの表面バラツキはエッチングを行っていない比較例のウェーハに比べて１ｎｍ程度バラツキが増加していたが、これはエッチング量（５０ｎｍ）と比較すれば十分に小さな値であり、面内膜厚均一性は十分に保たれていると言える。このように実施例のエッチング方法ではＳＯＩ層の面内膜厚の均一性がそれほど悪化しないことが分かった。
　処理温度を変化させた熱処理後ＳＯＩウェーハの表面粗さと処理温度の関係を図５に示す。図５は実施例と比較例におけるＳＯＩウェーハの熱処理後のＳＯＩウェーハの表面粗さと熱処理温度との関係を示した図である。
　比較例のＳＯＩウェーハでは１１５０℃から熱処理の効果が顕著に出てくるのに対して、実施例のＳＯＩウェーハでは９００℃から効果が出ていることが分かった。これは大きな突起状の凹凸を除去するにはより高温が必要であり、実施例のＳＯＩウェーハはアンモニア過酸化水素水によるエッチングによって、この大きな突起を除去することで熱処理の低温化を測れることを示している。
　その結果を図６に示す。図６は実施例と比較例におけるＳＯＩウェーハの熱処理後のＳＯＩウェーハの表面粗さと熱処理時間との関係を示した図である。
　実施例２・比較例２両方のウェーハとも時間と共に表面荒さが低減していくが、エッチング処理を施した実施例２のウェーハでは４時間程度で荒さはＲＭＳで０．２ｎｍ程度まで収束していることが分かった。一方、エッチング処理なしの比較例２のウェーハでは、時間と共に荒さが低減してはいくが、その度合いは実施例２に比べて非常に緩慢であることが分かった。
（実施例３～７、比較例３～６）
　まず、水素イオン注入法で薄膜を転写した剥離後のＳＯＩウェーハを（膜厚３１０ｎｍ程度）を準備した。
　その後、準備した剥離後のＳＯＩウェーハをアンモニア過酸化水素水に浸漬し、３０ｎｍ（比較例３）、４０ｎｍ（比較例４）、５０ｎｍ（実施例３）、７０ｎｍ（実施例４）、８５ｎｍ（実施例５－７、比較例５、６）をエッチングした。このときのアンモニア過酸化水素水の組成は、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：０．０２：１０とし、温度は８０℃とした。この時のシリコン薄膜のエッチング速度は３ｎｍ／ｍｉｎ弱程度であった。
　その後、ＣＭＰ研磨を行い、ＳＯＩウェーハを作製した。
　ここで、このＣＭＰ研磨工程におけるシリコン薄膜の研磨量を、１０ｎｍ（実施例５）、２５ｎｍ（実施例６）、５０ｎｍ（実施例７）、６０ｎｍ（比較例５）、７０ｎｍ（比較例６）とした。なお、比較例３、４の剥離後のＳＯＩウェーハは、このＣＭＰ研磨工程は行わなかった。
　ＳＯＩウェーハの作製過程と作製後に、以下に示すような評価を行った。
　実施例３～７、比較例３～６の剥離後のＳＯＩウェーハを、アンモニア過酸化水素水に浸漬する工程の前後に、ウェーハ表面を膜厚測定器にて観察し、シリコン薄膜の膜厚および面内膜厚バラツキを評価した。膜厚測定器の走査範囲は１０×１０μｍとし、ウェーハ面内３６１点の平均値を取った。なお、面内膜厚バラツキは「最大膜厚－最小膜厚」で定義されるものである。
　実施例５～７、比較例５、６のＳＯＩウェーハを、ＣＭＰ研磨工程の前後に、ウェーハ表面を膜厚測定器にて観察し、シリコン薄膜の膜厚および面内膜厚バラツキを評価した。ウェーハ面内３６１点を測定し、最も大きい値と最も小さい値の差をバラツキとした。
　そして表１に、実施例３～５、比較例３、４の剥離後のＳＯＩウェーハにおけるアンモニア過酸化水素水に浸漬する工程の前後のシリコン薄膜の面内膜厚バラツキを評価した時のエッチング量に対する面内膜厚バラツキの関係を示す。
　また表２には、実施例５～７、比較例５、６のＳＯＩウェーハのＣＭＰ研磨工程前後のシリコン薄膜の面内膜厚バラツキを評価したときの研磨量に対するバラツキ量の関係を示す。
　また図７には、実施例６におけるアンモニア過酸化水素水への浸漬工程前後の剥離後のＳＯＩウェーハのシリコン薄膜の膜厚の変化量を比較した図を示す。
　また図８には、実施例６における浸漬工程前後、ＣＭＰ研磨工程前後の剥離後のＳＯＩウェーハのシリコン薄膜の面内膜厚のバラツキ量の変化量を比較した図を示す。
Figure JPOXMLDOC01-appb-T000001
　アンモニア過酸化水素水に浸漬させる前後の剥離後のＳＯＩウェーハのシリコン薄膜の面内膜厚バラツキは、表１に示したように、それぞれ実施例３では４．０ｎｍから５．１ｎｍ、実施例４では４．０ｎｍから５．２ｎｍ、実施例５では４．１ｎｍから５．３ｎｍ、比較例３では４．０ｎｍから５．８ｎｍ、比較例４では４．１ｎｍから６．０ｎｍとなった。
　このように、アンモニア過酸化水素水によるエッチング量を５０ｎｍ以上にすることによって剥離後のＳＯＩウェーハのシリコン薄膜の面内バラツキを抑制できることが分かった。
Figure JPOXMLDOC01-appb-T000002
　ＣＭＰ研磨工程前後の剥離後のＳＯＩウェーハのシリコン薄膜の面内膜厚バラツキは、表２に示したように、それぞれ実施例５では５．３ｎｍから５．５ｎｍ、実施例６では５．２ｎｍから６．５ｎｍ、実施例７では５．１ｎｍから７．２ｎｍ、比較例５では５．３ｎｍから１０．２ｎｍ、比較例６では５．１ｎｍから１１．６ｎｍとなった。
　このように、アンモニア過酸化水素水によって５０ｎｍ以上エッチングした剥離後のＳＯＩウェーハのシリコン薄膜を、ＣＭＰ研磨によって５０ｎｍ以下研磨することによって、バラツキが１０ｎｍ以下の膜厚均一性に優れたＳＯＩウェーハを作製できることが判った。なお、ＣＭＰ研磨では、１０ｎｍ以下の研磨量とすることはできなかった。
　実施例６において、アンモニア過酸化水素水によるエッチング前後のシリコン薄膜の膜厚を評価したところ、図７に示したように、剥離後のＳＯＩウェーハ間でのバラツキは少ないことが分かった。このことより、アンモニア過酸化水素水によるエッチングは安定したものとすることができることが判った。
　また浸漬工程前後、研磨工程前後のシリコン薄膜の膜厚バラツキの変化を図８に示す。
　実施例６の剥離後のＳＯＩウェーハは、アンモニア過酸化水素水によって８５ｎｍエッチングした後でも、シリコン薄膜の面内膜厚のバラツキは２ｎｍ程度しか増加しなかった。これはエッチング量と比べて十分小さく、実用的な値である。また、ＣＭＰ研磨後のシリコン薄膜の面内膜厚のバラツキを同じく図８に示す。ＣＭＰ研磨後の膜厚バラツキは最大７ｎｍ程度に収まっていることが分かった。この値も研磨量に対して十分小さい値であり、面内膜厚均一性に優れたＳＯＩウェーハが得られることが分かった。
　このように、イオン注入剥離法によって剥離した剥離後のＳＯＩウェーハをアンモニア過酸化水素水に浸漬させて５０ｎｍ以上エッチングし、その後ＣＭＰ研磨によって１０～５０ｎｍ研磨する。これによって、従来の方法によって薄膜化されたＳＯＩウェーハに比べ、面内膜厚のバラツキを抑制させたＳＯＩウェーハを得ることができる。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (8)

  1. 　ＳＯＩウェーハの製造方法であって、
    　少なくとも、
    　水素イオン又は希ガスイオンあるいはこれらの両方を注入してイオン注入層が形成されたシリコンウェーハまたは酸化膜付きシリコンウェーハとハンドルウェーハとが貼り合わされた貼り合わせ基板を準備する工程と、
    　前記イオン注入層に沿って剥離を行うことで、前記シリコンウェーハを前記ハンドルウェーハに転写して、剥離後のＳＯＩウェーハを作製する工程と、
    　前記剥離後のＳＯＩウェーハをアンモニア過酸化水素水に浸漬する工程と、
    　前記アンモニア過酸化水素水に浸漬した前記剥離後のＳＯＩウェーハに、温度が９００℃以上の熱処理を行う工程及び／又は前記アンモニア過酸化水素水に浸漬した剥離後のＳＯＩウェーハのシリコン薄膜層をＣＭＰ研磨を行うことによって、１０～５０ｎｍ研磨する工程とを含むＳＯＩウェーハの製造方法。
  2. 　前記アンモニア過酸化水素水に浸漬する工程の後に前記熱処理工程が行われ、前記アンモニア過酸化水素水に浸漬する工程が、前記剥離後のＳＯＩウェーハを２０ｎｍ以上エッチングすることを少なくとも含む請求項１に記載のＳＯＩウェーハの製造方法。
  3. 　前記アンモニア過酸化水素水に浸漬する工程が、前記剥離後のＳＯＩウェーハを５０ｎｍ以上エッチングすることを少なくとも含む請求項１又は２に記載のＳＯＩウェーハの製造方法。
  4. 　前記アンモニア過酸化水素水が、体積組成比で０．０５～２のアンモニア水（２９ｗｔ％）と、０．０１～０．５の過酸化水素水（３０ｗｔ％）と、１０の水とを少なくとも含む請求項１～３のいずれか１項に記載のＳＯＩウェーハの製造方法。
  5. 　前記ハンドルウェーハが、シリコン、サファイア、アルミナ、石英、ＳｉＣ、窒化アルミ、ガラスのうちいずれかの材料を少なくとも含む請求項１～４のいずれか１項に記載のＳＯＩウェーハの製造方法。
  6. 　前記熱処理工程が、アルゴン、窒素、ヘリウムのいずれかの雰囲気、またはこれらの混合ガス雰囲気で行われる請求項１～５のいずれか１項に記載のＳＯＩウェーハの製造方法。
  7. 　前記熱処理工程が、酸素雰囲気、またはアルゴン、窒素、ヘリウムのうち少なくともいずれか一つのガスと酸素の混合雰囲気で行われる請求項１～５のいずれか１項に記載のＳＯＩウェーハの製造方法。
  8. 　前記熱処理工程が、水素雰囲気、またはアルゴン、窒素、ヘリウムのうち少なくともいずれか一つのガスと水素の混合雰囲気で行われる請求項１～５のいずれか１項に記載のＳＯＩウェーハの製造方法。
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