TWI809745B

TWI809745B - 具有整合去耦合特徵以及對準特徵的半導體元件

Info

Publication number: TWI809745B
Application number: TW111107971A
Authority: TW
Inventors: 黃則堯
Original assignee: 南亞科技股份有限公司
Priority date: 2021-12-20
Filing date: 2022-03-04
Publication date: 2023-07-21
Also published as: CN116314133A; TW202327014A

Abstract

本揭露提供一種具有整合去耦合特徵以及對準特徵的半導體元件。該半導體元件具有一第一晶圓以及一第二標記；該第一標記包括一第一基底、一去耦合特徵以及複數個第一對準標記，該第一基底具有一介電堆疊，該去耦合特徵設置在其中一個第一對準標記之下的該介電堆疊中，該複數個第一對準標記設置在該第一基底上且相互平行；該第二晶圓設置在該第一晶圓上且包括複數個第二對準標記，該複數個第二對準標記設置在該複數個第一對準標記上。在頂視圖中，該複數個第二對準標記平行於該複數個第一對準標記且鄰近該複數個第一對準標記設置。該複數個第一對準標記與該複數個第二對準標記包括一螢光材料。該去耦合特徵具有一瓶形剖面輪廓，且該去耦合特徵包括一多孔低介電常數材料。

Description

具有整合去耦合特徵以及對準特徵的半導體元件

本申請案主張美國第17/556,149號及第17/555,712號專利申請案之優先權（即優先權日為「2021年12月20日」），其內容以全文引用之方式併入本文中。

本揭露關於一種半導體元件。特別是有關於一種具有整合去耦合特徵對準特徵的半導體元件。

半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體元件，包括一第一晶圓，包括一第一基底；以及複數個第一對準標記，設置在該基底上且相互平行；以及一第二晶圓，設置在該第一晶圓上，並包括複數個第二對準標記，設置在該複數個第一對準標記上。在頂視圖中，該複數個第二對準標記平行於該複數個第一對準標記設置，且鄰近該複數個第一對準標記設置。該複數個第一對準標記與該複數個第二對準標記包括一螢光材料。該複數個第一對準標記與該複數個第二對準標記一起配置成一第一組對準標記。

本揭露之另一實施例提供一種半導體元件，包括一基底；一介電堆疊，設置在該基底上；二導電特徵，設置在該介電堆疊中；一去耦合特徵，設置在該介電堆疊中、在該二第二導電特徵之間，且包括一瓶形剖面輪廓；以及一對準標記，設置在該去耦合特徵上。該對準標記包括一螢光材料。

本揭露之再另一實施例提供一種半導體元件的製備方法，包括提供一第一基底；形成複數個第一對準標記在該第一基底上且相互平行，其中該第一基底與該複數個第一對準標記一起配置成依第一晶圓；提供一第二晶圓，該第二晶圓包括相互平行的複數個第二對準標記；以及將該第二晶圓接合到該第一晶圓上。在頂視圖中，該複數個第二對準標記平行於該複數個第一對準標記設置，並鄰近該複數個第一對準標記設置。該複數個第一對準標記與該複數個第二對準標記包括一螢光材料。

本揭露之再另一實施例提供一種半導體元件的製備方法，包括提供一基底；形成一第一介電層在該基底上；形成一第二介電層在該第一介電層上；形成二第二導電特徵在第二介電層上；形成一中間介電層在該第二介電層上並圍繞該二第二導電特徵；執行一擴展蝕刻製程以形成一擴展開口在該中間介電層；形成一去耦合特徵在該擴展開口中；以及形成一對準標記在該去耦合特徵上。該對準標記包括一螢光材料。

由於本揭露該半導體元件的設計，在晶圓接合製程期間，包括螢光材料的該複數個對準標記可改善光學辨識(optical recognition)。此外，在接合期間，互補的設計使該複數個第一對準標記以及該複數個第二對準標記變成相互參考。因此，可改善該半導體元件的良率以及可靠度。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。

應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。

除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，為精確地相同的、相等的，或是平坦的，或者是其可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異可因為製造流程而發生。

在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，均包括在半導體元件的範疇中。

應當理解，在本揭露的描述中，上方(above)(或之上(up))對應Z方向箭頭的該方向，而下方(below)(或之下(down))對應Z方向箭頭的相對方向。

應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一元件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。

應當理解，在本揭露的描述中，文中所提到的功能或步驟可發生不同於各圖式中之順序。舉例來說，連續顯示的兩個圖式實際上可以大致同時執行，或者是有時可以相反順序執行，其取決於所包含的功能或步驟。

圖1是流程示意圖，例示本揭露一實施例之半導體元件1A的製備方法10。圖2到圖5是剖視示意圖，例示本揭露一實施例製備半導體元件1A之一流程的部分。圖6是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖7及圖8是剖視示意圖，例示本揭露一實施例製備半導體元件1A之一流程的部分沿圖6之剖線A-A’的剖面。應當理解，為了清楚起見，在頂視圖中省略半導體元件1A的一些元件。

請參考圖1到圖3，在步驟S11，可提供一第一基底101，且複數個第一導電特徵103可形成在第一基底101上。

請參考圖2，第一基底101可包括一塊狀半導體基底，其完全地由至少一半導體材料、複數個裝置元件(為了清楚起見，圖未示)、複數個介電層(為了清楚起見，圖未示)以及複數個導電特徵(為了清楚起見，圖未示)所組成。舉例來說，塊狀半導體基底可包含一元素半導體、一化合物半導體或其組合；而元素半導體例如矽或鍺；化合物半導體例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦或其他III-V族化合物半導體或是II-VI化合物半導體。

在一些實施例中，第一基底101可包括一絕緣體上覆半導體結構，其從下到上是由一處置基底(handle substrate)、一隔離層以及一最上面半導體材料層所組成。處置基底與最上面半導體材料層可包含與前述塊狀半導體基底相同的材料。隔離層可為一結晶或非結晶介電材料，例如一氧化物及/或氮化物。舉例來說，隔離層可為一介電氧化物，例如氧化矽。舉另一個例子，隔離層可為一介電氮化物，例如氮化矽或是氮化硼。再舉另一個例子，隔離層可包括一介電氧化物以及一介電氮化物的一堆疊，例如以任何順序之氧化矽以及氮化矽或氮化硼的一堆疊。隔離層可具有一厚度，其介於大約10nm到大約200nm之間。

應當理解，術語「大約(about)」修飾成分(ingredient)、部件的一數量(quantity)，或是本揭露的反應物(reactant)，其表示可發生的數值數量上的變異(variation)，舉例來說，其經由典型的測量以及液體處理程序(liquid handling procedures)，而該液體處理程序用於製造濃縮(concentrates)或溶液(solutions)。再者，變異的發生可源自於應用在製造組成成分(compositions)或實施該等方法或其類似方式在測量程序中的非故意錯誤(inadvertent error)、在製造中的差異(differences)、來源(source)、或成分的純度(purity)。在一方面，術語「大約(about)」意指報告數值的10%以內。在另一方面，術語「大約(about)」意指報告數值的5%以內。在再另一方面，術語「大約(about)」意指報告數值的10、9、8、7、6、5、4、3、2或1%以內。

請參考圖2，複數個裝置元件可形成在塊狀半導體基底或是最上面半導體材料層上。複數個裝置元件的一些部分可形成在塊狀半導體基底或是最上面半導體材料層中。複數個裝置元件可為電晶體，例如互補式金屬氧化物半導體電晶體、金屬氧化物半導以場效電晶體、鰭式場效半導體、類似物或是其組合。

請參考圖2，複數個介電層可形成在塊狀半導體基底上或是在最上面半導體材料層上，並覆蓋複數個裝置元件。在一些實施例中，舉例來說，複數個介電層可包含氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數介電材料、類似物或是其組合。低介電常數的材料可具有一介電常數，該介電常數小於3.0或甚至小於2.5。在一些實施例中，低介電常數的材料可具有一介電常數，該介電常數小於2.0。複數個介電層的製作技術可包含多個沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積或類似製程。在該等沉積製程之後可執行多個平坦化製程，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。

請參考圖2，複數個導電特徵可包括多個內連接層以及多個導電通孔。該等內連接層可相互分隔開並可沿著方向Z而水平地設置在該複數個介電層中。該等導電通孔可沿著方向Z而連接相鄰的內連接層，以及連接相鄰的裝置元件與內連接層。在一些實施例中，該等導電通孔可改善散熱並可提供結構支撐。在一些實施例中，舉例來說，該複數個導電特徵可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。在該複數個介電層形成期間，可形成該複數個導電特徵。

在一些實施例中，該複數個裝置元件與該複數個導電特徵可一起配置成在第一基底101中的多個功能單元。在本揭露的描述中，一功能單元通常表示功能性相關連電路，其已經根據功能目的而分隔成一單獨單元。在一些實施例中，該等功能單元通常可為高度複雜電路，例如處理器核心、記憶體控制器或是加速器單元。在一些實施例中，一功能電路的複雜度與功能性可更複雜或是更不複雜。

請參考圖2，一層第一材料501可形成在第一基底101上。在一些實施例中，舉例來說，第一材料501可為鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。舉例來說，該層第一材料501的製作技術可包含物理氣相沉積、噴濺、化學氣相沉積或是其他可應用的沉積製程。

請參考圖2，一第一遮罩層601可形成在該層第一材料501上。第一遮罩層601可為一光阻層，並可包括複數個第一導電特徵103的圖案。

請參考圖3，可執行例如一非等向性乾蝕刻製程的一蝕刻製程，以移除第一材料501的一些部分，請同時形成複數個第一導電特徵103在第一基底101上。在蝕刻製程期間，第一材料501對第一基底101的蝕刻率比率可介於大約100：1到大約1.05：1、介於大約15：1到大約2：1，或是介於大約10：1到大約2：1。在蝕刻製程之後，可移除第一遮罩層601。在一些實施例中，複數個第一導電特徵103可電性耦接到複數個裝置元件，但並不以此為限。在一些實施例中，複數個第一導電特徵103可經配置成測試電路。

請參考圖1及圖4，在步驟S13，可形成一第一下襯墊107以覆蓋第一基底101以及複數個第一導電特徵103。

請參考圖4，可共形地形成第一下襯墊107以覆蓋第一基底101以及複數個第一導電特徵103。在一些實施例中，舉例來說，第一下襯墊107的製作技術可包含原子層沉積。通常，一原子層沉積在多個預定的製成條件下，將兩種(或多種)不同的來源氣體一個接一個交替地供應到一加工物體(例如，第一基底101以及複數個第一導電特徵103)上，以使多個化學物質在一單個原子層級上吸附到該加工物體上，且經由多個表面反應而沉積在該加工物體上。舉例來說，第一與第二來源氣體交替地供應到一加工物體，以沿著其表面流動，藉此第一來源氣體中所含的多個分子吸附到該表面，第二來源氣體中所含的多個分子與來自第一來源氣體所吸附的分子發生反應，形成一單分子級之一厚度的一薄膜。反復地進行上述製程步驟，以便在該加工物體上形成一高品質的薄膜。

在一些實施例中，舉例來說，第一下襯墊107可包含氧化矽、氮化矽、氮氧化矽、氧化氮化矽、類似物或其組合。應當理解，在本揭露的描述中，氮氧化矽表示一物質，其包含矽、氮以及氧，且氧的一比例大於氮的一比例。氧化氮化矽表示一物質，其包含矽、氧以及氮，且氮的一比例大於氧的一比例。

應當理解，第一下襯墊107完全覆蓋複數個第一導電特徵103，且在圖1中的第一基底101僅用於例示目的，一些第一導電特徵103可暴露以電性耦接到其他元件。

請參考圖1及圖5到圖7，在步驟S15，複數個第一對準標記105可形成在第一下襯墊107以及在複數個第一導電特徵103之間。

請參考圖5，一隔離層511可形成在第一下襯墊107上且完全填滿在鄉磷第一導電特徵103之間的空間。隔離層511可包括一螢光材料。在一些實施例中，該螢光材料可為偶氮苯(azobenzene)。在一些實施例中，舉例來說，隔離層511的製作技術可包含化學氣相沉積。

請參考圖6及圖7，可執行例如化學機械研磨的一平坦化製程，直到第一下襯墊107暴露為止，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，且同時將隔離層511轉換成複數個第一對準標記105。在一剖視圖中，複數個第一導電特徵103可水平地圍繞複數個第一對準標記105，且複數個第一對準標記105可相互平行。在一頂視圖中，位在左上區處的複數個第一對準標記105可沿著方向Y延伸且相互平行。位在右上區的複數個第一對準標記105可沿方向X延伸並相互平行。位在右下區的複數個第一對準標記105可沿方向Y延伸且相互平行。

在接下來的晶圓接合製程期間，包括螢光材料的複數個第一對準標記105可改善光學辨識。

請參考圖1及圖8，在步驟S17，一第一上襯墊109可形成在第一下襯墊107與複數個第一對準標記105上。

請參考圖8，第一上襯墊109可共形地形成在第一下襯墊107與複數個第一對準標記105上。在一些實施例中，舉例來說，第一上襯墊109可包含氧化矽、氮化矽、氮氧化矽、氧化氮化矽、類似物或其組合。在一些實施例中，舉例來說，第一上襯墊109的製作技術可包含原子層沉積。第一上襯墊109可當作一保護層，以避免在複數個第一對準標記105中的螢光材料在接下來的半導體製程而產生損傷。此外，第一上襯墊109可當作一阻障層，以避免在複數個第一對準標記105的螢光材料擴散出來以污染鄰近的元件。

第一基底101、複數個第一導電特徵103、複數個第一對準標記105、第一下襯墊107以及第一上襯墊109一起配製成一第一晶圓100。第一晶圓100可經配置成邏輯晶片或是記憶體晶片。

圖9是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖10是剖視示意圖，例示本揭露一實施例製備半導體元件1A之一流程的部分沿圖9之剖線A-A’的剖面。圖11是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖12是剖視示意圖，例示本揭露一實施例製備半導體元件1A之一流程的部分沿圖11之剖線A-A’的剖面。

請參考圖1及圖9到圖12，在步驟S19，可提供一第二晶圓200，且第二晶圓200可接合到第一上襯墊109上，以形成半導體元件1A。

請參考圖9及圖10，第二晶圓200可包括一第二基底201、複數個第二導電特徵203、複數個第二對準標記205、一第二下襯墊207以及一第二上襯墊209。第二基底201、複數個第二導電特徵203、複數個第二對準標記205、第二下襯墊207以及第二上襯墊209可包含分別對應類似於如圖2到圖8所述之第一基底101、複數個第一導電特徵103、複數個第一對準標記105、第一下襯墊107以及第一上襯墊109的程序，且在文中不再重複其描述。

在一些實施例中，複數個第二對準標記205可包括一螢光材料。舉例來說，螢光材料可為偶氮苯(azobenzene)。在接下來的晶圓接合製程期間，包括螢光材料的複數個第二對準標記205可改善光學辨識。

在一些實施例中，在剖視圖中，複數個第二導電特徵203可水平地圍繞複數個第二對準標記205，且複數個第二對準標記205可相互平行。在頂視圖中，位在左上區的複數個第二對準標記205可沿方向Y延伸且相互平行。位在右上區的複數個第二對準標記205可沿方向X延伸且相互平行。位在左下區的複數個第二對準標記205可沿方向X延伸且相互平行。位在右下區的複數個第二對準標記205可沿方向Y延伸且相互平行。

在一些實施例中，第二晶圓200可經配置成記憶體晶片。

請參考圖11及圖12，第二晶圓200可翻轉並接合到第一晶圓100上。在一些實施例中，舉例來說，第二晶圓200與第一晶圓100的接合可為經由包含氧化物之第一上襯墊109與包含氧化物之第二上襯墊209的氧化物接合。

在頂視圖中，複數個第一對準標記105與複數個第二對準標記205可相互互補設置。意即，複數個第一對準標記105與複數個第二對準標記205並未相互重疊。互補式的設計使複數個第一對準標記105與複數個第二對準標記205在接合製程期間變成相互參考。因此，可改善半導體元件1A的良率與可靠度。

在一些實施例中，位在左上區的複數個第一對準標記105與複數個第二對準標記205可表示成第一組對準標記1S。第一組對準標記1S的該等對準標記(例如該等第一對準標記105與該等第二對準標記205)可沿方向X延伸且相互平行。

在一些實施例中，位在右上區的複數個第一對準標記105與複數個第二對準標記205可表示成一第二組對準標記2S。第二組對準標記2S可沿方向X而遠離第一組對準標記1S。第二組對準標記2S的該等對準標記可沿方向X延伸且相互平行。

在一些實施例中，位在左下區的複數個第一對準標記105與複數個第二對準標記205可表示成一第三組對準標記3S。第三組對準標記3S可沿方向Y遠離第一組對準標記1S。第三組對準標記3S的該等對準標記可沿方向X延伸且相互平行。

在一些實施例中，位在右下區的複數個第一對準標記105與複數個第二對準標記205可表示成一第四組對準標記4S。第四組對準標記4S可沿一方向S遠離該第一組對準標記1S。方向S可相對於方向X與方向Y傾斜。第四組對準標記4S的該等對準標記可沿方向Y延伸且相互平行。

圖13是頂視示意圖，例示本揭露另一實施例的半導體元件1B。

請參考圖13，半導體元件1B可具有類似於如圖11所述的一結構。在圖13中相同或類似於如圖11的元件已經標示成類似的元件編號，且已省略其重複的描述。半導體元件1B可包括一第五組對準標記5S。第五組對準標記5S可沿方向S遠離第一組對準標記1S。第五組對準標記5S的該等對準標記(例如該等第一對準標記105與該等第二對準標記205)可沿方向X延伸且相互平行。

圖14是流程示意圖，例示本揭露另一實施例之半導體元件1C的製備方法20。圖15到圖25是剖視示意圖，例示本揭露另一實施例製備半導體元件1C之一流程的部分。

請參考圖14到圖18，在步驟S21，可提供一第三基底301，一第一介電層303可形成在第三基底301上，一第二介電層305可形成在第一介電層303上，複數個第二導電特徵313可形成在第二介電層305上。

請參考圖15，第三基底301可包含類似於如圖2所述之第一基底101的一程序，且在文中不再重複其描述。

請參考圖15，在一些實施例中，舉例來說，第一介電層303可包含氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、一旋塗之低介電常數介電層、一化學氣相沉積之低介電常數介電層或其組合。在一些實施例中，第一介電層303可包括一自平坦化材料或是一旋塗介電常數介電材料，而自平坦化材料例如一旋塗玻璃，且旋塗低介電常數介電材料例如SiLK™。一自平坦化介電材料的使用可避免需要執行一接續的平坦化步驟。在一些實施例中，第一介電層303的製作技術可包含一沉積製程，舉例來說，沉積製程包括化學氣相沉積、電漿加強化學氣相沉積、蒸鍍或是旋轉塗佈。

請參考圖15，在一些實施例中，舉例來說，第二介電層305可包含氮化矽、氮化氧化矽、氮氧化矽、類似物或其組合。舉例來說，第二介電層305的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積或是其他可應用的沉積製程。在一些實施例中，第二介電層305可當成一阻障層，以避免濕氣進入多個下層(例如第一介電層303與第三基底301)。在一些實施例中，第一介電層303的厚度T1大於第二介電層305的厚度T2。

請參考圖15，一層第二材料503可形成在第二介電層305上。舉例來說，第二材料503可為鈦、氮化鈦、鉭、氮化鉭或類似物。舉例來說，該層第二材料503的製作技術可包含化學氣相沉積、物理氣相沉積、噴濺或類似製程。一層第三材料505可形成在該層第二材料503上。舉例來說，第三材料505可為銅、一銅合金、銀、金、鎢、鋁、鎳或類似物。舉例來說，該層第三材料503的製作技術可包含物理氣相沉積、噴濺或類似製程。一層第四材料507可形成在該層第三材料505上。在一些實施例中，第四材料507與第二材料503可包括相同材料。在一些實施例中，舉例來說，第四材料507可為鈦、氮化鈦、鉭、鉭化鉭或類似物。舉例來說，該層第四材料507的製作技術可包含化學氣相沉積、物理氣相沉積、噴濺或類似製程。

請參考圖15，一第二遮罩層603可形成在該層第四材料507上。第二遮罩層603可為一光阻層，並可包括複數個第二導電特徵313的圖案。

請參考圖16，可執行例如一非等向性乾蝕刻製程的一蝕刻製程，以移除第二材料503、第三材料503以及第四材料507的一些部分。在蝕刻製程之後，餘留的第二材料503可表示成複數個下阻障層315，餘留的第三材料505可表示成複數個中間導電層317，餘留的第四材料507可表示成複數個上阻障層319。在一些實施例中，蝕刻製程可為多步驟蝕刻製程，並可為非等向性。

為了簡潔、清楚以及便於描述起見，僅描述一個下阻障層315、一個中間導電層317以及一個上阻障層319。在一些實施例中，下阻障層315的厚度T3與上阻障層319的厚度T4可為大約相同。在一些實施例中，下阻障層315的厚度T3可大於上阻障層319的厚度T4。在一些實施例中，中間導電層317的厚度T5可大於下阻障層315的厚度T3或是上阻障層319的厚度T4。

請參考圖17，一層第五材料509可共形地形成在如圖16所述的中間半導體元件上。舉例來說，第五材料509可為鈦、氮化鈦、鉭、氮化鉭或類似物。舉例來說，該層第四材料507的製作技術可包含原子層沉積、化學氣相沉積、物理氣相沉積、噴濺或類似製程。在一些實施例中，第五材料509以及上阻障層319可包括相同材料。

請參考圖18，可執行例如一非等向性乾蝕刻製程的一製程，以移除第五材料509的一些部分。在蝕刻製程之後，餘留的第五材料509可表示成複數個間隙子阻障層321。可形成複數個間隙子阻障層321以覆蓋上阻障層319的各側壁319SW、中間導電層317的各側壁317SW以及下阻障層315的各側壁315SW。

複數個間隙子阻障層321、複數個上阻障層319、複數個中間導電層317以及複數個下阻障層315一起配置成複數個第二導電特徵313。

請參考圖14及圖19到圖22，在步驟S23，一中間介電層307可形成在第二介電層305上並圍繞複數個第二導電特徵313，複數個去耦合特徵323可形成在中間介電層307中。

請參考圖19，中間介電層307可形成在第二介電層305上，並覆蓋複數個第二導電特徵313。可執行例如化學機械研磨的一平坦化製程，直到複數個第二導電特徵313的各上表面暴露為止，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。在一些實施例中，中間介電層307可包含一材料，其具有相對於第二介電層305的不同蝕刻率。在一些實施例中，舉例來說，中間介電層307可包含氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃或其組合。在一些實施例中，舉例來說，中間介電層307的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積或其他可應用的沉積製程。

應當理解，在本揭露的描述中，一元件(或特徵)沿方向Z位在最高垂直位面處的一表面被稱為該元件(或該特徵)的一上表面。一元件(或特徵)沿方向Z位在最低垂直位面處的一表面被稱為該元件(或該特徵)的一下表面。

請參考圖19，一第三遮罩層605可形成在中間介電層307上。在一些實施例中，第三遮罩層605可為一光阻層並可包括複數個去耦合特徵323的圖案。

請參考圖20，可執行一非等向性蝕刻製程，以移除中間介電層307的一些部分，且同時形成複數個開口307O。在一些實施例中，非等向性蝕刻製程可為一非等向性乾蝕刻製程。在一些實施例中，在非等向性蝕刻期間，中間介電層307對第二介電層305的蝕刻率可介於大約100：1到大約1.05：1之間、介於大約15：1到大約2：1之間，或是介於大約10：1到大約2：1之間。

請參考圖21，可執行一擴展蝕刻製程以將複數個開口307O擴展成複數個擴展開口307E。在一些實施例中，擴展蝕刻製程可為一等向性蝕刻製程。在一些實施例中，擴展蝕刻製程可為一濕蝕刻製程。在一些實施例中，在擴展蝕刻製程之間，中間介電層307對第二介電層305的蝕刻率可介於大約100：1到大約1.05：1之間、介於大約15：1到大約2：1之間，或是介於大約10：1到大約2：1之間。在一些實施例中，複數個擴展開口307E的各側壁可呈彎曲。

請參考圖22，可移除第三遮罩層605，可沉積一隔離材料以完全填滿複數個擴展開口307E，並可接著執行例如化學機械研磨的一平坦化製程，直到複數個第二導電特徵313的各上表面暴露為止，以移除多餘材料，提供一大致平坦表面給些下來的處理步驟，且同時形成複數個去耦合特徵323。在一些實施例中，複數個去耦合特徵323可具有瓶形剖面輪廓。

在一些實施例中，舉例來說，隔離材料可為一多孔低介電常數材料。

在一些實施例中，隔離層可為一能量可移除材料。能量可移除材料可包括一材料，例如一熱可分解材料、一光可分解材料、一電子束可分解材料或是其組合。舉例來說，能量可移除材料可包括一基礎材料以及一可分解多孔材料，其在暴露於一能量源時會被犧牲性地移除。基礎材料可包括一甲基矽倍半氧烷(methylsilsesquioxane)為基的材料。可分解多孔材料可包括一多孔有機化合物，其提供孔隙率給能量可移除材料的基礎材料。在平坦化製程之後，藉由提供一能量源而執行一能量處理。能量處理可包括熱、光或其組合。當熱用於當作能量源時，能量處理的一溫度可介於大約800°C到大約900°C之間。當光用於當作能量源時，可提供一紫外光。能量處理可從能量可移除材料移除可分解多孔材料，以產生多個空的空間(孔洞)，而基礎材料則保持在原位。該等空的空間(孔洞)可降低複數個去耦合特徵323的介電常數。

請參考圖22，複數個去耦合特徵323可分別且對應地形成在相鄰對的第二導電特徵313之間。在一些實施例中，具有低介電常數的複數個去耦合特徵323可實施去耦合特徵功能。在一些實施例中，複數個去耦合特徵323可降低複數個第二導電特徵313的寄生電容。

請參考圖14及圖23到圖25，在步驟S25，一第三介電層309可形成在中間介電層307上，一第四介電層311可形成在第三介電層309上，複數個第三對準標記325可形成在複數個去耦合特徵232上。

請參考圖23，在一些實施例中，舉例來說，第三介電層309可包含氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、一旋塗低介電常數介電層、一化學氣相沉積低介電常數介電層或其組合。在一些實施例中，第三介電層309可包括一自平坦化材料或是一旋塗介電常數介電材料，而自平坦化材料例如一旋塗玻璃，且旋塗低介電常數介電材料例如SiLK™。一自平坦化介電材料的使用可避免需要執行一接續的平坦化步驟。在一些實施例中，舉例來說，第三介電層309的製作技術可包含一沉積製程，舉例來說，沉積製程包括化學氣相沉積、電漿加強化學氣相沉積、蒸鍍或是旋轉塗佈。在一些實施例中，第三介電層309與第一介電層303可包含相同材料。

請參考圖23，在一些實施例中，舉例來說，第四介電層311可包含氮化矽、氮化氧化矽、氮氧化矽、類似物或其組合。舉例來說，第四介電層311的製作技術可包含化學氣相沉積、電漿加強化學氣相沉積或是其他可應用的沉積製程。在一些實施例中第四介電層311可當成一阻障層，以避免濕氣進入多個下層(例如第三介電層309與中間介電層307)。在一些實施例中，第三介電層309的厚度T6大於第四介電層311的厚度T7。

請參考圖23，第一介電層303、第二介電層305、中間介電層307、第三介電層309以及第四介電層311可一起配置成一介電堆疊DS。

請參考圖23，一第四遮罩層607可形成在介電堆疊DS上。第四遮罩層607可為一光阻層並可包括複數個第三對準標記325的圖案。

請參考圖24，可執行例如一非等向性乾蝕刻製程的一蝕刻製程，以移除第四介電層311的一些部分、第三介電層309的一些部分以及複數個去耦合特徵323的一些部分，以形成複數個標記開口311O。複數個標記開口311O的各側壁可呈錐形。

請參考圖25，可形成一隔離層以完全填滿複數個標記開口311O。隔離層可包括一螢光材料。在一些實施例中，螢光材料可為偶氮苯(azobenzene)。在一些實施例中，舉例來說，隔離層的製作技術可包含化學氣相沉積。可執行例如化學機械研磨的一平坦化製程，直到第四介電層311暴露為止，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，且同時將隔離層轉換成複數個第三對準標記325。由於複數個第三對準標記325的輪廓藉由複數個標記開口311O所決定。複數個第三對準標記325的各側壁可呈錐形。

為了簡潔、清楚及便於描述起見，僅描述一個去耦合特徵323以及一個第三對準標記325。

在一些實施例中，在去耦合特徵232的該等側壁323SW的二凹處323V之間的寬度W1，可大於第三對準標記325之上表面325TS的寬度W2。在一些實施例中，第三對準標記325之上表面325TS的寬度W2，可大於在中間介電層307與第三介電層309之間的一界面處的第三對準標記325的寬度W3。在一些實施例中，在中間介電層307與第三介電層309之間的一界面處的第三對準標記325的寬度W3，可大於第三對準標記325之下表面325BS的寬度W4。在一些實施例中，在中間介電層307與第三介電層309之間的一界面處的第三對準標記325的寬度W3，可大於去耦合特徵323之下表面323BS的寬度W5。在一些實施例中，寬度W1與寬度W5之間的寬度比可介於大約1.5：1到大約1.1：1之間或是介於大約1.3：1到大約1.1：1之間。

包括螢光材料的複數個第三對準標記325可在接下來的晶圓接合製程改善光學辨識。

圖26是剖視示意圖，例示本揭露另一實施例的半導體元件。

請參考圖26，半導體元件1D可具有類似於如圖25所述的一結構。在圖26中相同或類似於如圖25的元件已經標示成類似的元件編號，且已省略其重複的描述。

在半導體元件1D中，第三對準標記325的下表面325BS可設置在去耦合特徵323上，而不是延伸到去耦合特徵323。

由於本揭露該半導體元件的設計，在晶圓接合製程期間，包括螢光材料的該複數個對準標記105、205、325可改善光學辨識(optical recognition)。此外，在接合期間，互補的設計使該複數個第一對準標記105以及該複數個第二對準標記205變成相互參考。因此，可改善該半導體元件1A的良率以及可靠度。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 1S:第一組對準標記 10:製備方法 100:第一晶圓 101:第一基底 103:第一導電特徵 105:第一對準標記 107:第一下襯墊 109:第一上襯墊 2S:第二組對準標記 20:製備方法 200:第二晶圓 201:第二基底 203:第二導電特徵 205:第二對準標記 207:第二下襯墊 209:第二上襯墊 3S:第三組對準標記 301:第三基底 303:第一介電層 305:第二介電層 307:中間介電層 307E:擴展開口 307O:開口 309:第三介電層 311:第四介電層 311O:標記開口 313:第二導電特徵 315:下阻障層 315SW:側壁 317:中間導電層 317SW:側壁 319:上阻障層 319SW:側壁 321:間隙子阻障層 323:去耦合特徵 323BS:下表面 323SW:側壁 323V:凹處 325:第三對準標記 325BS:下表面 325TS:上表面 4S:第四組對準標記 5S:第五組對準標記 501:第一材料 503:第二材料 505:第三材料 507:第四材料 509:第五材料 511:隔離層 601:第一遮罩層 603:第二遮罩層 605:第三遮罩層 607:第四遮罩層 DS:介電堆疊 S:方向 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 T1:厚度 T2:厚度 T3:厚度 T4:厚度 T5:厚度 T6:厚度 T7:厚度 W1:寬度 W2:寬度 W3:寬度 W4:寬度 W5:寬度 X:方向 Y:方向 Z:方向

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。圖1是流程示意圖，例示本揭露一實施例之半導體元件的製備方法。圖2到圖5是剖視示意圖，例示本揭露一實施例製備半導體元件之一流程的部分。圖6是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖7及圖8是剖視示意圖，例示本揭露一實施例製備半導體元件之一流程的部分沿圖6之剖線A-A’的剖面。圖9是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖10是剖視示意圖，例示本揭露一實施例製備半導體元件之一流程的部分沿圖9之剖線A-A’的剖面。圖11是頂視示意圖，例示本揭露一實施例的中間半導體元件。圖12是剖視示意圖，例示本揭露一實施例製備半導體元件之一流程的部分沿圖11之剖線A-A’的剖面。圖13是頂視示意圖，例示本揭露另一實施例的半導體元件。圖14是流程示意圖，例示本揭露另一實施例之半導體元件的製備方法。圖15到圖25是剖視示意圖，例示本揭露另一實施例製備半導體元件之一流程的部分。圖26是剖視示意圖，例示本揭露另一實施例的半導體元件。

1A:半導體元件 100:第一晶圓 101:第一基底 103:第一導電特徵 105:第一對準標記 107:第一下襯墊 109:第一上襯墊 200:第二晶圓 201:第二基底 203:第二導電特徵 205:第二對準標記 207:第二下襯墊 209:第二上襯墊 Z:方向

Claims

一種半導體元件，包括：一第一晶圓，包括：一第一基底；以及複數個第一對準標記，設置在該基底上且相互平行；以及一去耦合特徵，設置在位在其中一個第一對準標記之下的一介電堆疊中並具有一瓶形輪廓，其中該去耦合特徵包括一多孔低介電常數材料；一第二晶圓，設置在該第一晶圓上，並包括：複數個第二對準標記，設置在該複數個第一對準標記上；其中在頂視圖中，該複數個第二對準標記平行於該複數個第一對準標記設置，且鄰近該複數個第一對準標記設置；其中該複數個第一對準標記與該複數個第二對準標記包括一螢光材料；其中該複數個第一對準標記與該複數個第二對準標記一起配置成一第一組對準標記。
如請求項1所述之半導體元件，其中該螢光材料包括偶氮苯。
如請求項2所述之半導體元件，還包括一第二組對準標記，沿一第一方向與該第一組對準標記分隔開；其中該第一組對準標記沿一第二方向延伸，該第二方向垂直於該第一方向，且該第二組對準標記沿著該第一方向延伸。
如請求項3所述之半導體元件，還包括一第三組對準標記，沿該第二方向而與該第一組對準標記分隔開；其中該第三組對準標記沿該第一方向延伸。
如請求項4所述之半導體元件，還包括一第四組對準標記，沿一方向與該第一組對準標記分隔開，該方向相對該第一方向與該第二方向傾斜；其中該第四組對準標記沿該第二方向延伸。
如請求項4所述之半導體元件，還包括一第五組對準標記，沿一方向而與該第一組對準標記分隔開，該方向相對於該第一方向與該第二方向傾斜；其中該第五組對準標記沿該第一方向延伸。
如請求項2所述之半導體元件，其中該第一晶圓包括複數個第一導電特徵，垂直地圍繞該複數個第一對準標記設置。
如請求項7所述之半導體元件，其中該第一晶圓包括一第一下襯墊，設置在該複數個第一導電特徵與該複數個第一對準標記之間。
如請求項8所述之半導體元件，其中該第一晶圓包括一第一上襯墊，設置在該複數個第一對準標記上以及在該第一下襯墊上。
如請求項9所述之半導體元件，其中該第二晶圓包括一第二上襯墊，設置在該複數個第二對準標記與該第一上襯墊之間。
如請求項10所述之半導體元件，其中該第二晶圓包括複數個第二導電特徵，垂直地圍繞該複數個第二對準標記以及設置在該第二上襯墊上。
如請求項11所述之半導體元件，其中該第二晶圓包括一第二下襯墊，設置在該複數個第二對準標記與該複數個第二導電特徵之間，以及在該複數個第二導電特徵與該第二上襯墊之間。
如請求項2所述之半導體元件，其中該第一晶圓配置成多個邏輯晶片，且該第二晶圓配置成多個記憶體晶片。
如請求項2所述之半導體元件，其中該第一晶圓配置成多個記憶體晶片，且該第二晶圓配置成多個記憶體晶片。
如請求項1所述之半導體元件，其中該介電堆疊包括一第一介電層、一第二介電層、一中間介電層、一第三介電層以及一第四介電層，該第一介電層設置在該基底上，該第二介電層設置在該第一介電層上，該中間介電層設置在該第二介電層上，該第三介電層設置在該中間介電層上，該第四介電層設置在該第三介電層上，且該二第二導電特徵以及該去耦合特徵設置在該中間介電層中。
如請求項15所述之半導體元件，其中該對準標記沿著該第四介電層與該第三介電層設置，且設置在該去耦合特徵上。
如請求項15所述之半導體元件，其中該第三對準標記沿著該第四介電層與該第三介電層設置，並延伸到該去耦合特徵。
如請求項15所述之半導體元件，其中在該去耦合特徵之多個側壁的二凹處之間的一寬度，大於該第三對準標記之一上表面的一寬度。
一種半導體元件的製備方法，包括：提供一第一基底，該第一基底具有一介電堆疊；形成一去耦合特徵在該介電堆疊中，且該去耦合特徵具有一瓶形剖面輪廓；形成複數個第一對準標記在該第一基底上且相互平行，其中該第一基底與該複數個第一對準標記一起配置成依第一晶圓；提供一第二晶圓，該第二晶圓包括相互平行的複數個第二對準標記；以及將該第二晶圓接合到該第一晶圓上；其中在頂視圖中，該複數個第二對準標記平行於該複數個第一對準標記設置，並鄰近該複數個第一對準標記設置；其中該複數個第一對準標記與該複數個第二對準標記包括一螢光材料。
如請求項19所述之半導體元件的製備方法，其中該螢光材料包括偶氮苯，且該複數個第一對準標記與該複數個第二對準標記一起配置成一第一組對準標記。
如請求項20所述之半導體元件的製備方法，還包括一第二組對準標記，沿一第一方向而與該第一組對準標記分隔開；其中該第一組對準標記沿一第二方向延伸，該第二方向垂直於該第一方向，而該第二組對準標記沿該第一方向延伸。
如請求項21所述之半導體元件的製備方法，還包括一第三組對準標記，沿該第二方向而與該第一組對準標記分隔開；其中該第三組對準標記沿該第一方向延伸。
如請求項22所述之半導體元件的製備方法，還包括一第四組對準標記，沿一方向與該第一組對準標記分隔開，該方向相對該第一方向與該第二方向傾斜；其中該第四組對準標記沿該第二方向延伸。
如請求項22所述之半導體元件的製備方法，還包括一第五組對準標記，沿一方向而與該第一組對準標記分隔開，該方向相對於該第一方向與該第二方向傾斜；其中該第五組對準標記沿該第一方向延伸。
如請求項20所述之半導體元件的製備方法，其中該第一晶圓包括複數個第一導電特徵，垂直地圍繞該複數個第一對準標記設置。
如請求項25所述之半導體元件的製備方法，其中該第一晶圓包括一第一下襯墊，設置在該複數個第一導電特徵與該複數個第一對準標記之間。
如請求項26所述之半導體元件的製備方法，其中該第一晶圓包括一第一上襯墊，設置在該複數個第一對準標記上以及在該第一下襯墊上。
如請求項27所述之半導體元件的製備方法，其中該第二晶圓包括一第二上襯墊，設置在該複數個第二對準標記與該第一上襯墊之間。
如請求項28所述之半導體元件的製備方法，其中該第二晶圓包括複數個第二導電特徵，垂直地圍繞該複數個第二對準標記以及設置在該第二上襯墊上。
如請求項29所述之半導體元件的製備方法，其中該第二晶圓包括一第二下襯墊，設置在該複數個第二對準標記與該複數個第二導電特徵之間，以及在該複數個第二導電特徵與該第二上襯墊之間。
如請求項20所述之半導體元件的製備方法，其中該第一晶圓配置成多個邏輯晶片，且該第二晶圓配置成多個記憶體晶片。
如請求項20所述之半導體元件的製備方法，其中該第一晶圓配置成多個記憶體晶片，且該第二晶圓配置成多個記憶體晶片。
如請求項19所述之半導體元件的製備方法，其中該介電堆疊包括一第一介電層、一第二介電層、一中間介電層、一第三介電層以及一第四介電層，該第一介電層設置在該基底上，該第二介電層設置在該第一介電層上，該中間介電層設置在該第二介電層上，該第三介電層設置在該中間介電層上，該第四介電層設置在該第三介電層上，且該二第二導電特徵以及該去耦合特徵設置在該中間介電層中。
如請求項33所述之半導體元件的製備方法，其中該對準標記沿著該第四介電層與該第三介電層設置，且設置在該去耦合特徵上。
如請求項33所述之半導體元件的製備方法，其中該第三對準標記沿著該第四介電層與該第三介電層設置，並延伸到該去耦合特徵。
如請求項33所述之半導體元件的製備方法，其中在該去耦合特徵之多個側壁的二凹處之間的一寬度，大於該第三對準標記之一上表面的一寬度。