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TWI893315B - 半導體裝置以及其製作方法 - Google Patents

半導體裝置以及其製作方法

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TWI893315B
TWI893315B TW111126263A TW111126263A TWI893315B TW I893315 B TWI893315 B TW I893315B TW 111126263 A TW111126263 A TW 111126263A TW 111126263 A TW111126263 A TW 111126263A TW I893315 B TWI893315 B TW I893315B
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TW
Taiwan
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iii
layer
compound
type doped
semiconductor device
Prior art date
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TW111126263A
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TW202306160A (zh
Inventor
葉治東
廖文榮
Original Assignee
聯華電子股份有限公司
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Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

一種半導體裝置包括III-V族化合物半導體層、III-V族化合物阻障層、閘極溝槽以及P型摻雜III-V族化合物層。III-V族化合物阻障層設置在III-V族化合物半導體層上。閘極溝槽設置在III-V族化合物阻障層中。P型摻雜III-V族化合物層設置在閘極溝槽中，且P型摻雜III-V族化合物層的上表面與III-V族化合物阻障層的上表面大體上共平面。

Description

半導體裝置以及其製作方法
本發明係有關於一種半導體裝置以及其製作方法，尤指一種具有III-V族化合物半導體層的半導體裝置以及其製作方法。
III-V族半導體化合物由於其半導體特性而可應用於形成許多種類的積體電路裝置，例如高功率場效電晶體、高頻電晶體或高電子遷移率電晶體(high electron mobility transistor，HEMT)。在高電子遷移率電晶體中，兩種不同能帶隙(band-gap)的半導體材料係結合而於接面(junction)形成異質接面(heterojunction)而為載子提供通道。近年來，氮化鎵(GaN)系列的材料由於擁有較寬能隙與飽和速率高的特點而適合應用於高功率與高頻率產品。氮化鎵系列的高電子遷移率電晶體由材料本身的壓電效應產生二維電子氣(2DEG)，其電子速度及密度均較高，故可用以增加切換速度。因此，如何通過對於材料、結構或/及製作方法的設計改變來進一步改良以III-V族化合物材料形成的電晶體的電性表現已成為相關領域人士的研究方向。
本發明提供了一種半導體裝置以及其製作方法，利用在III-V族化合 物阻障層的溝槽中形成P型摻雜III-V族化合物層且使P型摻雜III-V族化合物層的上表面與III-V族化合物阻障層的上表面大體上共平面，藉此提升P型摻雜III-V族化合物層的材料品質、改善半導體裝置的電性表現或/及簡化相關製程步驟。
本發明之一實施例提供一種半導體裝置，包括一III-V族化合物半導體層、一III-V族化合物阻障層、一閘極溝槽以及一P型摻雜III-V族化合物層。III-V族化合物阻障層設置在III-V族化合物半導體層上。閘極溝槽設置在III-V族化合物阻障層中。P型摻雜III-V族化合物層設置在閘極溝槽中，且P型摻雜III-V族化合物層的上表面與III-V族化合物阻障層的上表面大體上共平面。
本發明之一實施例提供一種半導體裝置的製作方法，包括下列步驟。在一III-V族化合物半導體層上形成一III-V族化合物阻障層。在III-V族化合物阻障層中形成一閘極溝槽。在閘極溝槽中形成一P型摻雜III-V族化合物層，且P型摻雜III-V族化合物層的上表面與III-V族化合物阻障層的上表面大體上共平面。
10:基底
10B:底表面
10T:上表面
12:緩衝層
20:III-V族化合物半導體層
20B:底表面
20T:上表面
30:III-V族化合物阻障層
30B:底表面
30T:上表面
40:絕緣層
40T:上表面
42:圖案化遮罩層
50:P型摻雜III-V族化合物層
50B:底表面
50T:上表面
62:介電層
64:介電層
91:圖案化製程
92:磊晶成長製程
101:半導體裝置
102:半導體裝置
103:半導體裝置
104:半導體裝置
105:半導體裝置
201:半導體裝置
202:半導體裝置
203:半導體裝置
D1:第一方向
D2:第二方向
DE1:汲極電極
DE2:汲極電極
DS:距離
GE1:閘極電極
GE2:閘極電極
OP1:開口
OP2:開口
R1:第一區
R2:第二區
S10:步驟
S11:步驟
S12:步驟
S13:步驟
S14:步驟
S20:步驟
S21:步驟
S22:步驟
S23:步驟
S24:步驟
S25:步驟
SE1:源極電極
SE2:源極電極
T1:第一電晶體結構
T2:第二電晶體結構
TK1:厚度
TK2:厚度
TR:閘極溝槽
第1圖所繪示為本發明第一實施例之半導體裝置的示意圖。
第2圖至第4圖所繪示為本發明一實施例之半導體裝置的製作方法示意圖，其中第3圖繪示了第2圖之後的狀況示意圖；第4圖繪示了第3圖之後的狀況示意圖。
第5圖所繪示為本發明另一實施例之半導體裝置的示意圖。
第6圖所繪示為本發明另一實施例之半導體裝置的製作方法示意圖。
第7圖所繪示為本發明第二實施例之半導體裝置的示意圖。
第8圖所繪示為本發明第三實施例之半導體裝置的示意圖。
第9圖所繪示為本發明第四實施例之半導體裝置的示意圖。
第10圖所繪示為本發明第五實施例之半導體裝置的示意圖。
第11圖所繪示為本發明第六實施例之半導體裝置的示意圖。
第12圖所繪示為本發明第六實施例之半導體裝置的製作方法流程示意圖。
第13圖與第14圖所繪示為本發明第六實施例之半導體裝置的製作方法示意圖，其中第14圖繪示了第13圖之後的狀況示意圖。
第15圖所繪示為本發明第七實施例之半導體裝置的示意圖。
第16圖所繪示為本發明第七實施例之半導體裝置的製作方法流程示意圖。
第17圖與第18圖所繪示為本發明第七實施例之半導體裝置的製作方法示意圖，其中第18圖繪示了第17圖之後的狀況示意圖。
以下本發明的詳細描述已披露足夠的細節以使本領域的技術人員能夠實踐本發明。以下闡述的實施例應被認為是說明性的而非限制性的。對於本領域的一般技術人員而言顯而易見的是，在不脫離本發明的精神和範圍的情況下，可以進行形式及細節上的各種改變與修改。
在進一步的描述各實施例之前，以下先針對全文中使用的特定用語進行說明。
用語“在...上”、“在...上方”和“在...之上”的含義應當以最寬方式被解讀，以使得“在...上”不僅表示“直接在”某物上而且還包括在某物上且其間有其他居間特徵或層的含義，並且“在...上方”或“在...之上”不僅表示在某物“上方”或“之上”的含義，而且還可以包括其在某物“上方”或“之上”且其間沒有其他居間特徵或層(即，直接在某物上)的含義。
說明書與請求項中所使用的序數例如“第一”、“第二”等用詞，是用以 修飾請求項之元件，除非特別說明，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。
用語“蝕刻”在本文中通常用來描述用以圖案化材料的製程，使得在蝕刻完成後的材料的至少一部分能被留下。當“蝕刻”一材料時，該材料的至少一部分在蝕刻結束後可被保留。與此相反的是，當“移除”材料時，基本上所有的材料可在過程中被除去。然而，在一些實施例中，“移除”可被認為是一個廣義的用語而包括刻蝕。
在下文中使用術語“形成”或“設置”來描述將材料層施加到基底的行為。這些術語旨在描述任何可行的層形成技術，包括但不限於熱生長、濺射、蒸發、化學氣相沉積、磊晶生長、電鍍等。
請參閱第1圖。第1圖所繪示為本發明第一實施例之半導體裝置101的示意圖。如第1圖所示，半導體裝置101包括一III-V族化合物半導體層20、一III-V族化合物阻障層30、一閘極溝槽TR以及一P型摻雜III-V族化合物層50。III-V族化合物阻障層30設置在III-V族化合物半導體層20上。閘極溝槽TR設置在III-V族化合物阻障層30中。P型摻雜III-V族化合物層50設置在閘極溝槽TR中，且P型摻雜III-V族化合物層50的上表面50T與III-V族化合物阻障層30的上表面30T大體上共平面。藉由在閘極溝槽TR中設置P型摻雜III-V族化合物層50可降低半導體裝置101的電阻並使得半導體裝置101可具有正臨界電壓(positive threshold voltage)而可被視為常關式(normally-off)或/及增強型態(enhancement mode，E-mode)電晶體。
在一些實施例中，半導體裝置101可還包括一基底10以及一緩衝層12。III-V族化合物半導體層20可設置在基底10上，且緩衝層12可在一垂直方向(例 如第1圖中所示的第一方向D1)上設置在基底10與III-V族化合物半導體層20之間(例如在基底10的上表面10T與III-V族化合物半導體層20的底表面20B之間)。在一些實施例中，上述的第一方向D1可被視為基底10的厚度方向，而基底10可在第一方向D1上具有相對的一上表面10T與一底表面10B，且上述的緩衝層12、III-V族化合物半導體層20、III-V族化合物阻障層30以及P型摻雜III-V族化合物層50可設置在上表面10T的一側。此外，與第一方向D1大體上正交的水平方向(例如第1圖中所示的第二方向D2以及其他與第一方向D1正交的方向)可大體上與基底10的上表面10T或/及底表面10B平行，但並不以此為限。此外，在本文中所述在垂直方向(例如第一方向D1)上相對較高的位置或/及部件與基底10的底表面10B之間在第一方向D1上的距離可大於在第一方向D1上相對較低的位置或/及部件與基底10的底表面10B之間在第一方向D1上的距離，各部件的下部或底部可比此部件的上部或頂部在第一方向D1上更接近基底10的底表面10B，在某個部件之上的另一部件可被視為在第一方向D1上相對較遠離基底10的底表面10B，而在某個部件之下的另一部件可被視為在第一方向D1上相對較接近基底10的底表面10B。
在一些實施例中，半導體裝置101可還包括一絕緣層40、一閘極電極GE1、一源極電極SE1以及一汲極電極DE1。絕緣層40可設置在III-V族化合物阻障層30上，且絕緣層40可包括一開口OP1在第一方向D1上與閘極溝槽TR對應設置。閘極電極GE1、源極電極SE1以及汲極電極DE1可設置在基底10上。在一些實施例中，閘極電極GE1可在第一方向D1上設置在P型摻雜III-V族化合物層50與絕緣層40上，而源極電極SE1與汲極電極DE1可分別位於閘極電極GE1在一水平方向(例如第二方向D2)的兩相對側，且源極電極SE1與汲極電極DE1可在第一方向D1上位於III-V族化合物阻障層30上。在一些實施例中，閘極電極GE1、源極電極SE1、汲極電極DE1、P型摻雜III-V族化合物層50、絕緣層40、III-V族化合 物阻障層30以及III-V族化合物半導體層20可形成一電晶體結構，例如高電子遷移率電晶體(high electron mobility transistor，HEMT)，但並不以此為限。
在半導體裝置101中，P型摻雜III-V族化合物層50的上表面50T與III-V族化合物阻障層30的上表面30T大體上共平面，也就是說，受製程變異以及製程均勻性的影響，上表面50T可在第一方向D1上略高於上表面30T或略低於上表面30T。舉例來說，在一些實施例中，P型摻雜III-V族化合物層50的上表面50T與III-V族化合物阻障層30的底表面30B之間在第一方向D1上的距離DS可在寬容度為±10%的狀況下等於III-V族化合物阻障層30在第一方向D1上的厚度TK1，故距離DS可大於或等於厚度TK1的0.9倍且小於或等於厚度TK1的1.1倍。
此外，閘極溝槽TR並未在第一方向D1上貫穿III-V族化合物阻障層30，故III-V族化合物阻障層30的一部分可在第一方向D1上位於閘極溝槽TR與III-V族化合物半導體層20之間，且P型摻雜III-V族化合物層50在第一方向D1上的厚度TK2可小於III-V族化合物阻障層30在第一方向D1上的厚度TK1。III-V族化合物阻障層30的厚度TK1可被視為III-V族化合物阻障層30的上表面30T與底表面30B之間在第一方向D1上的距離，而P型摻雜III-V族化合物層50的厚度TK2可被視為P型摻雜III-V族化合物層50的上表面50T與底表面50B之間在第一方向D1上的距離。在一些實施例中，P型摻雜III-V族化合物層50的厚度TK2與III-V族化合物阻障層30的厚度TK1的比值(TK2/TK1)可小於1且大於或等於0.8，藉此使得P型摻雜III-V族化合物層50可盡量靠近III-V族化合物阻障層30與III-V族化合物半導體層20之間的交界面(例如III-V族化合物阻障層30的底表面30B與III-V族化合物半導體層20的上表面20T相連的部分)而發揮所需之降低電阻與達到正臨界電壓的效果且避免P型摻雜III-V族化合物層50直接接觸III-V族化合物半導體層20。舉例來說，在一些實施例中，III-V族化合物阻障層30的厚度TK1可介於50奈米至100奈米之間，而P型摻雜III-V族化合物層50的厚度TK2可介於40奈米至 90奈米之間。
在一些實施例中，開口OP1與閘極溝槽TR可由同一個圖案化製程形成，故開口OP1與閘極溝槽TR可在第一方向D1上對應設置，而開口OP1在第一方向D1上的投影區域與閘極溝槽TR在第一方向D1上的投影區域可大體上相同且互相重疊。在一些實施例中，P型摻雜III-V族化合物層50可將閘極溝槽TR填滿而未設置在閘極溝槽TR之外或僅些微形成在閘極溝槽TR之外，故P型摻雜III-V族化合物層50的上表面50T可在第一方向D1上低於絕緣層40的上表面40T，但並不以此為限。此外，在一些實施例中，閘極電極GE1可在第一方向D1上設置在P型摻雜III-V族化合物層50上並與P型摻雜III-V族化合物層50直接相連，而閘極電極GE1的一部分可在第一方向D1上設置在絕緣層40的上表面40T上。
在一些實施例中，III-V族化合物半導體層20可包括氮化鎵(gallium nitride，GaN)、氮化銦鎵(indium gallium nitride，InGaN)、氮化鋁鎵(aluminum gallium nitride，AlGaN)或其他適合的III-V族化合物半導體材料，III-V族化合物阻障層30可包括氮化鋁鎵、氮化鋁銦(aluminum indium nitride，AlInN)、氮化鋁鎵銦(aluminum gallium indium nitride，AlGaInN)、氮化鋁(aluminum nitride，AlN)其他適合的III-V族化合物阻障材料，而P型摻雜III-V族化合物層50可包括P型摻雜氮化鋁鎵、P型摻雜GaN層或其他適合的P型摻雜III-V族化合物材料。此外，P型摻雜III-V族化合物層50中的P型摻雜物可包括二茂鎂(cyclopentadienyl magnesium，Cp2Mg)、鎂、鈹(Be)、鋅(Zn)、上述材料的組合或其他適合的P型摻雜物。
在一些實施例中，III-V族化合物半導體層20可包括一氮化鎵層，III-V族化合物阻障層30可包括一氮化鋁鎵層，而P型摻雜III-V族化合物層50可包括一P型摻雜氮化鋁鎵層或/及一P型摻雜氮化鎵層。P型摻雜III-V族化合物層50中的P型摻雜氮化鋁鎵層可通過適合的製程(例如磊晶成長製程)直接形成或/及由III-V 族化合物阻障層30的鋁擴散到在III-V族化合物阻障層30上的氮化鎵層中而形成，故P型摻雜III-V族化合物層50中的鋁原子濃度可低於III-V族化合物阻障層30中的鋁原子濃度。換句話說，P型摻雜III-V族化合物層50可包括一P型摻雜AlxGa1-xN層，其中x小於1且大於0。或者，P型摻雜III-V族化合物層50可包括一P型摻雜AlxGa1-xN層，且x小於1且大於或等於0，而當x等於0時即為P型摻雜GaN層。
在一些實施例中，基底10可包括矽基底、碳化矽(SiC)基底、氮化鎵基底、藍寶石(sapphire)基底或其他適合材料所形成之基底，而緩衝層12可包括例如氮化鎵、氮化鋁鎵、氮化鋁銦或其他適合之緩衝材料。閘極電極GE1、源極電極SE1以及汲極電極DE1可分別包括金屬導電材料或其他適合之導電材料。上述之金屬導電材料可包括金(Au)、鎢(W)、鈷(Co)、鎳(Ni)、鈦(Ti)、鉬(Mo)、銅(Cu)、鋁(Al)、鉭(Ta)、鈀(Pd)、鉑(Pt)、上述材料之化合物、複合層或合金，但並不以此為限。絕緣層40可包括氧化物絕緣材料、氮化物絕緣材料或其他適合的絕緣材料。
請參閱第1圖至第4圖。第2圖至第4圖所繪示為本發明一實施例之半導體裝置的製作方法示意圖，而第1圖可被視為繪示了第4圖之後的狀況示意圖。如第1圖所示，本實施例的半導體裝置的製作方法可包括下列步驟。在III-V族化合物半導體層20上形成III-V族化合物阻障層30，在III-V族化合物阻障層30中形成閘極溝槽TR，並在閘極溝槽TR中形成P型摻雜III-V族化合物層50，且P型摻雜III-V族化合物層50的上表面50T與III-V族化合物阻障層30的上表面30T大體上共平面。
進一步說明，本實施例的半導體裝置的製作方法可包括但並不限於下列步驟。首先，如第2圖所示，可在基底10上依序形成緩衝層12、III-V族化合物半導體層20以及III-V族化合物阻障層30，並在III-V族化合物阻障層30上形成 一絕緣層40。然後，如第3圖所示，形成開口OP1以及閘極溝槽TR，開口OP1在第一方向D1上貫穿絕緣層40，且開口OP1在第一方向D1上與閘極溝槽TR對應。在一些實施例中，開口OP1與閘極溝槽TR可由一圖案化製程91形成。舉例來說，在一些實施例中，圖案化製程91可包括一蝕刻步驟，而在此蝕刻步驟之前可先在絕緣層40上形成一圖案化遮罩層42，並以此圖案化遮罩層42為蝕刻遮罩對絕緣層40以及III-V族化合物阻障層30進行蝕刻而形成開口OP1以及閘極溝槽TR。如第3圖至第4圖所示，在圖案化製程91之後可將圖案化遮罩層42移除，並進行一磊晶成長製程92，以在閘極溝槽TR中形成P型摻雜III-V族化合物層50。在一些實施例中，磊晶成長製程92可包括一選擇性磊晶成長製程，而P型摻雜III-V族化合物層50僅會自閘極溝槽TR所暴露出的III-V族化合物阻障層30的表面開始以磊晶成長方式形成而不會自絕緣層40以及被絕緣層40覆蓋的III-V族化合物阻障層30的上表面30T產生磊晶成長。此外，藉由磊晶成長的材料選擇或/及製程條件控制，可使P型摻雜III-V族化合物層50自閘極溝槽TR的內側側壁上的成長速率大於自閘極溝槽TR的底部表面上的成長速率，藉此控制P型摻雜III-V族化合物層50形成在閘極溝槽TR之內且較不易形成在閘極溝槽TR之外。
然後，如第4圖與第1圖所示，在P型摻雜III-V族化合物層50形成之後，可形成閘極電極GE1、源極電極SE1以及汲極電極DE1，從而形成半導體裝置101。在一些實施例中，閘極電極GE1可形成在P型摻雜III-V族化合物層50以及絕緣層40上，而源極電極SE1以及汲極電極DE1可形成在絕緣層40上，但並不以此為限。在一些實施例中，源極電極SE1與汲極電極DE1可分別部分延伸至III-V族化合物阻障層30中。通過本實施例的製作方法，P型摻雜III-V族化合物層50可以自對準(self-aligned)的方式形成在閘極溝槽TR中，故可不需對P型摻雜III-V族化合物層50進行蝕刻製程而可因此避免蝕刻製程對於P型摻雜III-V族化合物層50或/及III-V族化合物阻障層30的蝕刻傷害，進而可提升P型摻雜III-V族 化合物層50的材料品質、改善半導體裝置的電性表現或/及簡化相關製程步驟。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參閱第5圖。第5圖所繪示為本發明另一實施例之半導體裝置201的示意圖。如第5圖所示，在一些實施例中，基底10可包括一第一區R1與一第二區R2，上述的緩衝層12、III-V族化合物半導體層20、III-V族化合物阻障層30以及絕緣層40可設置在基底10的第一區R1與第二區R2之上，上述的閘極溝槽TR、P型摻雜III-V族化合物層50以及開口OP1可設置在基底10的第一區R1之上，上述的閘極電極GE1可被視為一第一閘極電極設置在基底10的第一區R1之上，而上述的源極電極SE1與汲極電極DE1可分別被視為一第一源極電極與一第一汲極電極設置在基底10的第一區R1之上。此外，半導體裝置201可還包括一第二閘極電極(例如第5圖中所示的閘極電極GE2)、一第二源極電極(例如第5圖中所示的源極電極SE2)以及一第二汲極電極(例如第5圖中所示的汲極電極DE2)設置在基底10的第二區R2之上。閘極電極GE2可設置在第二區R2上的III-V族化合物阻障層30與絕緣層40上，閘極電極GE2可與絕緣層40中的另一個開口OP2對應設置，開口OP2可暴露出第二區R2上的III-V族化合物阻障層30，而閘極電極GE2可通過開口OP2而與III-V族化合物阻障層30接觸。源極電極SE2與汲極電極DE2可分別位於閘極電極GE2在一水平方向(例如第二方向D2)的兩相對側，且源極電極SE2與汲極電極DE2可在第一方向D1上位於第二區R2上的III-V族化合物阻障層30上。
在一些實施例中，閘極電極GE2的材料組成可與閘極電極GE1的材料組成相似，而源極電極SE2與汲極電極DE2的材料組成可與源極電極SE1與汲極電極DE1的材料組成相似，但並不以此為限。在一些實施例中，閘極電極GE1、 源極電極SE1、汲極電極DE1、P型摻雜III-V族化合物層50以及位於第一區R1上的絕緣層40、III-V族化合物阻障層30以及III-V族化合物半導體層20可形成一第一電晶體結構T1，而閘極電極GE2、源極電極SE2、汲極電極DE2以及位於第二區R2上的絕緣層40、III-V族化合物阻障層30以及III-V族化合物半導體層20可形成一第二電晶體結構T2，其中具有P型摻雜III-V族化合物層50的第一電晶體結構T1可被視為增強型態(E-mode)電晶體，而不具有閘極溝槽TR以及P型摻雜III-V族化合物層50的第二電晶體結構T2可被視為空乏型態(depletion mode，D-mode)電晶體，但並不以此為限。
請參閱第5圖與第6圖。第6圖所繪示為本發明另一實施例之半導體裝置的製作方法示意圖，而第5圖可被視為繪示了第6圖之後的狀況示意圖。如第6圖所示，緩衝層12、III-V族化合物半導體層20、III-V族化合物阻障層30以及絕緣層40可同時形成在第一區R1與第二區R2的基底10之上，且閘極溝槽TR、P型摻雜III-V族化合物層50以及開口OP1可形成在基底10的第一區R1之上。在形成P型摻雜III-V族化合物層50時，第二區R2上的III-V族化合物阻障層30可被絕緣層40完全覆蓋，故可避免以磊晶成長製程形成的P型摻雜III-V族化合物層50形成在第二區R2上的III-V族化合物阻障層30上。然後，如6圖與第5圖所示，在P型摻雜III-V族化合物層50形成之後，可在第一區R1上形成閘極電極GE1、源極電極SE1以及汲極電極DE1，並在第二區R2上形成閘極電極GE2、源極電極SE2以及汲極電極DE2。閘極電極GE1可形成在位於第一區R1上的III-V族化合物阻障層30之上並在第一方向D1上與開口OP1對應，而閘極電極GE2可形成在位於第二區R2上的III-V族化合物阻障層30之上並在第一方向D1上與開口OP2對應。在一些實施例中，閘極電極GE1與閘極電極GE2可由同一製程(例如一導電層的成膜製程以及對此導電層進行圖案化的圖案化製程)一併形成而具有相同的材料組成，而開口OP2可在P型摻雜III-V族化合物層50形成之後以及閘極電極GE2形成之前形成 在第二區R2上的絕緣層40中。此外，源極電極SE1與汲極電極DE1可為包括閘極電極GE1的第一電晶體結構T1的源極電極與汲極電極而形成在位於第一區R1上的III-V族化合物阻障層30之上，且源極電極SE2與汲極電極DE2可為包括閘極電極GE2的第二電晶體結構T2的源極電極與汲極電極而形成在位於第二區R2上的III-V族化合物阻障層30之上。在一些實施例中，源極電極SE1、汲極電極DE1、源極電極SE2與汲極電極DE2可由同一製程(例如一導電層的成膜製程以及對此導電層進行圖案化的圖案化製程)一併形成而具有相同的材料組成，但並不以此為限。換句話說，不同型態的第一電晶體結構T1與第二電晶體結構T2的至少一部分可由相同製程一併形成，藉此達到製程簡化的效果。
請參閱第7圖。第7圖所繪示為本發明第二實施例之半導體裝置102的示意圖。如第7圖所示，在一些實施例中，P型摻雜III-V族化合物層50的一部分可在第一方向D1上設置在絕緣層40上，而在絕緣層40上的P型摻雜III-V族化合物層50可在第一方向D1上位於絕緣層40與閘極電極GE1之間。舉例來說，由磊晶成長製程形成的P型摻雜III-V族化合物層50可能會部分形成在閘極溝槽TR之外而導致P型摻雜III-V族化合物層50的一部分在第一方向D1上形成在絕緣層40上，但並不以此為限。此外，本實施例的P型摻雜III-V族化合物層50的設置狀況亦可視設計需要應用在本發明的其他實施例中(例如應用在上述第5圖以及後續其他實施例中的第一電晶體結構T1中)。
請參閱第8圖。第8圖所繪示為本發明第三實施例之半導體裝置103的示意圖。如第8圖所示，在一些實施例中，P型摻雜III-V族化合物層50的上表面50T可包括一凹陷表面，上表面50T的一部分(例如最低部分)可在第一方向D1上略低於III-V族化合物阻障層30的上表面30T，而上表面50T與III-V族化合物阻障層30的底表面30B之間在第一方向D1上的距離DS可略小於III-V族化合物阻障層30在第一方向D1上的厚度TK1。在一些實施例中，可在閘極電極GE1形成之前， 先對P型摻雜III-V族化合物層50進行平坦化製程(例如化學機械研磨製程或其他適合的平坦化方法)，用以移除閘極溝槽TR之外的P型摻雜III-V族化合物層50(例如上述第7圖中所示P型摻雜III-V族化合物層50的狀況)，而P型摻雜III-V族化合物層50的上表面50T可受此平坦化製程影響而具有略為凹陷的表面。此外，本實施例的P型摻雜III-V族化合物層50的上表面50T包括一凹陷(concave)表面的狀況亦可視設計需要應用在本發明的其他實施例中(例如應用在上述第5圖以及後續其他實施例中的第一電晶體結構T1中)。
請參閱第9圖。第9圖所繪示為本發明第四實施例之半導體裝置104的示意圖。如第9圖所示，在一些實施例中，P型摻雜III-V族化合物層50的一部分可在水平方向(例如第二方向D2)上設置在絕緣層40的側邊上，而P型摻雜III-V族化合物層50的上表面50T可被視為下凹(recess)表面，但並不以此為限。此外，本實施例的P型摻雜III-V族化合物層50的設置狀況亦可視設計需要應用在本發明的其他實施例中(例如應用在上述第5圖以及後續其他實施例中的第一電晶體結構T1中)。
請參閱第10圖。第10圖所繪示為本發明第五實施例之半導體裝置105的示意圖。如第10圖所示，在一些實施例中，源極電極SE1與汲極電極DE1可分別在第一方向D1上貫穿絕緣層40而部分設置在III-V族化合物阻障層30中。此外，本實施例的源極電極SE1與汲極電極DE1的設置狀況亦可視設計需要應用在本發明的其他實施例中(例如應用在上述第5圖以及後續其他實施例中的第一電晶體結構T1中)。
請參閱第11圖。第11圖所繪示為本發明第六實施例之半導體裝置202的示意圖。如第11圖所示，與上述第5圖中的半導體裝置201不同的地方在於，半導體裝置202可還包括一介電層62，介電層62可覆蓋絕緣層40、閘極電極GE1以及閘極電極GE2，而源極電極SE1、汲極電極DE1、源極電極SE2以及汲極電 極DE2可分別貫穿介電層62與絕緣層40而部分設置在III-V族化合物阻障層30中。介電層62可包括單層或多層的介電材料例如氧化物介電材料或其他適合的介電材料。在一些實施例中，部分的源極電極SE1可設置在介電層62上並位於閘極電極GE1與汲極電極DE1之間，用以調整閘極電極GE1與汲極電極DE1之間的電場分布狀況，但並不以此為限。
請參閱第11圖至第14圖。第12圖所繪示為本發明第六實施例之半導體裝置202的製作方法流程示意圖，第13圖與第14圖所繪示為本實施例之半導體裝置的製作方法示意圖，且第11圖可被視為繪示了第14圖之後的狀況示意圖。如第12圖與第13圖所示，在一些實施例中，可先進行步驟S10，在基底的第一區R1與一第二區R2上同時且依序形成緩衝層12、III-V族化合物半導體層20、III-V族化合物阻障層30與絕緣層40，並在第一區R1上的絕緣層40中形成開口OP1且在第一區R1上的III-V族化合物阻障層30中形成閘極溝槽TR。然後，可進行步驟S11，在閘極溝槽TR中形成P型摻雜III-V族化合物層50，在形成P型摻雜III-V族化合物層50時，第二區R2上的III-V族化合物阻障層30可被絕緣層40完全覆蓋，故可避免以磊晶成長製程形成的P型摻雜III-V族化合物層50形成在第二區R2上的III-V族化合物阻障層30上。然後，如第12圖與第14圖所示，可進行步驟S12，形成閘極電極GE1與閘極電極GE2。在一些實施例中，開口OP2可在P型摻雜III-V族化合物層50形成之後以及閘極電極GE2形成之前形成，但並不以此為限。如第12圖與第11圖所示，在閘極電極GE1與閘極電極GE2形成之後，可進行步驟S13，形成介電層62覆蓋閘極電極GE1、閘極電極GE2以及絕緣層40。在介電層62形成之後，可進行步驟S14，形成源極電極SE1、汲極電極DE1、源極電極SE2以及汲極電極DE2。換句話說，閘極電極與源極/汲極電極可由不同製程分別形成，閘極電極GE1與閘極電極GE2可在源極電極SE1、汲極電極DE1、源極電極SE2以及汲極電極DE2之前形成，不同型態的第一電晶體結構T1與第二電晶體結構T2可 一併形成在基底10上，且第一電晶體結構T1與第二電晶體結構T2的至少一部分(例如閘極電極或源極/汲極電極)可由相同製程一併形成，藉此達到製程簡化的效果。此外，由於第一電晶體結構T1的增強型態可藉由在III-V族化合物阻障層30中形成閘極溝槽TR並在閘極溝槽TR中形成P型摻雜III-V族化合物層50來達成，故可在同一個基底10上製作不同型態的第一電晶體結構T1與第二電晶體結構T2，且第一電晶體結構T1與第二電晶體結構T2對應的部分材料層(例如緩衝層12、III-V族化合物半導體層20、III-V族化合物阻障層30)可同時形成在同一個基底10上。
請參閱第15圖。第15圖所繪示為本發明第七實施例之半導體裝置203的示意圖。與上述第5圖中的半導體裝置201不同的地方在於，半導體裝置203可還包括介電層62以及一介電層64。介電層62可設置在絕緣層40上，而介電層64可設置在介電層62上。源極電極SE1、汲極電極DE1、源極電極SE2以及汲極電極DE2可分別在第一方向D1上貫穿介電層62以及絕緣層40，藉此與III-V族化合物阻障層30接觸。閘極電極GE1可在第一方向D1上貫穿介電層64與介電層62而與P型摻雜III-V族化合物層50相連，而閘極電極GE2可在第一方向D1上貫穿介電層64、介電層62以及絕緣層40而與III-V族化合物阻障層30接觸。介電層64可包括單層或多層的介電材料例如氧化物介電材料或其他適合的介電材料。
請參閱第15圖至第18圖。第16圖所繪示為本發明第七實施例之半導體裝置203的製作方法流程示意圖，第17圖與第18圖所繪示為本實施例之半導體裝置的製作方法示意圖，且第15圖可被視為繪示了第18圖之後的狀況示意圖。如第16圖與第17圖所示，在一些實施例中，可先進行步驟S20，在基底的第一區R1與一第二區R2上同時且依序形成緩衝層12、III-V族化合物半導體層20、III-V族化合物阻障層30與絕緣層40，並在第一區R1上的絕緣層40中形成開口OP1且在第一區R1上的III-V族化合物阻障層30中形成閘極溝槽TR。然後，可進行步驟 S21，在閘極溝槽TR中形成P型摻雜III-V族化合物層50，在形成P型摻雜III-V族化合物層50時，第二區R2上的III-V族化合物阻障層30可被絕緣層40完全覆蓋，故可避免以磊晶成長製程形成的P型摻雜III-V族化合物層50形成在第二區R2上的III-V族化合物阻障層30上。然後，如第16圖與第18圖所示，可進行步驟S22，形成介電層62覆蓋絕緣層40與P型摻雜III-V族化合物層50。在介電層62形成之後，可進行步驟S23，形成源極電極SE1、汲極電極DE1、源極電極SE2以及汲極電極DE2。然後，如第16圖與第15圖所示，可進行步驟S24，形成介電層64覆蓋介電層62、源極電極SE1、汲極電極DE1、源極電極SE2以及汲極電極DE2。之後，可進行步驟S25，形成閘極電極GE1與閘極電極GE2。換句話說，閘極電極與源極/汲極電極可由不同製程分別形成，閘極電極GE1與閘極電極GE2可在源極電極SE1、汲極電極DE1、源極電極SE2以及汲極電極DE2之後形成，不同型態的第一電晶體結構T1與第二電晶體結構T2可一併形成在基底10上，且第一電晶體結構T1與第二電晶體結構T2的至少一部分(例如閘極電極或源極/汲極電極)可由相同製程一併形成，藉此達到製程簡化的效果。此外，由於第一電晶體結構T1的增強型態可藉由在III-V族化合物阻障層30中形成閘極溝槽TR並在閘極溝槽TR中形成P型摻雜III-V族化合物層50來達成，故可在同一個基底10上製作不同型態的第一電晶體結構T1與第二電晶體結構T2，且第一電晶體結構T1與第二電晶體結構T2對應的部分材料層(例如緩衝層12、III-V族化合物半導體層20、III-V族化合物阻障層30)可同時形成在同一個基底10上。
綜上所述，在本發明的半導體裝置以及其製作方法中，可在位於III-V族化合物阻障層中的閘極溝槽內形成P型摻雜III-V族化合物層且使P型摻雜III-V族化合物層的上表面與III-V族化合物阻障層的上表面大體上共平面，而設置在閘極溝槽中的P型摻雜III-V族化合物層可用以降低半導體裝置的電阻並使半導體裝置具有正臨界電壓。此外，P型摻雜III-V族化合物層可以磊晶成長的方式形 成在閘極溝槽中，故可不需對P型摻雜III-V族化合物層進行蝕刻製程而可因此避免蝕刻製程造成的負面影響，進而可提升P型摻雜III-V族化合物層的材料品質、改善半導體裝置的電性表現或/及簡化相關製程步驟。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:基底 10B:底表面 10T:上表面 12:緩衝層 20:III-V族化合物半導體層 20B:底表面 20T:上表面 30:III-V族化合物阻障層 30B:底表面 30T:上表面 40:絕緣層 40T:上表面 50:P型摻雜III-V族化合物層 50B:底表面 50T:上表面 101:半導體裝置 D1:第一方向 D2:第二方向 DE1:汲極電極 DS:距離 GE1:閘極電極 OP1:開口 SE1:源極電極 TK1:厚度 TK2:厚度 TR:閘極溝槽

Claims (19)

  1. 一種半導體裝置，包括： 一III-V族化合物半導體層； 一III-V族化合物阻障層，設置在該III-V族化合物半導體層上； 一閘極溝槽，設置在該III-V族化合物阻障層中；以及 一P型摻雜III-V族化合物層，設置在該閘極溝槽中，其中該P型摻雜III-V族化合物層的上表面與該III-V族化合物阻障層的上表面共平面，且該P型摻雜III-V族化合物層的該上表面包括一凹陷表面。
  2. 如請求項1所述之半導體裝置，其中該P型摻雜III-V族化合物層的該上表面與該III-V族化合物阻障層的底表面之間在一垂直方向上的距離是在寬容度為±10%的狀況下等於該III-V族化合物阻障層在該垂直方向上的厚度。
  3. 如請求項1所述之半導體裝置，其中該P型摻雜III-V族化合物層在一垂直方向上的厚度與該III-V族化合物阻障層在該垂直方向上的厚度的比值小於1且大於或等於0.8。
  4. 如請求項1所述之半導體裝置，其中該P型摻雜III-V族化合物層包括一P型摻雜氮化鋁鎵層，該III-V族化合物阻障層包括一氮化鋁鎵層，且該P型摻雜III-V族化合物層中的鋁原子濃度低於該III-V族化合物阻障層中的鋁原子濃度。
  5. 如請求項1所述之半導體裝置，其中該P型摻雜III-V族化合物層包括一P型摻雜Al xGa 1-xN層，且x小於1且大於0。
  6. 如請求項1所述之半導體裝置，其中該P型摻雜III-V族化合物層包括一P型摻雜氮化鎵層。
  7. 如請求項1所述之半導體裝置，還包括： 一絕緣層，設置在該III-V族化合物阻障層上，其中該絕緣層包括一開口在一垂直方向上與該閘極溝槽對應；以及 一閘極電極，設置在該P型摻雜III-V族化合物層上。
  8. 如請求項7所述之半導體裝置，其中該閘極電極的一部分在該垂直方向上設置在該絕緣層上。
  9. 如請求項7所述之半導體裝置，其中該P型摻雜III-V族化合物層的該上表面在該垂直方向上低於該絕緣層的上表面。
  10. 一種半導體裝置的製作方法，包括： 在一III-V族化合物半導體層上形成一III-V族化合物阻障層； 在該III-V族化合物阻障層中形成一閘極溝槽； 在該閘極溝槽中形成一P型摻雜III-V族化合物層，其中該P型摻雜III-V族化合物層的上表面與該III-V族化合物阻障層的上表面共平面； 在形成該閘極溝槽之前，在該III-V族化合物阻障層上形成一絕緣層，其中該III-V族化合物半導體層、該III-V族化合物阻障層以及該絕緣層形成在一基底的一第一區與一第二區之上； 形成一開口在一垂直方向上貫穿該絕緣層，其中在該閘極溝槽形成之後，該開口在該垂直方向上與該閘極溝槽對應； 在該P型摻雜III-V族化合物層以及該絕緣層上形成一第一閘極電極，其中該開口、該閘極溝槽、該P型摻雜III-V族化合物層以及該第一閘極電極形成在該基底的該第一區之上；以及 在位於該第二區上的該III-V族化合物阻障層之上形成一第二閘極電極，其中該第一閘極電極與該第二閘極電極是由同一製程一併形成。
  11. 如請求項10所述之半導體裝置的製作方法，其中該開口與該閘極溝槽是由一圖案化製程形成。
  12. 如請求項10所述之半導體裝置的製作方法，還包括： 在位於該第一區上的該III-V族化合物阻障層之上形成一第一源極電極以及一第一汲極電極，其中該第一源極電極與該第一汲極電極為包括該第一閘極電極的一第一電晶體結構的一源極電極與一汲極電極；以及 在位於該第二區上的該III-V族化合物阻障層之上形成一第二源極電極以及一第二汲極電極，其中該第二源極電極與該第二汲極電極為包括該第二閘極電極的一第二電晶體結構的一源極電極與一汲極電極，且該第一源極電極、該第一汲極電極、該第二源極電極與該第二汲極電極是由同一製程一併形成。
  13. 如請求項12所述之半導體裝置的製作方法，其中該第一電晶體結構為增強型態(enhancement mode，E-mode)電晶體，且該第二電晶體結構為空乏型態(depletion mode，D-mode)電晶體。
  14. 如請求項10所述之半導體裝置的製作方法，其中該P型摻雜III-V族化合物層是以一選擇性磊晶成長製程形成。
  15. 如請求項10所述之半導體裝置的製作方法，其中該P型摻雜III-V族化合物層的該上表面與該III-V族化合物阻障層的底表面之間在該垂直方向上的距離是在寬容度為±10%的狀況下等於該III-V族化合物阻障層在該垂直方向上的厚度。
  16. 如請求項10所述之半導體裝置的製作方法，其中該P型摻雜III-V族化合物層在該垂直方向上的厚度與該III-V族化合物阻障層在該垂直方向上的厚度的比值小於1且大於或等於0.8。
  17. 如請求項10所述之半導體裝置的製作方法，其中該P型摻雜III-V族化合物層包括一P型摻雜氮化鋁鎵層，該III-V族化合物阻障層包括一氮化鋁鎵層，且該P型摻雜III-V族化合物層中的鋁原子濃度低於該III-V族化合物阻障層中的鋁原子濃度。
  18. 如請求項10所述之半導體裝置的製作方法，其中該P型摻雜III-V族化合物層包括一P型摻雜Al xGa 1-xN層，且x小於1且大於或等於0。
  19. 如請求項10所述之半導體裝置的製作方法，其中該III-V族化合物阻障層的一部分在該垂直方向上位於該閘極溝槽與該III-V族化合物半導體層之間。
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