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TWI890021B - 用於在基板的表面上沉積矽鍺應變鬆弛漸變緩衝層的方法 - Google Patents

用於在基板的表面上沉積矽鍺應變鬆弛漸變緩衝層的方法

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TWI890021B
TWI890021B TW112102157A TW112102157A TWI890021B TW I890021 B TWI890021 B TW I890021B TW 112102157 A TW112102157 A TW 112102157A TW 112102157 A TW112102157 A TW 112102157A TW I890021 B TWI890021 B TW I890021B
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路卡斯 貝克
彼得 斯托克
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德商世創電子材料公司
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Abstract

一種用於在基板的表面上沉積矽鍺應變鬆弛漸變緩衝層的方法，該表面由矽組成，並且該緩衝層具有直至最終含量的漸增的鍺含量，該方法包括： 在第一及第二階段期間在不低於800℃的沉積溫度下在該基板的表面上引導GeCl 4及SiH 2Cl 2； 以小於10 % Ge/µm的漸變率生長該緩衝層；以及 在第一階段期間以不小於0.1 μm/min的生長速率且在第二階段期間以小於0.1 μm/min的生長速率生長該緩衝層。

Description

用於在基板的表面上沉積矽鍺應變鬆弛漸變緩衝層的方法
本發明涉及一種用於在基板的表面上沉積矽鍺應變鬆弛漸變緩衝層的方法，該表面由矽組成，並且該緩衝層具有直至最終含量的漸增的鍺含量。
矽鍺或簡稱為SiGe是包含根據式Si 1-xGe x的矽及鍺的半導體，其中0 ＜x ＜ 1。因此，25% Ge的鍺含量由式Si 0.75Ge 0.25表示。
由於矽及矽鍺之間的晶格不匹配（lattice mismatch），異質磊晶Si 1-xGe x緩衝層在Si基板上應變生長直至臨界厚度，其中應變能變得足夠高，從而有利於形成使磊晶層鬆弛並減小應變的失配差排（misfit dislocation）（以及它們各自的穿透層表面的穿透差排段）。鬆弛的SiGe緩衝層可用於在其上沉積應變矽以製造具有改進性質的電子器件。鬆弛的SiGe緩衝層的品質主要由穿透差排密度（Threading Dislocation Density, TDD）決定。
WO 2004 084 268 A2及US 2007 0 077 734 A1各自公開一種用於在矽單晶結構上沉積磊晶含鍺層的方法。
US 2015 0 318 355 A1公開包括第一及第二SiGe層的應變減輕緩衝層的製造，其中第二SiGe層的TDD小於1x10 3/cm 2。
本發明的目的是提供一種用於在基板的表面上沉積矽鍺應變鬆弛漸變緩衝層的方法，該方法相對容易執行並且提供獲取相對低的TDD的途徑。
提供一種用於在基板的表面上沉積矽鍺應變鬆弛漸變緩衝層的方法，該表面由矽組成，並且該緩衝層具有直至最終含量的漸增的鍺含量，該方法包括： 在第一及第二階段期間在不低於800℃的沉積溫度下在該基板的表面上引導GeCl 4及SiH 2Cl 2； 以小於10% Ge/µm的漸變率生長該緩衝層；以及 在第一階段期間以不小於0.1 μm/min的生長速率且在第二階段期間以小於0.1 μm/min的生長速率生長該緩衝層。
以下考慮及發現有助於理解本發明。
藉由失配差排的鬆弛可以透過兩種機制來實現，這兩種機制以不同的方式影響最終的TDD： （i） 新差排環的成核及滑移；每個新環產生2個穿透差排，這增加最終的TDD。 （ii） 現有差排環的滑移及伸長；預先存在的環使緩衝層滑移及鬆弛，TDD不增加。
具有低TDD的SiGe緩衝層具有低數量的半環，該等半環在緩衝層內滑移很遠，形成長的失配差排段，而具有高TDD的緩衝層具有高數量的半環，該等半環僅具有短的失配差排段。因此，最終的TDD 是（i）及（ii）之間平衡的結果，即產生多少個半環以及它們能夠無阻礙地滑移多長。
兩種機制（i）及（ii）的平衡在緩衝層生長的不同階段具有不同的重要性。在緩衝層生長的早期階段，緩衝層內不存在差排，新環必須成核以使緩衝層鬆弛，因此（i）是主要機制。在連續漸變期間，較佳地（ii）是接收低TDD的主要機制。
因此，在緩衝層生長的兩個階段期間採用的生長條件必須單獨優化，這是本發明的核心。在緩衝層生長的不同階段中使用不同的生長速率以產生鬆弛緩衝層的低最終TDD。
在SiGe緩衝層的沉積的第一階段期間，生長速率不小於0.1 μm/min，而在第二階段期間，生長速率小於0.1 μm/min。較佳地，生長速率在第一階段期間不小於0.3 μm/min且不大於0.6 μm/min，並且在第二階段期間不小於0.01 μm/min且不大於0.095 μm/min。
在沉積過程的第一及第二階段期間，就緩衝層的每厚度的鍺含量增加而言，漸變速率小於10% Ge/µm。
第一階段期間較高的生長速率確保鬆弛過程的成核階段中的最佳條件，這導致低的基底TDD。透過在第二階段中採用非常低的生長速率及漸變速率，該TDD在連續漸變期間保持低。
較佳地，第一階段在不遲於已經達到Ge的最終含量的約1/3時結束。當已經達到Ge的最終含量時，第二階段結束。
根據本發明的實施態樣，鍺的最終含量不小於2% Ge且不大於90% Ge。根據較佳實施態樣，最終含量為25% Ge，並且當已經達到8% Ge的含量時第一階段結束。
透過使用CVD方法（化學氣相沉積）以GeCl 4及SiH 2Cl 2作為前驅物氣體並在不低於800℃的沉積溫度下生長SiGe緩衝層。
較佳地，SiGe緩衝層沉積在矽單晶晶圓或SOI晶圓（絕緣體上矽）的表面上。
透過參考圖式及實施例進一步解釋本發明。
實施例
在第一組實驗中已經檢驗在緩衝層生長的第一階段（成核階段）中生長速率對TDD的影響。圖1描繪在第一組實驗中使用的樣品構造。
在作為基板1的矽單晶晶圓上生長直至最終濃度為8%Ge的漸變SiGe緩衝層2（圖1）。生長速率從0.05 μm/min變化到0.8 μm/min，並且使用4% Ge/µm的漸變速率。在缺陷選擇性蝕刻之後測量所得的TDD。如圖2所示，其顯示生長速率GR期間的TDD，TDD隨著漸增的生長速率而降低到0.46 µm/min的最低值。
在第二組實驗中已經檢驗在緩衝層生長的第二階段（漸變階段）中生長速率的影響。圖3描繪在第二組實驗中使用的樣品構造。
在Ge濃度為8%的第一SiGe緩衝層2的頂部，第二漸變緩衝層3生長到16% Ge的最終濃度。已經使用了4% Ge/μm的漸變率。第二層2的生長速率從0.05 μm/min變化到0.95 μm/min。從0.05 μm/min到0.23 μm/min，TDD增加，在更高的生長速率下，TDD保持恒定。如圖4所示，在較低的生長速率下實現最低的TDD。
根據要求保護的本發明（實施例），在矽單晶晶圓上沉積高達25% Ge的鍺含量的全應變鬆弛漸變緩衝層。在沉積過程的第一階段期間，即從過程開始直到已經達到8% Ge的鍺含量，根據第一組實驗的結果並且為了在基底層內產生低基底TDD，生長速率為0.46 μm/min。為了進一步漸變直至25% Ge的最終含量，根據第二組實驗的結果，生長速率為0.05 μm/min。總體漸變率為2.1% Ge/µm。如圖5所示，其描繪在生長的緩衝層的厚度上生長的緩衝層中鍺的含量，所實現的最終TDD為4x10 4/cm²。圖5中的虛線表示沉積過程的第一階段，實線表示沉積過程的第二階段。
在由ASM製造的EPSILON 3200類型的商業磊晶反應器中，在1050℃的沉積溫度下並且用GeCl 4及SiH 2Cl 2作為前驅物氣體進行該組實驗及實施例。
1:基板 2:以第一生長速率生長的第一矽鍺緩衝層 3:以第二生長速率生長的第二矽鍺緩衝層
圖1示意性地描繪在第一組實驗中使用的樣品構造。 圖2描繪第一組實驗的結果。 圖3示意性地描繪在第二組實驗中使用的樣品構造。 圖4描繪第二組實驗的結果。 圖5描繪實施例的結果。

Claims (5)

  1. 一種用於在基板的表面上沉積矽鍺應變鬆弛漸變緩衝層的方法，該表面由矽組成，並且該緩衝層具有直至最終含量的漸增的鍺含量，該方法包括： 在第一及第二階段期間在不低於800℃的沉積溫度下在該基板的該表面上引導GeCl 4及SiH 2Cl 2； 以小於10% Ge/µm的漸變率生長該緩衝層；以及 在該第一階段期間以不小於0.1 μm/min的生長速率且在該第二階段期間以小於0.1 μm/min的生長速率生長該緩衝層。
  2. 如請求項1所述的方法，其中該第一階段在不遲於已經達到鍺的最終含量的約1/3時結束。
  3. 如請求項1或2所述的方法，其中鍺的最終含量不小於2% Ge且不大於90% Ge。
  4. 如請求項1或2所述的方法，其中藉由化學氣相沉積而沉積該緩衝層。
  5. 如請求項1或2所述的方法，其中該緩衝層生長在矽單晶晶圓或SOI晶圓上。
TW112102157A 2022-01-31 2023-01-18 用於在基板的表面上沉積矽鍺應變鬆弛漸變緩衝層的方法 TWI890021B (zh)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030215990A1 (en) * 2002-03-14 2003-11-20 Eugene Fitzgerald Methods for fabricating strained layers on semiconductor substrates

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2295069A1 (en) * 1997-06-24 1998-12-30 Eugene A. Fitzgerald Controlling threading dislocation densities in ge on si using graded gesi layers and planarization
JP2003517726A (ja) * 1999-09-20 2003-05-27 アンバーウェーブ システムズ コーポレイション 緩和シリコンゲルマニウム層の作製方法
US7041170B2 (en) * 1999-09-20 2006-05-09 Amberwave Systems Corporation Method of producing high quality relaxed silicon germanium layers
US6649492B2 (en) * 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
EP2337062A3 (en) * 2003-01-27 2016-05-04 Taiwan Semiconductor Manufacturing Company, Limited Method for making semiconductor structures with structural homogeneity
TWI336102B (en) 2003-03-13 2011-01-11 Asm Inc Epitaxial semiconductor deposition methods and structures
DE102005000826A1 (de) 2005-01-05 2006-07-20 Siltronic Ag Halbleiterscheibe mit Silicium-Germanium-Schicht und Verfahren zu deren Herstellung
US7902046B2 (en) 2005-09-19 2011-03-08 The Board Of Trustees Of The Leland Stanford Junior University Thin buffer layers for SiGe growth on mismatched substrates
JP2007194336A (ja) * 2006-01-18 2007-08-02 Sumco Corp 半導体ウェーハの製造方法
EP2104135B1 (en) * 2008-03-20 2013-06-12 Siltronic AG A semiconductor wafer with a heteroepitaxial layer and a method for producing the wafer
US9343303B2 (en) * 2014-03-20 2016-05-17 Samsung Electronics Co., Ltd. Methods of forming low-defect strain-relaxed layers on lattice-mismatched substrates and related semiconductor structures and devices
US9691860B2 (en) 2014-05-02 2017-06-27 Samsung Electronics Co., Ltd. Methods of forming defect-free SRB onto lattice-mismatched substrates and defect-free fins on insulators
FR3061803B1 (fr) * 2017-01-11 2019-08-16 Soitec Substrat pour capteur d'image de type face avant et procede de fabrication d'un tel substrat

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030215990A1 (en) * 2002-03-14 2003-11-20 Eugene Fitzgerald Methods for fabricating strained layers on semiconductor substrates

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