TWI888831B - 半導體裝置及其製造方法 - Google Patents

Abstract

根據一實施形態，半導體裝置具備包含第1焊墊之第1配線、及設置於上述第1配線上之第2焊墊。上述第2焊墊與其他焊墊相接，上述第1焊墊未與其他焊墊相接。

Description

半導體裝置及其製造方法

本發明之實施形態係關於一種半導體裝置及其製造方法。

於將複數個晶圓貼合而製造半導體晶片之情形時，有因各晶圓內之晶片區域之不良而導致半導體晶片之良率降低之虞。

一實施形態提供一種可提高將複數個晶圓貼合而製造之半導體晶片之良率之半導體裝置及其製造方法。

根據一實施形態，半導體裝置具備包含第1焊墊之第1配線、及設置於上述第1配線上之第2焊墊。上述第2焊墊與其他焊墊相接，上述第1焊墊未與其他焊墊相接。

根據上述之構成，可提供一種能提高將複數個晶圓貼合而製造之半導體晶片之良率之半導體裝置及其製造方法。

以下，參考圖式說明本發明之實施形態。於圖1～圖20中，對相同之構成標注相同之符號，並省略重複之說明。

(第1實施形態) 圖1係顯示第1實施形態之半導體裝置之構造之剖視圖。

本實施形態之半導體裝置例如為具備3維記憶體之半導體晶片。本實施形態之半導體裝置如後所述，藉由將包含電路晶片1之電路晶圓、包含陣列晶片2之陣列晶圓、及包含陣列晶片3之陣列晶圓貼合而製造。圖1顯示出電路晶片1與陣列晶片2之貼合面S1、及陣列晶片2與陣列晶片3之貼合面S2。

電路晶片1具備基板10、複數個電晶體11、層間絕緣膜12、複數個插塞13a～13f、複數根配線14a～14e、及複數個金屬墊15。陣列晶片2具備層間絕緣膜21、記憶胞陣列22、複數個金屬墊23、複數個插塞24a～24f、複數根配線25a～25d、及複數個金屬墊26。陣列晶片3具備層間絕緣膜31、記憶胞陣列32、複數個金屬墊33、複數個插塞34a～34d、及複數根配線35a～35c。

基板10例如為Si(矽)基板等半導體基板。圖1顯示出與基板10之表面平行且互相垂直之X方向及Y方向、及與基板10之表面垂直之Z方向。X方向、Y方向及Z方向互相交叉。於該說明書中，將+Z方向作為上方向處理，將-Z方向作為下方向處理。-Z方向可與重力方向一致，亦可與重力方向不一致。

各電晶體11包含依序形成於基板10上之閘極絕緣膜11a及閘極電極11b、與形成於基板10內之源極及汲極區域(未圖示)。電路晶片1於基板10上具備複數個電晶體11，該等電晶體11例如構成控制記憶胞陣列22、32之動作之CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)電路。

層間絕緣膜12形成於基板10上，覆蓋該等電晶體11。層間絕緣膜12例如為包含SiO ₂膜(氧化矽膜)、及其他絕緣膜之積層膜。層間絕緣膜12係第1絕緣膜之例。

插塞13a～13f及配線14a～14e以插塞13a、配線14a、插塞13b、配線14b、插塞13c、配線14c、插塞13d、配線14d、插塞13e、配線14e、插塞13f之順序，形成於基板10上。插塞13a相當於接觸插塞，插塞13b～13f相當於通孔插塞。各插塞13a例如配置於閘極電極11b、源極區域、或汲極區域上。圖1所示之複數根配線14a設置於相同之配線層內，這對於圖1所示之複數根配線14b、複數根配線14c、複數根配線14d、及複數根配線14e而言亦同樣。插塞13a～13f及配線14a～14e設置於層間絕緣膜12內。

上述複數個金屬墊15於層間絕緣膜12內，配置於插塞13f上。該等金屬墊15或層間絕緣膜12形成電路晶片1之上表面，與陣列晶片2之下表面相接。各金屬墊15例如包含Cu(銅)層。

層間絕緣膜21形成於層間絕緣膜12上。層間絕緣膜21例如為包含SiO ₂膜、及其他絕緣膜之積層膜。層間絕緣膜21係K個第2絕緣膜(K係1以上之整數)之任一者之例。

記憶胞陣列22形成於層間絕緣膜21內，配置於插塞24d上及配線25c下。記憶胞陣列22之動作經由金屬墊15、23，由上述CMOS電路控制。記憶胞陣列22包含複數個記憶胞，可於該等記憶胞內記憶資料。記憶胞陣列22係K個記憶胞陣列之任一者之例。稍後敘述記憶胞陣列22之構造之進一步之細節。

上述複數個金屬墊23於層間絕緣膜21內，配置於金屬墊15上。該等金屬墊23或層間絕緣膜21形成陣列晶片2之下表面，與電路晶片1之上表面相接。各金屬墊23例如包含Cu層。

插塞24a～24f及配線25a～25d以插塞24a、配線25a、插塞24b、配線25b、插塞24c、插塞24d、插塞24e、配線25d、插塞24f之順序，形成於金屬墊23上。一部分插塞24e經由記憶胞陣列22及配線25c，形成於插塞24d上。插塞24a～24f相當於通孔插塞。圖1所示之複數根配線25a設置於相同之配線層內，這對於圖1所示之複數根配線25b、複數根配線25c、及複數根配線25d而言亦同樣。記憶胞陣列22下之配線25b例如作為位元線發揮功能。記憶胞陣列22上之配線25c例如作為源極線發揮功能。插塞24a～24f及配線25a～25e設置於層間絕緣膜21內。

上述複數個金屬墊26於層間絕緣膜21內，配置於插塞24f上。該等金屬墊26或層間絕緣膜21形成陣列晶片2之上表面，與陣列晶片3之下表面相接。各金屬墊26例如包含Cu層。

層間絕緣膜31形成於層間絕緣膜21上。層間絕緣膜31例如為包含SiO ₂膜、及其他絕緣膜之積層膜。層間絕緣膜31亦為上述K個第2絕緣膜之任一者之例。

記憶胞陣列32形成於層間絕緣膜31內，配置於插塞34c上及配線35b下。記憶胞陣列32之動作經由金屬墊15、23或金屬墊26、33，由上述CMOS電路控制。記憶胞陣列32包含複數個記憶胞，可於該等記憶胞內記憶資料。記憶胞陣列32亦為上述K個記憶胞陣列之任一者之例。稍後敘述記憶胞陣列32之構造之進一步之細節。

上述複數個金屬墊33於層間絕緣膜31內，配置於金屬墊26上。該等金屬墊33或層間絕緣膜31形成陣列晶片3之下表面，與陣列晶片2之上表面相接。圖1表示該等金屬墊33中之1者。各金屬墊33例如包含Cu層。

插塞34a～34d及配線35a～35c以插塞34a、配線35a、插塞34b、插塞34c、配線35c之順序，形成於金屬墊33上。配線35c進而經由記憶胞陣列32、配線35b及插塞34d，形成於插塞34c上。插塞34a～34d相當於通孔插塞。圖1所示之複數根配線35a設置於相同之配線層內，這對於圖1所示之複數根配線35b、及複數根配線35c而言亦同樣。記憶胞陣列32下之配線35a例如作為位元線發揮功能。記憶胞陣列32上之配線35b例如作為源極線發揮功能。配線35c例如包含接合墊P。插塞34a～34d及配線35a～35c設置於層間絕緣膜31內。

另，本實施形態之半導體裝置包含2個陣列晶片2、3，但亦可代替此而包含3個以上之陣列晶片或僅1個陣列晶片。該情形時，上述K之值為2以外之正整數。

圖2係顯示第1實施形態之記憶胞陣列22、32之構造之剖視圖。

如圖2(a)所示，記憶胞陣列22包含複數個電極層41、複數個絕緣膜42、及複數個柱狀部43。圖2(a)例示出複數個柱狀部43中之1者。

上述複數個電極層41與上述複數個絕緣膜42沿Z方向交替積層。各電極層41例如包含W(鎢)層，作為字元線或選擇線發揮功能。各絕緣膜42例如為SiO ₂膜。

各柱狀部43依序包含依序形成於該等電極層41及絕緣膜42之側面之阻擋絕緣膜43a、電荷存儲層43b、隧道絕緣膜43c、通道半導體層43d、及核心絕緣膜43e。阻擋絕緣膜43a例如為SiO ₂膜。電荷存儲層43b例如為SiN膜(氮化矽膜)等絕緣膜。電荷存儲層43b可為多晶矽層等半導體層。隧道絕緣膜43c例如為SiO ₂膜。通道半導體層43d例如為多晶矽層。核心絕緣膜43e例如為SiO ₂膜。

各柱狀部43內之通道半導體層43d經由圖1所示之插塞24d、24c與配線25b(位元線)電性連接，且，與配線25c(源極線)電性連接。另一方面，各電極層41經由設置於記憶胞陣列22之階梯區域(參考圖1)下之插塞24d、24c，與位元線以外之配線25b電性連接。

如圖2(b)所示，記憶胞陣列32包含複數個電極層51、複數個絕緣膜52、及複數個柱狀部53。圖2(b)例示出複數個柱狀部53中之1者。

上述複數個電極層51與上述複數個絕緣膜52沿Z方向交替積層。各電極層51例如包含W層，作為字元線或選擇線發揮功能。各絕緣膜52例如為SiO ₂膜。

各柱狀部53依序包含依序形成於該等電極層51及絕緣膜52之側面之阻擋絕緣膜53a、電荷存儲層53b、隧道絕緣膜53c、通道半導體層53d、及核心絕緣膜53e。阻擋絕緣膜53a例如為SiO ₂膜。電荷存儲層53b例如為SiN膜等絕緣膜。電荷存儲層53b可為多晶矽層等半導體層。隧道絕緣膜53c例如為SiO ₂膜。通道半導體層53d例如為多晶矽層。核心絕緣膜53e例如為SiO ₂膜。

各柱狀部53內之通道半導體層53d經由圖1所示之插塞34c、34b與配線35a(位元線)電性連接，且，與配線35b(源極線)電性連接。另一方面，各電極層51經由設置於記憶胞陣列32之階梯區域(參考圖1)下之插塞34c、34b，與位元線以外之配線35a電性連接。

圖3～圖7係顯示第1實施形態之半導體裝置之製造方法之剖視圖。

圖3顯示出包含複數個電路晶片1之電路晶圓W1、包含複數個陣列晶片2之陣列晶圓W2、及包含複數個陣列晶片3之陣列晶圓W3。電路晶圓W1亦稱為CMOS晶圓，陣列晶圓W2、W3亦稱為記憶體晶圓。

圖3所示之陣列晶圓W2、W3之朝向與圖1所示之陣列晶片2、3之朝向相反。本實施形態中，藉由將電路晶圓W1、陣列晶圓W2及陣列晶圓W3貼合而製造半導體裝置。圖3顯示出為了貼合而將朝向反轉之前之陣列晶圓W2、W3，圖1顯示出為了貼合而將朝向反轉貼合及切割後之陣列晶片2、3。

圖3中，陣列晶圓W2具備設置於層間絕緣膜21下之基板20，陣列晶圓W3具備設置於層間絕緣膜31下之基板30。基板20、30例如為Si基板等半導體基板。基板10、20、30中之任意2者為第1及第2基板之例。

本實施形態之半導體裝置例如以如下方式製造。

首先，於電路晶圓W1之基板10上，形成電晶體11、層間絕緣膜12、插塞13a～13f、配線14a～14e及金屬墊15(圖3)。再者，於陣列晶圓W2之基板20上，形成絕緣膜21a、記憶胞陣列22、金屬墊23、通孔插塞24a～24d、及配線25a～25b(圖3)。再者，於陣列晶圓W2之基板30上，形成絕緣膜31a、記憶胞陣列32、金屬墊33、通孔插塞34a～34c、及配線35a(圖3)。絕緣膜21a係層間絕緣膜21之一部分，絕緣膜31a係層間絕緣膜31之一部分。於圖3所示之步驟中，可以任意順序進行電路晶圓W1相關之步驟、陣列晶圓W2相關之步驟、及陣列晶圓W3相關之步驟。

接著，如圖4所示，藉由機械性壓力將電路晶圓W1與陣列晶圓W2貼合。藉此，將層間絕緣膜12與絕緣膜21a(層間絕緣膜21)接著。接著，以400℃將電路晶圓W1及陣列晶圓W2進行退火(圖4)。藉此，將金屬墊15、23加熱，而將金屬墊15與金屬墊23接合。如此，基板10與基板20介隔層間絕緣膜12及絕緣膜21a而貼合。絕緣膜21a之下表面與層間絕緣膜13之上表面貼合。

接著，去除基板20，於絕緣膜21a及記憶胞陣列22上，形成絕緣膜21b、插塞24e～24f、配線25c～25d、及金屬墊26(圖5)。絕緣膜21b係層間絕緣膜21之一部分。基板20例如藉由CMP(Chemical Mechanical Polishing：化學機械研磨)去除。

接著，如圖6所示，藉由機械性壓力將陣列晶圓W2與陣列晶圓W3貼合。藉此，將絕緣膜21b(層間絕緣膜21)與絕緣膜31a(層間絕緣膜31)接著。接著，以400℃將電路晶圓W1、陣列晶圓W2及陣列晶圓W3進行退火(圖6)。藉此，將金屬墊15、23、26、33加熱，而將金屬墊26與金屬墊33接合。該退火亦可以將金屬墊26、33加熱、不將金屬墊15、23加熱之方式進行。如此，基板10與基板30介隔層間絕緣膜13、層間絕緣膜21及絕緣膜31a貼合。絕緣膜31a之下表面與絕緣膜21b之上表面貼合。

接著，去除基板30，於絕緣膜31a及記憶胞陣列32上，形成絕緣膜31b、插塞34d及配線35b～35c(圖7)。絕緣膜31b係層間絕緣膜31之一部分。基板30例如藉由CMP去除。

其後，將電路晶圓W1、陣列晶圓W2及陣列晶圓W3切斷為複數個半導體晶片。如此，製造圖1所示之半導體裝置。另，基板10亦可於切斷之前藉由CMP而薄膜化。

另，本實施形態之半導體裝置藉由將電路晶圓W1與陣列晶圓W2貼合，其後將陣列晶圓W2與陣列晶圓W3貼合而製造，但亦可藉由將陣列晶圓W2與陣列晶圓W3貼合，其後將電路晶圓W1與陣列晶圓W2貼合而製造。又，本實施形態之半導體裝置亦可藉由將3片以上之陣列晶圓貼合而製造。參考圖1～圖7所述之內容、或參考圖8～圖20後述之內容亦可應用於如該段落中所述般之貼合。

又，圖1顯示出層間絕緣膜12與層間絕緣膜21之邊界面、或金屬墊15與金屬墊23之邊界面，但圖4之退火後一般無法觀察到該等邊界面。然而，該等邊界面所在之位置例如可藉由檢測金屬墊15之側面或金屬墊23之側面之斜率、或金屬墊15之側面與金屬墊23之位置偏移而推定。這對於層間絕緣膜21與層間絕緣膜31之邊界面、或金屬墊26與金屬墊33之邊界面、或圖6之退火而言亦同樣。

接著，參考圖8～圖10，說明本實施形態之電路晶圓W1、陣列晶圓W2及陣列晶圓W3之進一步之細節。具體而言，對貼合前之電路晶圓W1、陣列晶圓W2及陣列晶圓W3之構造進行說明。

圖8係顯示第1實施形態之電路晶圓W1之構造之圖。圖8(a)、圖8(b)、圖8(c)分別係顯示電路晶圓W1之縱剖視圖、橫剖視圖、立體圖。圖8(a)顯示沿著圖8(b)所示之B-B’線之縱剖面，圖8(b)顯示沿著圖8(a)所示之A-A’線之橫剖面。

如圖8(a)所示，電路晶圓W1具備包含測試墊61之配線14e。測試墊61係用於測試電路晶圓W1之動作之金屬墊。測試墊61例如用於測試電性連接於測試墊61之上述CMOS電路之動作。於測試時，與測試器電性連接之針抵接於測試墊61。圖8(a)中，電路晶圓W1於配線14e中之測試墊61以外之部分上具備插塞13f，且於插塞13f上具備金屬墊15。本實施形態中，金屬墊15與插塞13f相接，但測試墊61不與任何插塞相接。由於本實施形態之測試墊61為配線14e之一部分，故設置於較設置有金屬墊15之高度低之高度上。圖8(a)中，配線14e、測試墊61及金屬墊15分別係第1配線、第1焊墊及第2焊墊之例，且係第2配線、第3焊墊及第4焊墊之例。

圖8(a)中，配線14e、插塞13f、金屬墊15及測試墊61形成於層間絕緣膜12內。但，金屬墊15之上表面自層間絕緣膜12露出，相對於此，測試墊61之上表面由層間絕緣膜12覆蓋。因此，於將電路晶圓W1與陣列晶圓W2貼合時，金屬墊15與金屬墊23相接，但，測試墊61不與任何金屬墊23相接。如此，本實施形態之測試墊61不與其他金屬墊貼合。

如圖8(b)所示，本實施形態之測試墊61包含俯視下具有面狀之形狀之面狀部61a、及俯視下具有線狀之形狀之線狀部61b。本實施形態之測試墊61於面狀部61a及線狀部61b內具有複數個開口部H1，其結果，於俯視下具有網格形狀。該等開口部H1貫通測試墊61a，由層間絕緣膜12填埋。各開口部H1之形狀此處為長方形，但亦可為其他形狀。各開口部H1之X方向之寬度及Y方向之寬度例如設定為20～60 μm之範圍內之值。根據本實施形態，藉由將測試墊61加工成網格形狀，例如可抑制於測試墊61之上表面産生凹陷。

圖8(b)中，配線14e於X方向延伸。圖8(b)顯示出配線14e之Y方向之寬度A1、B1。寬度A1表示配線14e中之測試墊61以外之部分之寬度、或線狀部61b之寬度。寬度B1表示面狀部61a之寬度。本實施形態中，寬度B1設定得較寬度A1粗(B1＞A1)。寬度A1係第1寬度之例，寬度B1係第2寬度之例。根據本實施形態，藉由使寬度B1較寬度A1粗，可擴大俯視下之測試墊61(面狀部61a)之面積，容易將針抵接於測試墊61。本實施形態中，俯視下之面狀部61a之面積(亦包含開口部H1)較俯視下之金屬墊15之面積大。

圖8(b)所示之配線14e於測試墊61終止。圖即，8(b)所示之測試墊61僅於1處與配線14e中之測試墊61以外之部分連接。具體而言，測試墊61僅於測試墊61之左端(線狀部61b之左端)，與配線14e中之測試墊61以外之部分連接。

圖8(b)以虛線表示出插塞13f及金屬墊15之位置。圖8(c)中還表示出配線14e、插塞13f、金屬墊15及測試墊61之位置關係。如圖8(b)及圖8(c)所示，電路晶圓W1於配線14e中之測試墊61以外之部分上具備插塞13f，於插塞13f上具備金屬墊15。另，測試墊61於本實施形態中包含面狀部61a及線狀部61b，但亦可代替此而僅包含面狀部61a。

圖9係顯示第1實施形態之陣列晶圓W2之構造之圖。圖9(a)、圖9(b)、圖9(c)分別係顯示陣列晶圓W2之縱剖視圖、橫剖視圖、立體圖。圖9(a)表示沿著圖9(b)所示之B-B’線之縱剖面，圖9(b)表示沿著圖9(a)所示之A-A’線之橫剖面。

如圖9(a)所示，陣列晶圓W2具備包含測試墊62之配線25a。測試墊62係用於測試陣列晶圓W2之動作之金屬墊。測試墊62例如用於測試電性連接於測試墊62之記憶胞陣列22之動作。於測試時，與測試器電性連接之針抵接於測試墊62。圖9(a)中，陣列晶圓W2於配線25a中之測試墊62以外之部分上具備插塞24a，於插塞24a上具備金屬墊23。圖9(a)所示之配線25a、插塞24a、金屬墊23、層間絕緣膜21及測試墊62之構造與圖8(a)所示之配線14e、插塞13f、金屬墊15、層間絕緣膜12及測試墊61之構造同樣。圖9(a)中，配線25a、測試墊62及金屬墊23分別係第1配線、第1焊墊及第2焊墊之例，且係第2配線、第3焊墊及第4焊墊之例。

如圖9(b)及圖9(c)所示，本實施形態之測試墊62包含面狀部62a及線狀部62b，且於面狀部62a及線狀部62b內具有複數個開口部H2。圖9(b)進而顯示出配線25a之Y方向之寬度A2、B2。圖9(b)及圖9(c)所示之面狀部62a及線狀部62b之構造與圖8(b)及圖8(c)所示之面狀部61a及線狀部61b之構造同樣。

圖10係顯示第1實施形態之陣列晶圓W3之構造之圖。圖10(a)、圖10(b)、圖10(c)分別係顯示陣列晶圓W3之縱剖視圖、橫剖視圖、立體圖。圖10(a)顯示沿著圖10(b)所示之B-B’線之縱剖面，圖10(b)顯示沿著圖10(a)所示之A-A’線之橫剖面。

如圖10(a)所示，陣列晶圓W3具備包含測試墊63之配線35a。測試墊63係用於測試陣列晶圓W3之動作之金屬墊。測試墊63例如用於測試電性連接於測試墊63之記憶胞陣列32之動作。於測試時，與測試器電性連接之針抵接於測試墊63。圖10(a)中，陣列晶圓W3於配線35a中之測試墊63以外之部分上具備插塞34a，且於插塞34a上具備金屬墊33。圖10(a)所示之配線35a、插塞34a、金屬墊33、層間絕緣膜31及測試墊63之構造與圖8(a)所示之配線14e、插塞13f、金屬墊15、層間絕緣膜12及測試墊61之構造同樣。圖10(a)中，配線35a、測試墊63及金屬墊33分別為第1配線、第1焊墊及第2焊墊之例，且為第2配線、第3焊墊及第4焊墊之例。

如圖10(b)及圖10(c)所示，本實施形態之測試墊63包含面狀部63a及線狀部63b，且於面狀部63a及線狀部63b內具有複數個開口部H3。圖10(b)進而顯示出配線35a之Y方向之寬度A3、B3。圖10(b)及圖10(c)所示之面狀部63a及線狀部63b之構造與圖8(b)及圖8(c)所示之面狀部61a及線狀部61b之構造同樣。

圖11～圖12係顯示第1實施形態之半導體裝置之製造方法之細節之剖視圖。

圖11與圖3同樣，顯示出貼合前之電路晶圓W1、陣列晶圓W2及陣列晶圓W3。但，圖11僅圖示出與測試墊61、62、63關聯之構成要件等，省略與測試墊61、62、63無關之構成要件等之圖示。圖11中，金屬墊15、23、33分別自層間絕緣膜12、21、31露出，測試墊61、62、63分別由層間絕緣膜12、21、31覆蓋。

圖12與圖7同樣，顯示出貼合後之電路晶圓W1、陣列晶圓W2及陣列晶圓W3。圖12中，金屬墊15位於層間絕緣膜12與層間絕緣膜21之界面(貼合面S1)上，測試墊61位於該界面之下方，不與該界面相接。同樣地，金屬墊23位於層間絕緣膜12與層間絕緣膜21之界面(貼合面S1)上，測試墊62位於該界面之上方，不與該界面相接。同樣地，金屬墊33位於層間絕緣膜21與層間絕緣膜31之界面(貼合面S2)上，測試墊63位於該界面之上方，不與該界面相接。圖12所示之金屬墊15、金屬墊23及金屬墊33分別與未圖示之金屬墊23、金屬墊15及金屬墊26接合。

圖13～圖16係顯示第1實施形態之半導體裝置之製造方法之細節之剖視圖。

圖13(a)係沿著圖13(b)所示之B-B’線之縱剖視圖，圖13(b)係沿著圖13(a)所示之A-A’線之橫剖視圖。這對於圖14(a)～圖16(b)而言亦同樣。圖13(a)～圖16(b)顯示出形成電路晶圓W1之測試墊61等之步驟。

首先，於基板10(未圖示)上形成層間絕緣膜12之一部分即絕緣膜12a，於絕緣膜12a內藉由RIE(Reactive Ion Etching：反應性離子蝕刻)形成配線槽P1(圖13(a)及圖13(b))。如後所述，配線槽P1用於埋入配線14e。因此，如圖13(b)所示，配線槽P1形成為包含成為測試墊61之開口部H1之「絕緣膜12a之島」。

接著，於絕緣膜12a上形成配線14e用之金屬層，藉由CMP去除配線槽P1之外部之金屬層(圖14(a)及圖14(b))。其結果，包含測試墊61之配線14e藉由單層金屬鑲嵌形成於配線槽P1內。又，配線14e形成為包含貫通測試墊61之開口部H1。圖14(b)中，開口部H1由絕緣膜12a填滿。配線14e用之金屬層可包含Cu(銅)層，亦可包含其他金屬層(例如Al(鋁)層或W(鎢)層)。

接著，將針抵接於測試墊61，測試電路晶圓W1之動作(圖14(a)及圖14(b))。例如，可測試電路晶圓W1內之上述CMOS電路之動作。該測試例如為了測試電路晶圓W1中包含之各電路晶片1(電路晶片區域)之動作而進行。藉此，可判定電路晶圓W1內之各電路晶片1是良品還是不良品。該情形時，電路晶圓W1亦可於各電路晶片1內具備1個測試墊61。例如，於電路晶圓W1包含C個電路晶片1(C為1以上之整數)之情形時，電路晶圓W1亦可為了C個電路晶片1用而具備C個測試墊61。

接著，於絕緣膜12a及配線14e上形成層間絕緣膜12之一部分即絕緣膜12b，於絕緣膜12b內藉由RIE形成焊墊槽P2及導通孔P3(圖15(a)及圖15(b))。其結果，配線14e中之測試墊61以外之部分於導通孔P3內露出。導通孔P3形成於焊墊槽P2之底部。又，測試墊61由絕緣膜12b覆蓋。

接著，於絕緣膜12b上形成插塞13f及金屬墊15用之金屬層，藉由CMP去除焊墊槽P2及導通孔P3之外部之金屬層(圖16(a)及圖16(b))。其結果，金屬墊15及插塞13f分別藉由雙層金屬鑲嵌形成於焊墊槽P2及導通孔P3內。又，插塞13f形成於配線14e上，金屬墊15形成於插塞13f上。插塞13f及金屬墊15用之金屬層例如包含Cu層。

其後，藉由將電路晶圓W1、陣列晶圓W2及陣列晶圓W3貼合，而製造圖1所示之半導體裝置。

另，本實施形態之測試墊61配置於電路晶片區域(電路晶片1)內，而非電路晶圓W1之劃線區域內。因此，本實施形態之測試墊61殘存於切割後之電路晶片1內。

又，本實施形態之測試墊61配置於較配置金屬墊15之高度低之高度，但亦可代替此，配置於與配置金屬墊15之高度相同之高度。但，若將測試墊61配置於與金屬墊15相同之高度，則有因針形成於測試墊61之上表面上之損傷會於貼合面S1露出之虞。其結果，有該損傷成為於貼合面S1上産生空隙之原因之虞。因此，期望測試墊61配置於較金屬墊15低之高度。但，於充分加厚金屬墊15及測試墊61之厚度，且藉由CMP將金屬墊15及測試墊61之上表面充分平坦化之情形時，可消除該損傷。

又，圖13(a)～圖16(b)所示之方法亦可應用於形成陣列晶圓W2之測試墊62之情形、或形成陣列晶圓W3之測試墊63之情形。該情形時，該等之測試例如是為了測試陣列晶圓W2中包含之各陣列晶片2(陣列晶片區域)之動作、或陣列晶圓W3中包含之各陣列晶片3(陣列晶片區域)之動作而進行。藉此，可判定陣列晶圓W2內之各陣列晶片2是良品還是不良品、或判定陣列晶圓W3內之各陣列晶片3是良品還是不良品。該情形時，陣列晶圓W2可於各陣列晶片2內具備1個測試墊62，陣列晶圓W3可於各陣列晶片3內具備1個測試墊63。

接著，說明對電路晶圓W1、陣列晶圓W2及陣列晶圓W3進行之測試之進一步之細節。

圖17係用以說明第1實施形態之測試方法之流程圖。

本實施形態中，分別進行製造電路晶圓W1、陣列晶圓W2及陣列晶圓W3之步驟S1、S2、S3。如參考圖13(a)～圖16(b)所說明般，電路晶圓W1之測試乃作為步驟S1中之一環而進行(步驟S1a)。同樣地，陣列晶圓W2之測試乃作為步驟S2中之一環而進行(步驟S2a)。同樣地，陣列晶圓W3之測試乃作為步驟S3中之一環而進行(步驟S3a)。

其後，將電路晶圓W1與陣列晶圓W2貼合(步驟S4)，將陣列晶圓W2與陣列晶圓W3貼合(步驟S5)。如此，製造圖1所示之半導體裝置。另，亦可於進行步驟S5後，進一步進行相互貼合後之電路晶圓W1、陣列晶圓W2及陣列晶圓W3之測試。

圖18係用以說明第1實施形態之測試方法之模式圖。

本實施形態之半導體裝置例如藉由以下步驟製造：製造Na片電路晶圓W1、Nb片陣列晶圓W2、Nc片陣列晶圓W3(Na、Nb、Nc為2以上之整數)，自其等之中選擇1片電路晶圓W1、1片陣列晶圓W2及1片陣列晶圓W3，將所選擇之電路晶圓W1、陣列晶圓W2及陣列晶圓W3貼合。此種選擇例如基於電路晶圓W1、陣列晶圓W2及陣列晶圓W3之測試之結果而進行。该等Na片電路晶圓W1、Nb片陣列晶圓W2、及Nc片陣列晶圓W3係N片第1基板及M片第2基板之例(N、M為2以上之整數)。

圖18(a)顯示出作為Na片電路晶圓W1之例之3片電路晶圓W1a～W1c。各電路晶圓W1包含複數個電路晶片1(電路晶片區域)。同樣地，圖18(b)顯示出作為Nb片陣列晶圓W2之例之3片陣列晶圓W2a～W2c，圖18(c)顯示出作為Nc片陣列晶圓W3之例之3片陣列晶圓W3a～W3c。各陣列晶圓W2包含複數個陣列晶片2(陣列晶片區域)，各陣列晶圓W3包含複數個陣列晶片3(陣列晶片區域)。以下，將各電路晶圓W1之電路晶片區域、各陣列晶圓W2之陣列晶片區域、及各陣列晶圓W3之陣列晶片區域分別表述為「電路晶片區域1」、「陣列晶片區域2」、「陣列晶片區域3」。電路晶片區域1、陣列晶片區域2及陣列晶片區域3係第1及第2晶片區域之例。

圖18(a)～圖18(c)以白色正方形(OK區域)表示藉由測試判定為良品之電路晶片區域1、陣列晶片區域2及陣列晶片區域3，以附有點陰影線之正方形(NG區域)表示藉由測試判定為不良品之電路晶片區域1、陣列晶片區域2及陣列晶片區域3。

例如，由良品之電路晶片區域1、良品之陣列晶片區域2、及良品之陣列晶片區域3製造之半導體晶片為良品。另一方面，只要電路晶片區域1、陣列晶片區域2及陣列晶片區域3中之至少任一者為不良品，則由該等電路晶片區域1、陣列晶片區域2及陣列晶片區域3製造之半導體晶片為不良品。上述選擇期望以良品之半導體晶片之比例變多之方式，即以半導體晶片之良率提高之方式進行。

另，圖18(a)朝上顯示電路晶圓W1a～W1c。另一方面，圖18(b)朝下顯示陣列晶圓W2a～W2c，圖18(c)亦朝下顯示陣列晶圓W3a～W3c。即，圖18(a)～圖18(c)以貼合之前之狀態顯示該等晶圓。這於後述之圖19～圖20中亦同樣。

圖19係用以說明第1實施形態之比較例之測試方法之模式圖。

圖19(a)中，藉由將電路晶圓W1a、陣列晶圓W2a及陣列晶圓W3c貼合而製造半導體晶圓W4。半導體晶圓W4包含複數個半導體晶片區域4(半導體晶片4)，各半導體晶片區域4包含1個電路晶片區域1、1個陣列晶片區域2、及1個陣列晶片區域3。

如上所述，包含良品之電路晶片區域1、良品之陣列晶片區域2及良品之陣列晶片區域3之半導體晶片區域4成為良品。另一方面，包含不良品之電路晶片區域1、不良品之陣列晶片區域2或不良品之陣列晶片區域3之半導體晶片區域4成為不良品。其結果，圖19(a)之半導體晶圓W4包含10個良品之半導體晶片區域4、及16個不良品之半導體晶片區域4。

圖19(b)中，藉由將電路晶圓W1c、陣列晶圓W2b及陣列晶圓W3a貼合而製造半導體晶圓W5。半導體晶圓W5包含複數個半導體晶片區域5(半導體晶片5)，各半導體晶片區域5包含1個電路晶片區域1、1個陣列晶片區域2、及1個陣列晶片區域3。圖19(b)之半導體晶圓W5包含14個良品之半導體晶片區域5、及12個不良品之半導體晶片區域5。

圖20係用以說明第1實施形態之測試方法之模式圖。

圖20(a)中，藉由將電路晶圓W1a、陣列晶圓W2a及陣列晶圓W3b貼合而製造半導體晶圓W6。半導體晶圓W6包含複數個半導體晶片區域6(半導體晶片6)，各半導體晶片區域6包含1個電路晶片區域1、1個陣列晶片區域2、及1個陣列晶片區域3。圖20(a)之半導體晶圓W6包含22個良品之半導體晶片區域6、及4個不良品之半導體晶片區域6。

圖20(b)中，藉由將電路晶圓W1b、陣列晶圓W2b及陣列晶圓W3a貼合而製造半導體晶圓W7。半導體晶圓W7包含複數個半導體晶片區域7(半導體晶片7)，各半導體晶片區域7包含1個電路晶片區域1、1個陣列晶片區域2、及1個陣列晶片區域3。圖20(b)之半導體晶圓W7包含20個良品之半導體晶片區域7、及6個不良品之半導體晶片區域7。

這樣，根據本實施形態，藉由基於電路晶圓W1、陣列晶圓W2及陣列晶圓W3之測試結果進行上述選擇，可提高半導體晶片之良率。圖20(a)中，選擇電路晶圓W1a、陣列晶圓W2a及陣列晶圓W3b。圖20(b)中，選擇電路晶圓W1b、陣列晶圓W2b及陣列晶圓W3a。本實施形態中，可由人手動進行此種選擇，亦可由計算機等機器自動進行。該等情形時，亦可以將半導體晶片之良率最大化之方式，進行上述選擇。此時，如增加半導體晶片之不良品之個數般之電路晶圓W1、陣列晶圓W2或陣列晶圓W3可不用於半導體晶片之製造而予以廢棄。

如上所述，本實施形態之半導體裝置不僅具備貼合用之金屬墊15、23、26、33，還具備測試墊61、62、63。因此，根據本實施形態，可提高藉由貼合而製造之半導體裝置(半導體晶片)之良率。

以上，雖已說明若干實施形態，但該等實施形態僅係作為示例而提出者，並非意欲限定發明之範圍。本說明書中說明之新穎之裝置及方法可以其他各種形態實施。又，對於本說明書中說明之裝置及方法之形態，於未脫離發明之主旨之範圍內，可進行各種省略、置換、變更。隨附之申請專利範圍及與其均等之範圍意圖包含如發明之範圍或主旨所包含之此種形態或變化例。 [相關申請案之引用]

本申請案基於2022年06月21日申請之在先日本專利申請第2022-099944號之優先權之利益，且謀求該利益，其內容全體以引用之方式包含於此案中。

1:電路晶片(電路晶片區域) 2:陣列晶片(陣列晶片區域) 3:陣列晶片(陣列晶片區域) 4, 5, 6, 7:半導體晶片區域(半導體晶片) 10, 20, 30:基板 11:電晶體 11a:閘極絕緣膜 11b:閘極電極 12:層間絕緣膜 12a, 12b:絕緣膜 13a～13f:插塞 14a～14e:配線 15:金屬墊 21:層間絕緣膜 21a, 21b:絕緣膜 22:記憶胞陣列 23:金屬墊 24a～24f:插塞 25a～25d:配線 26:金屬墊 31:層間絕緣膜 31a, 31b:絕緣膜 32:記憶胞陣列 33:金屬墊 34a～34d:插塞 35a～35c:配線 41, 51:電極層 42, 52:絕緣膜 43, 53:柱狀部 43a, 53a:阻擋絕緣膜 43b, 53b:電荷存儲層 43c, 53c:隧道絕緣膜 43d, 53d:通道半導體層 43e, 53e:核心絕緣膜 61, 62, 63:測試墊 61a, 62a, 63a:面狀部 61b, 62b, 63b:線狀部 A1, B1:寬度 A2, B2:寬度 A3, B3:寬度 H1, H2, H3:開口部 P:接合墊 P1:配線槽 P2:焊墊槽 P3:導通孔 S1, S2:貼合面 S1～S5:步驟 S1a, S2a, S3a:步驟 W1:電路晶圓 W1a～W1c:電路晶圓 W2:陣列晶圓 W2a～W2c:陣列晶圓 W3:陣列晶圓 W3a～W3c:陣列晶圓 W4～W7:半導體晶圓

圖1係顯示第1實施形態之半導體裝置之構造之剖視圖。 圖2(a)、(b)係顯示第1實施形態之記憶胞陣列22、32之構造之剖視圖。 圖3係顯示第1實施形態之半導體裝置之製造方法之剖視圖(1/5)。 圖4係顯示第1實施形態之半導體裝置之製造方法之剖視圖(2/5)。 圖5係顯示第1實施形態之半導體裝置之製造方法之剖視圖(3/5)。 圖6係顯示第1實施形態之半導體裝置之製造方法之剖視圖(4/5)。 圖7係顯示第1實施形態之半導體裝置之製造方法之剖視圖(5/5)。 圖8(a)～(c)係顯示第1實施形態之電路晶圓W1之構造之圖。 圖9(a)～(c)係顯示第1實施形態之陣列晶圓W2之構造之圖。 圖10(a)～(c)係顯示第1實施形態之陣列晶圓W3之構造之圖。 圖11係顯示第1實施形態之半導體裝置之製造方法之細節之剖視圖(1/2)。 圖12係顯示第1實施形態之半導體裝置之製造方法之細節之剖視圖(2/2)。 圖13(a)、(b)係顯示第1實施形態之半導體裝置之製造方法之細節之剖視圖(1/4)。 圖14(a)、(b)係顯示第1實施形態之半導體裝置之製造方法之細節之剖視圖(2/4)。 圖15(a)、(b)係顯示第1實施形態之半導體裝置之製造方法之細節之剖視圖(3/4)。 圖16(a)、(b)係顯示第1實施形態之半導體裝置之製造方法之細節之剖視圖(4/4)。 圖17係用以說明第1實施形態之測試方法之流程圖。 圖18(a)～(c)係用以說明第1實施形態之測試方法之模式圖。 圖19(a)、(b)係用以說明第1實施形態之比較例之測試方法之模式圖。 圖20(a)、(b)係用以說明第1實施形態之測試方法之模式圖。

12:層間絕緣膜

13f:插塞

14e:配線

15:金屬墊

61:測試墊

61a:面狀部

61b:線狀部

A1,B1:寬度

H1:開口部

W1:電路晶圓

Claims (19)

1. 一種半導體裝置，其具備：第1配線，其包含第1焊墊；及第2焊墊，其設置於上述第1配線上；且上述第2焊墊與其他焊墊相接，上述第1焊墊未與其他焊墊相接，上述第1焊墊包含：於俯視下具有網格形狀之面狀部及於俯視下具有網格形狀之線狀部。
2. 如請求項1之半導體裝置，其中上述第1焊墊係與上述第1焊墊電性連接之器件之測試用焊墊。
3. 如請求項1之半導體裝置，其中上述第1配線中之上述第1焊墊以外之部分包含具有第1寬度之區域；上述第1焊墊包含具有較上述第1寬度粗之第2寬度之區域。
4. 如請求項1之半導體裝置，其中上述第1焊墊僅於1處與上述第1配線中之上述第1焊墊以外之部分連接。
5. 如請求項1之半導體裝置，其進而具備：絕緣膜，其貫通上述第1焊墊。
6. 如請求項5之半導體裝置，其中上述絕緣膜於俯視下具有20~60μm之寬度。
7. 如請求項1之半導體裝置，其中上述第2焊墊設置於上述第1配線上之上述第1焊墊以外之部分上。
8. 如請求項1之半導體裝置，其中上述第2焊墊經由插塞設置於上述第1配線上。
9. 如請求項1之半導體裝置，其中上述第1焊墊未與插塞相接。
10. 如請求項1之半導體裝置，其中上述第1焊墊設置於較設置有上述第2焊墊之高度為低之高度。
11. 如請求項1之半導體裝置，其進而具備：第1絕緣膜；K個第2絕緣膜(K為1以上之整數)，其等設置於上述第1絕緣膜上；K個記憶胞陣列，其等分別設置於上述K個第2絕緣膜內；及電路，其設置於上述第1絕緣膜內，控制上述K個記憶胞陣列；且上述第1配線、上述第1焊墊及上述第2焊墊設置於上述第1絕緣膜內、或任意之上述第2絕緣膜內。
12. 如請求項11之半導體裝置，其中上述第2焊墊設置於上述第1絕緣膜與任意1個上述第2絕緣膜之間之界面、或者任意2個上述第2絕緣膜之間之界面。
13. 如請求項11之半導體裝置，其中上述第1焊墊未與上述界面相接。
14. 一種半導體裝置之製造方法，其包含：於第1基板上形成包含第1焊墊之第1配線；使用上述第1焊墊，測試電性連接於上述第1焊墊之器件；於上述第1配線上形成第2焊墊；及於使用上述第1焊墊之測試之後，將上述第1基板與第2基板貼合；且上述第1基板與上述第2基板係以上述第2焊墊與其他焊墊相接、上述第1焊墊不與其他焊墊相接之方式貼合；上述第1焊墊包含：於俯視下具有網格形狀之面狀部及於俯視下具有網格形狀之線狀部。
15. 如請求項14之半導體裝置之製造方法，其進而包含：於上述第2基板上形成包含第3焊墊之第2配線；使用上述第3焊墊，測試電性連接於上述第3焊墊之器件；及於上述第2配線上形成第4焊墊；且上述第1基板與上述第2基板係於使用上述第1焊墊之測試及使用上述第2焊墊之測試之後貼合； 上述第1基板與上述第2基板係以上述第4焊墊與其他焊墊相接、上述第3焊墊不與其他焊墊相接之方式貼合。
16. 如請求項15之半導體裝置之製造方法，其中要相互貼合之上述第1基板與上述第2基板係自N片第1基板(N為2以上之整數)、及M片第2基板(M為2以上之整數)之中選擇。
17. 如請求項16之半導體裝置之製造方法，其中要相互貼合之上述第1基板與上述第2基板係基於使用上述第1焊墊之測試之結果、及使用上述第2焊墊之測試之結果，自上述N片第1基板、及上述M片第2基板之中選擇。
18. 如請求項17之半導體裝置之製造方法，其中上述第1基板與上述第2基板係於在上述第1基板形成複數個第1晶片區域、在上述第2基板形成複數個第2晶片區域之後貼合；使用上述第1焊墊之測試之結果包含與上述複數個第1晶片區域之不良相關之資訊；使用上述第2焊墊之測試之結果包含與上述複數個第2晶片區域之不良相關之資訊；將上述複數個第1晶片區域與上述複數個第2晶片區域分別組合，製造複數個半導體晶片。
19. 如請求項18之半導體裝置之製造方法，其中 要相互貼合之上述第1基板與上述第2基板係基於上述複數個半導體晶片之良率而選擇。