TWI879355B

TWI879355B - 具有漸縮側壁的襯層之半導體元件結構及其製備方法

Info

Publication number: TWI879355B
Application number: TW112151159A
Authority: TW
Inventors: 何家銘
Original assignee: 南亞科技股份有限公司
Priority date: 2023-10-19
Filing date: 2023-12-27
Publication date: 2025-04-01
Also published as: CN119864342A; TW202519041A; CN119864341A; US20250132193A1; TW202519043A; US20250132194A1

Abstract

本揭露提供一種半導體元件結構，包括設置於一半導體基板之上的一第一介電層；設置於該第一介電層之上的一第二介電層；設置於該第二介電層之上的一第三介電層；設置於該第二介電層中的一間隔結構；設置於該第三介電層中的一導電結構，其穿過該第二介電層，並延伸至該第一介電層中，其中該導電結構被該間隔結構圍繞；將該導電結構與該第一介電層、該第二介電層、和該間隔結構分開的一襯層，其中該襯層具有與該第一介電層直接接觸的一漸縮側壁；設置於該導電結構之上的一內矽化物部分；圍繞該內矽化物部分並覆蓋該襯層的一外矽化物部分；以及設置於該內矽化物部分和該外矽化物部分之上的一較高插塞。

Description

具有漸縮側壁的襯層之半導體元件結構及其製備方法

本申請案主張美國第18/381,907號專利申請案之優先權（即優先權日為「2023年10月19日」），其內容以全文引用之方式併入本文中。

本揭露係關於一種半導體元件結構及其製備方法。特別是關於一種具有漸縮（tapered）側壁的襯層之半導體元件結構及其製備方法。

半導體元件對於許多現代應用至關重要。隨著電子技術的進步，半導體元件的尺寸越來越小的同時，也提供更多的功能且包括更大量的積體電路。由於半導體元件的小型化，提供不同功能之各種類型和尺寸的半導體元件被整合並封裝到單一模組中。此外，實行多種製造操作以將各種類型的半導體元件整合在一起。

然而，半導體元件的製造和整合涉及許多複雜的步驟和操作。半導體元件中的整合變得越來越複雜。半導體元件在製造和整合上複雜性的增加可能引起缺陷，例如不充足的階梯覆蓋（step coverage）及/或空隙（voids）。因此，需要持續改進半導體元件的製造製程，才能解決這些問題。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不形成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。

本揭露的一方面提供一種半導體元件，包括設置於一半導體基板之上的一第一介電層；設置於該第一介電層之上的一第二介電層；設置於該第二介電層之上的一第三介電層；設置於該第二介電層中的一間隔結構；設置於該第三介電層中的一導電結構，其穿過該第二介電層，並延伸至該第一介電層中，其中該導電結構被該間隔結構圍繞；將該導電結構與該第一介電層、該第二介電層、和該間隔結構分開的一襯層，其中該襯層具有與該第一介電層直接接觸的一漸縮側壁；設置於該導電結構之上的一內矽化物部分；圍繞該內矽化物部分並覆蓋該襯層的一外矽化物部分；以及設置於該內矽化物部分和該外矽化物部分之上的一較高插塞。

本揭露的一方面提供一種半導體元件，包括設置於一半導體基板之上的一第一介電層；設置於該第一介電層之上的一第二介電層；設置於該第二介電層之上的一第三介電層；設置於該第三介電層中的一導電結構，其穿過該第二介電層，並延伸至該第一介電層中；圍繞該導電結構的一襯層，其中該襯層具有與該第一介電層直接接觸的一漸縮側壁；設置於該襯層和該第二介電層之間的一間隔結構，其中該間隔結構與該第一介電層的一頂表面直接接觸；設置於該導電結構之上的一內矽化物部分；圍繞該內矽化物部分並覆蓋該襯層的一外矽化物部分；以及設置於該內矽化物部分和該外矽化物部分之上的一較高插塞。

本揭露的另一方面提供一種半導體元件的製備方法，包括形成一第一介電層於一半導體基板之上；形成一第二介電層於該第一介電層之上；進行一第一蝕刻製程以形成一開口結構，其中該開口結構具有一漸縮輪廓，且其中該開口結構具有位於該第一介電層中的一較低開口和位於該第二介電層中的一較高開口；進行一第二蝕刻製程以橫向（laterally）延伸該開口結構的該較高開口，使得一擴大的較高開口暴露出該第一介電層的一頂表面；形成一間隔結構於該第一介電層的該頂表面之上；形成覆蓋該間隔結構的一襯層；形成位於該襯層之上並被該襯層圍繞的一導電結構；凹陷該第二介電層的一頂表面；形成位於該導電結構之上的一內矽化物部分和圍繞該內矽化物部分且位於該導電結構和該襯層之上的一外矽化物部分；以及形成一較高插塞於該內矽化物部分和該外矽化物部分之上。

由於本揭露半導體元件結構的設計，襯層包括與第一介電層直接接觸的漸縮側壁，這有助於改善襯層與上覆（overlying）導電結構的階梯覆蓋。此外，導電結構足夠的階梯覆蓋可以減少電遷移（electromigration; EM）。其結果，可以改善半導體元件結構的性能和可靠性。另外，內矽化物部分和外矽化物部分構成複合著陸墊（composite landing pad），其具有增加的著陸面積以供較高插塞著陸。因此，可以減少接觸電阻，並且可以避免或減少較低導電結構和較高插塞之間未對準的問題。如此一來，可以改善整體元件性能，並且可以增加半導體元件結構的良率。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。形成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

以下揭示提供許多不同的實施例或是例子來實行本揭露實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本揭露實施例。當然這些僅是例子且不該以此限定本揭露實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。此外，本揭露可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間的關係。

此外，本文用到與空間相關的用詞，例如：“在…下方”、“下方”、“較低的”、“之上”、“較高的”、及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的元件之不同方位。裝置可能被轉向不同方位（旋轉90度或其他方位），則其中使用的空間相關形容詞也可相同地照著解釋。

圖1根據一些實施例顯示半導體元件結構1A的剖面圖。如圖1所示，根據一些實施例，半導體元件結構1A包括一半導體基板101、設置於半導體基板101之上的一第一介電層103、設置於第一介電層103之上的一第二介電層105、設置於第二介電層105之上的一第三介電層171、以及設置於第三介電層171之上的一第四介電層173。

在一些實施例中，半導體元件結構1A也包括設置於第二介電層105中的一間隔結構127。在一些實施例中，間隔結構127設置於第一介電層103的頂表面Tl之上並與第一介電層103的頂表面Tl直接接觸。在一些實施例中，間隔結構127包括一L形襯墊123’和設置於L形襯墊123’之上的一多孔低介電常數（low-k）介電層125。在一些實施例中，L形襯墊123’的頂部從第二介電層105的頂表面T2突出。

在一些實施例中，半導體元件結構1A更包括覆蓋間隔結構127的一襯層133。在一些實施例中，襯層133設置於第三介電層171內並延伸至第二介電層105和第一介電層103中。在一些實施例中，襯層133的垂直側壁S7和S8與第三介電層171直接接觸。此外，根據一些實施例，襯層133與間隔結構127和第一介電層103直接接觸。如圖1所示，根據一些實施例，襯層133的底表面B2低於第一介電層103的頂表面T1且高於第一介電層103的底表面B1。

此外，根據一些實施例，襯層133具有與第一介電層103直接接觸的漸縮側壁S1和S2。如圖1所示，襯層133在側壁S1和底表面B2之間具有角度θ ₁，在側壁S2和底表面B2之間具有另一角度θ ₂。在一些實施例中，每一個角度θ ₁和θ ₂都大於90度。在一些實施例中，多孔低介電常數介電層125被襯層133和間隔結構127的L形襯墊123’封閉。

在一些實施例中，半導體元件結構1A包括設置於襯層133之上且被襯層133圍繞的導電結構141。在一些實施例中，導電結構141包括共形地設置於襯層133之上且被襯層133圍繞的障壁層135、設置於障壁層135之上且被障壁層135圍繞的金屬層137、以及設置於金屬層137之上且被金屬層137圍繞的金屬填充部分139。在一些實施例中，導電結構141被間隔結構127圍繞。

仍參照圖1，根據一些實施例，導電結構141的金屬填充部分139具有漸縮（tapered）輪廓，其中金屬填充部分139的底部分比金屬填充部分139的相應頂部分窄。例如，金屬填充部139具有頂部寬度W1和底部寬度W2，且頂部寬度W1大於底部寬度W2。在一些實施例中，導電結構141具有漸縮輪廓，其中導電結構141的底部分比導電結構141的相應頂部分窄。

此外，在一些實施例中，導電結構141穿過第三介電層171和第二介電層105並延伸至第一介電層103的較高部分。在一些實施例中，導電結構141透過襯層133與第一介電層103、第二介電層105、和間隔結構127分開。在一些實施例中，導電結構141的金屬層137包括銅-錳（Cu-Mn）合金，且金屬導電結構141的金屬填充部分139包括銅（Cu）。

仍參照圖1，半導體元件結構1A包括設置於第三介電層171中的內矽化物部分315和外矽化物部分317。在一些實施例中，內矽化物部分315設置於金屬填充部分139之上。在一些實施例中，外矽化物部分317設置於金屬層137、障壁層135、襯層133、和L形襯墊123’之上。在一些實施例中，外矽化物部分317設置於金屬層137、障壁層135、和襯層133之上。應注意的是，根據一些實施例，外矽化物部分317的頂表面317TS高於內矽化物部分315的頂表面315TS。在一些實施例中，外矽化物部分317的頂表面317TS是外矽化物部分317的最頂表面，並且內矽化物部分315的頂表面315TS是內矽化物部分315的最頂表面。在一些實施例中，外矽化物部分317的頂表面317TS和第三介電層171的頂表面T3實質上共平面。

仍參照圖1，半導體元件結構1A包括設置於第四介電層173中並延伸至第三介電層171的一較高插塞319。較高插塞319設置於內矽化物部分315和外矽化物部分317之上。較高插塞319的較高部分設置於第四介電層173中，且較高插塞319的較低部分設置於第三介電層171中。在一些實施例中，較高插塞319的寬度W3大於金屬填充部分139的頂部寬度W1。

圖2根據一些其他實施例顯示半導體元件結構1B的剖面圖。半導體元件結構1B與半導體元件結構1A類似。然而，根據一些實施例，在半導體元件結構1B中，以能量可移除層155取代多孔低介電常數介電層125，並獲得包括L形襯墊123’和能量可移除層155的間隔結構157。

在一些實施例中，間隔結構157的能量可移除層155被襯層133和間隔結構157的L形襯墊123’圍繞。此實施例與前述實施例類似的細節將不在此重複。

圖3根據一些其他實施例顯示半導體元件結構1C的剖面圖。半導體元件結構1C與半導體元件結構1B類似。然而，根據一些實施例，在半導體元件結構1C中，以氣隙160取代能量可移除層155，並且獲得包括L形襯墊123’和氣隙160的間隔結構167。

在一些實施例中，透過對半導體元件結構1B進行熱處理製程來形成半導體元件結構1C，且能量可移除層155在熱處理製程期間轉變為氣隙160。在一些實施例中，間隔結構167的氣隙160被襯層133和間隔結構167的L形襯墊123’圍繞。此實施例與前述實施例類似的細節將不在此重複。

圖4根據一些實施例顯示用於準備半導體元件結構1A的方法10的流程圖，且方法10包括步驟S11、S13、S15、S17、S19、S21、S23、S25、S27、S29、S31、和S33。圖4的步驟S11至步驟S33將結合以下圖式進行闡述，例如圖1和圖5至圖21。

圖5至圖21根據一些實施例顯示形成半導體元件結構1A的中間階段的剖面圖。如圖5所示，提供一半導體基板101。半導體基板101可以是半導體晶圓，例如矽晶圓。

可選地或額外地，半導體基板101可包括元素半導體材料、化合物半導體材料、及/或合金半導體材料。元素半導體材料的例子可包括但不限於晶體矽、多晶矽、非晶矽、鍺、及/或鑽石。化合物半導體材料的例子可包括但不限於碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦。合金半導體材料的例子可包括但不限於SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP。

在一些實施例中，半導體基板101包括一磊晶層。例如，半導體基板101具有覆蓋塊狀半導體的一磊晶層。在一些實施例中，半導體基板101是絕緣體上半導體（semiconductor-on-insulator）基板，其可包括基板、基板之上的埋藏氧化物層、以及埋藏氧化物層之上的半導體層，例如絕緣體上覆矽（silicon-on-insulator; SOI）基板、絕緣體上覆矽鍺（silicon germanium-on-insulator; SGOI）基板、或絕緣體上覆鍺（germanium-on-insulator; GOI）基板。可使用氧植入隔離（separation by implantation oxygen; SIMOX）、晶圓接合、及/或其他合適的方法形成絕緣體上半導體基板。

根據一些實施例，形成一第一介電層103於半導體基板101之上，如圖5所示。相應的步驟在圖4所示的方法10中顯示為步驟S11。在一些實施例中，第一介電層103包含氧化矽、氮化矽、氮氧化矽、低介電常數（low-k）介電材料、或另一種合適的材料。第一介電層103的製作技術可以包含沉積製程，例如化學氣相沈積（chemical vapor deposition; CVD）製程、物理氣相沈積（physical vapor deposition; PVD）製程、原子層沉積（atomic layer deposition; ALD）製程、旋塗製程、或另一種合適的方法。

接下來，根據一些實施例，形成一第二介電層105於第一介電層103之上，如圖5所示。用以形成第二介電層105的一些材料和製程與用以形成第一介電層103的材料和製程相似或相同，在此不再重複其細節。相應的步驟在圖4所示的方法10中顯示為步驟S11。

仍參照圖5，根據一些實施例，形成具有開口110的圖案化罩幕107於第二介電層105之上。在一些實施例中，開口110部分地暴露出第二介電層105。在一些實施例中，第二介電層105和圖案化罩幕107包括不同的材料，使得在後續蝕刻製程中的蝕刻選擇性可以不同。

隨後，根據一些實施例，以圖案化罩幕107做為罩幕進行一蝕刻製程（也稱為第一蝕刻製程），從而形成一開口結構112於第一介電層103和第二介電層105中，如圖6所示。在一些實施例中，開口結構112包括第一介電層103中的一較低開口112a和第二介電層105中的一較高開口112b。相應的步驟在圖4所示的方法10中顯示為步驟S13。在一些實施例中，第一蝕刻製程包括濕蝕刻製程、乾蝕刻製程、或前述之組合。

在一些實施例中，開口結構112穿過第二介電層105並延伸至第一介電層103的較高部分。換句話說，開口結構112停止於第一介電層103的中間高度（level）處。例如，根據一些實施例，開口結構112的底表面B2位於第一介電層103的頂表面T1與底表面B1之間，如圖6所示。

此外，根據一些實施例，開口結構112具有一漸縮輪廓，其中開口結構112的底部分比開口結構112的相應頂部分窄。在一些實施例中，開口結構112具有漸縮側壁，例如第一介電層103中的側壁S1和S2、以及第二介電層105中的側壁S3和S4。在一些實施例中，側壁S1與側壁S3對齊，且側壁S1與開口結構112的底表面B2之間的角度θ ₁大於90度。在一些實施例中，側壁S2與側壁S4對齊，且側壁S2與開口結構112的底表面B2之間的角度θ ₂大於90度。在形成開口結構112之後，將圖案化罩幕107移除。在一些實施例中，透過剝離製程、灰化製程、蝕刻製程、或另一種合適的製程來移除圖案化罩幕107。移除圖案化罩幕107之後，暴露出第二介電層105的頂表面T2（未顯示）。

接下來，根據一些實施例，形成具有開口118的圖案化罩幕115於第二介電層105之上，如圖7所示。在一些實施例中，圖案化罩幕115的開口118暴露出第二介電層105的頂表面T2靠近開口結構112的部分。在一些實施例中，第二介電層105和圖案化罩幕115包括不同的材料，使得在後續蝕刻製程中的蝕刻選擇性可以不同。

隨後，根據一些實施例，以圖案化罩幕115做為罩幕進行一蝕刻製程（也稱為第二蝕刻製程），從而形成一擴大的較高開口120於第二介電層105中，如圖8所示。在一些實施例中，開口結構112的較高開口112b（參照圖7）透過第二蝕刻製程橫向延伸。其結果，獲得擴大的較高開口120的側壁S5和S6，且擴大的較高開口120部分地暴露出第一介電層103的頂表面T1。相應的步驟在圖4所示的方法10中顯示為步驟S15。

在一些實施例中，原開口結構112的較低開口112a在第二蝕刻製程期間實質上保持完整。在本揭露的上下文中，用詞“實質上”意味著較佳為至少90%、更佳為95%、進一步更佳為98%、且最佳為99%。在一些實施例中，在進行第二蝕刻製程之後，角度θ ₁和角度θ ₂均大於90度。在形成擴大的較高開口120之後，可將圖案化罩幕115移除。

然後，根據一些實施例，形成一襯墊材料123內襯於較低開口112a和擴大的較高開口120，如圖9所示。相應的步驟在圖4所示的方法10中顯示為步驟S17。在一些實施例中，在移除圖案化罩幕115之後，共形地形成襯墊材料123於圖8的結構之上。

在一些實施例中，形成襯墊材料123內襯於較低開口112a的底表面B2和側壁S1、S2，並內襯於擴大的較高開口120的側壁S5、S6。在一些實施例中，這些由擴大的較高開口120暴露的第一介電層103的頂表面T1的部分被襯墊材料123覆蓋並與其直接接觸。在一些實施例中，襯墊材料123進一步延伸以覆蓋第二介電層105的頂表面T2。

此外，在一些實施例中，襯墊材料123包含介電材料，例如氮化矽、氮化矽基材料（例如，SiON、SiCN、或SiOCN）、或另一種合適的介電材料。在一些實施例中，襯墊材料123的製作技術包含沉積製程，例如CVD製程、PVD製程、ALD製程、或另一種合適的方法。

接下來，根據一些實施例，形成一多孔低介電常數介電層125於襯墊材料123之上，如圖10所示。相應的步驟在圖4所示的方法10中顯示為步驟S19。在一些實施例中，共形地形成多孔低介電常數介電層125於圖9的結構之上。

在一些實施例中，多孔低介電常數介電層125包含氧化矽、氮化矽、氮氧化矽、或另一種合適的低介電常數材料。例如，低介電常數材料的介電常數（k值）可以低於約3.0。在一些實施例中，多孔低介電常數介電層125的製作技術包含沉積製程，例如CVD製程、PVD製程、ALD製程、或另一種合適的方法。

隨後，根據一些實施例，進行一蝕刻製程（也稱為第三蝕刻製程）以部分地移除襯墊材料123和多孔低介電常數介電層125，從而獲得包括襯墊材料123和多孔低介電常數介電層125之剩餘部分的間隔結構127，如圖11所示。相應的步驟在圖4所示的方法10中顯示為步驟S21。在一些實施例中，襯墊材料123的剩餘部分具有“L”形狀，其被稱為L形襯墊123’。

在一些實施例中，在進行第三蝕刻製程之後，間隔結構127部分地暴露出擴大的較高開口120的側壁S5和S6，並暴露出較低開口112a的側壁S1、S2和底表面B2。在一些實施例中，側壁S5和S6的暴露部分位於間隔結構127上方。在一些實施例中，在形成間隔結構127之後，暴露出第二介電層105的頂表面T2。

在一些實施例中，透過一非等向性蝕刻製程來蝕刻襯墊材料123和多孔低介電常數介電層125，其在所有位置垂直地移除等量的襯墊材料123和多孔低介電常數介電層125，在第二介電層105的側壁S5和S6的較低部分上留下間隔結構127。在一些實施例中，第三蝕刻製程為乾蝕刻製程，例如電漿蝕刻、反應性離子蝕刻（reactive-ion etching; RIE）、中性束蝕刻（neutral beam etching; NBE）、或其類似製程。

然後，根據一些實施例，共形地形成一襯層133於圖11的結構之上，且襯層133覆蓋間隔結構127，如圖12所示。相應的步驟在圖4所示的方法10中顯示為步驟S23。在一些實施例中，襯層133形成為內襯於較低開口112a的底表面B2和側壁S1、S2。

在一些實施例中，襯層133形成為覆蓋間隔結構127和被間隔物結構127所暴露的部分側壁S5、S6。在一些實施例中，襯層133進一步延伸以覆蓋第二介電層105的頂表面T2。在一些實施例中，間隔結構127的多孔低介電常數介電層125被L形襯墊123’和襯層133封閉。

在一些實施例中，襯層133包含介電材料，例如氮化矽、氮化矽基材料（例如，SiON、SiCN、或SiOCN）、或另一種合適的介電材料。在一些實施例中，襯層133的製作技術包含沉積製程，例如CVD製程、PVD製程、ALD製程、或另一種合適的方法。在形成襯層133之後，較低開口112a的側壁S1和S2也稱為襯層133的漸縮側壁，且較低開口112a的底表面B2也稱為襯層133的底表面。

接下來，根據一些實施例，共形地形成一障壁層135於襯層133之上，如圖13所示。在一些實施例中，障壁層135進一步延伸於第二介電層105的頂表面T2之上。在一些實施例中，障壁層135包含鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化物（TiN）、鈷鎢（CoW）、另一種合適的材料、或前述之組合。此外，障壁層135的製作技術可以包含沉積製程，例如CVD製程、PVD製程、ALD製程、金屬有機化學氣相沉積（metal organic chemical vapor deposition; MOCVD）製程、濺鍍製程、電鍍製程、或另一種合適的製程。

隨後，根據一些實施例，共形地形成一金屬層137於障壁層135之上，如圖14所示。在一些實施例中，金屬層137進一步延伸於第二介電層105的頂表面T2之上。在一些實施例中，金屬層137包括含銅合金，例如銅-錳（Cu-Mn）合金。然而，可以使用任何其他合適的材料，例如鋁（Al）、鎢（W）、鈦（Ti）、鉭（Ta）、金（Au）、銀（Ag）。用於形成金屬層137的一些製程與用於形成障壁層135的製程相似或相同，在此不再重複其細節。

然後，根據一些實施例，以一金屬填充部分139填充擴大的較高開口120的剩餘部分和較低開口112a的剩餘部分（如果有的話），如圖15所示。在一些實施例中，金屬填充部分139進一步延伸於第二介電層105的頂表面T2之上。在一些實施例中，金屬填充部分139包括銅（Cu）。然而，可以使用任何其他合適的材料，例如鋁（Al）、鎢（W）、鈦（Ti）、鉭（Ta）、金（Au）、銀（Ag）。用於形成金屬填充部分139的一些製程與用於形成障壁層135的製程相似或相同，在此不再重複其細節。

接下來，根據一些實施例，對金屬填充部分139、金屬層137、和障壁層135進行一平坦化製程，直到暴露出襯層133，如圖16所示。在進行平坦化製程之後，金屬填充部分139、金屬層137、和障壁層135的剩餘部分共同形成一導電結構141。

在一些實施例中，導電結構141被襯層133和間隔結構127圍繞。在一些實施例中，導電結構141透過襯層133與第二介電層105、間隔結構127、和第一介電層103分開。平坦化製程可包括化學機械研磨（chemical mechanical polishing; CMP）製程。相應的步驟在圖4所示的方法10中顯示為步驟S25。

在一些實施例中，半導體元件結構1A的襯層133具有與第一介電層103直接接觸的漸縮側壁S1和S2，這有助於改善襯層133和位於襯層133之上的導電結構141的階梯覆蓋。此外，導電結構141足夠的階梯覆蓋可以減少電遷移。此外，間隔結構127的多孔低介電常數介電層125可以減少訊號傳播中的電阻電容（resistive-capacitive; RC）延遲。其結果，可以改善半導體元件結構的性能和可靠性。

接下來，根據一些實施例，形成一圖案化罩幕311以覆蓋導電結構141。在一些實施例中，圖案化罩幕311和襯層133包括不同的材料，使得在後續蝕刻製程中的蝕刻選擇性可以不同。在一些實施例中，圖案化罩幕311和第二介電層105包括不同的材料，使得在後續蝕刻製程中的蝕刻選擇性可以不同。

隨後，根據一些實施例，以圖案化罩幕311做為罩幕進行一蝕刻製程（也稱為第四蝕刻製程），從而移除部分的襯層133和第二介電層105，如圖18所示。第二介電層105的頂表面T2凹陷。襯層133暴露的側壁稱為側壁S7和S8。在一些實施例中，頂表面T2低於金屬填充部分139的頂表面139TS。在一些實施例中，第二介電層105的頂表面T2凹陷以部分地暴露出L形襯墊123’。在一些實施例中，在第二介電層105凹陷之後，L形襯墊123’仍然被第二介電層105覆蓋。相應的步驟在圖4所示的方法10中顯示為步驟S27。在一些實施例中，第四蝕刻製程包括乾蝕刻製程，例如非等向性乾蝕刻製程。在第二介電層105的頂表面T2凹陷之後，將圖案化罩幕311移除。

接下來，根據一些實施例，共形地沉積一矽層313於第二介電層105、導電結構141、襯層133、和L形襯墊123’之上並與它們直接接觸，如圖19所示。相應的步驟在圖4所示的方法10中顯示為步驟S29。在一些實施例中，矽層313覆蓋第二介電層105的頂表面T2、襯層133的側壁S7和S8、L形襯墊123’的較高部分、和導電結構141的頂表面。在一些實施例中，矽層313的製作技術包含CVD製程、PVD製程、ALD製程、旋塗製程、或另一種可應用的製程。

根據一些實施例，在沉積矽層313之後，進行一自對準矽化（salicide，即self-aligned silicide）製程以形成內矽化物部分315於金屬填充部分139之上並形成外矽化物部分317於金屬層137、障壁層135、襯層133、和L形襯墊123’之上，如圖20所示。相應的步驟在圖4所示的方法10中顯示為步驟S31。

在本實施例中，進行自對準矽化製程以生長矽化物於暴露的表面上。更詳細地，在所示的實施例中，透過使導電結構141、襯層133、和L形襯墊123’與矽層313反應來形成內矽化物部分315和外矽化物部分317，透過退火和蝕刻以移除矽層313未反應的部分。參照圖20，根據一些實施例，內矽化物部分315生長於金屬填充部分139的頂表面139TS上，且外矽化物部分317生長為覆蓋金屬層137、障壁層135、襯層133之頂表面、襯層133的側壁S7和S8、和L形襯墊123’的較高部分。

此外，在一些實施例中，選擇金屬填充部分139的材料，使得金屬層137、障壁層135、和襯層133表現出比金屬填充部分139更大的矽化速率。因此，外矽化物部分317比內矽化物部分315生長得更快。在一些實施例中，在自對準矽化製程之後，外矽化物部分317的頂表面317TS大於內矽化物部分315的頂表面315TS。在一些實施例中，金屬層137和障壁層135包括含鈦材料，且外矽化物部分317包括含鈦矽化物。

在一些實施例中，內矽化物部分315被外矽化物部分317圍繞，且一凹槽310形成於內矽化物部分315之上並且被外矽化物部分317圍繞。此外，根據一些實施例，外矽化物部分317與第二介電層105的頂表面T2直接接觸。由於內矽化物部分315和外矽化物部分317的製作技術包含自對準矽化（self-aligned silicide）製程，因此可以降低相關成本。

接下來，根據一些實施例，沉積一第三介電層171於第二介電層105之上，且第三介電層171覆蓋內矽化物部分315和外矽化物部分317，如圖21所示。進行一平坦化製程，直到暴露出外矽化物部分317的頂表面317TS，以為後續製程提供實質上平坦的表面。用於形成第三介電層171的一些材料和製程與用以形成第一介電層103的材料和製程相似或相同，在此不再重複其細節。在一些實施例中，第三介電層171的頂表面171TS和外矽化物部分317的頂表面317TS實質上共平面。

接下來，可形成一第四介電層173於第三介電層171之上。用於形成第四介電層173的一些材料和製程與用於形成第一介電層103的材料和製程相似或相同，在此不再重複其細節。隨後，透過進行類似圖5和圖6所示的蝕刻製程來形成開口（未顯示）。開口暴露出內矽化物部分315和外矽化物部分317靠近內矽化物部分315的部分。

接下來，根據一些實施例，形成一較高插塞319於開口中以直接接觸內矽化物部分315和外矽化物部分317，如圖1所示。在一些實施例中，較高插塞319包含鎢（W）、鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、前述之組合、或另一種可應用的金屬材料。較高插塞319的形成可包括沉積製程和平坦化製程。沉積製程可以是CVD製程、PVD製程、ALD製程、MOCVD製程、濺鍍製程、電鍍製程、或另一種可應用的製程。平坦化製程可包括CMP製程。相應的步驟在圖4所示的方法10中顯示為步驟S33。

圖22根據一些實施例顯示用於準備半導體元件結構1B和1C的方法40的流程圖，且方法40包括步驟S41、S43、S45、S47、S49、S51、S53、S55、S57、S59、S61、S63、和S65。圖22的步驟S41至步驟S65將結合以下圖式進行闡述，例如圖23和圖24。步驟S65的進行熱處理製程是可選的。在用於形成半導體元件結構1B的實施例中，在步驟S63之後得到如圖2所示的半導體元件結構1B，並且可以省略步驟S65。在用於形成半導體元件結構1C的實施例中，在步驟S65之後得到如圖3所示的半導體元件結構1C。

圖23和圖24根據一實施例顯示形成半導體元件結構1B和1C的中間階段的剖面圖。需指出的是，在圖23所示的結構之前用於形成半導體元件結構1B和1C的操作可以與用於形成如圖5至圖9所示的半導體元件結構1A的操作實質上相同（圖22所示的方法40中的步驟S41至步驟S47與圖4所示的方法10中的步驟S11至步驟S17相同），相關細節描述可參照前述段落，在此不再討論。

根據一些實施例，在形成內襯於較低開口112a和擴大的較高開口120的襯墊材料123之後，形成一能量可移除層155於襯墊材料123之上，如圖23所示。相應的步驟在圖22所示的方法40中顯示為步驟S49。在一些實施例中，共形地形成能量可移除層155於圖9的結構之上。在一些實施例中，能量可移除層155延伸於第二介電層105的頂表面T2之上。

在一些實施例中，能量可移除層155包括一熱可分解材料。在一些其他實施例中，能量可移除層155包括光子可分解材料、電子束可分解材料、或另一種合適的能量可分解材料。在一些實施例中，能量可移除材料包括一基材和一可分解成孔劑材料，所述可分解成孔劑材料一旦暴露於能源（例如：熱）就實質上被移除。在這種情況下，基材可包括氫矽倍半氧烷（hydrogen silsesquioxane; HSQ）、甲基矽倍半氧烷（methyl silsesquioxane; MSQ）、多孔聚芳醚（porous polyarylether; PAE）、多孔SiLK、或多孔二氧化矽（SiO ₂），且可分解致孔劑材料可包括致孔劑有機化合物，其可以在後續製程中為能量可移除層155最初佔據的空間提供孔隙度。此外，能量可移除層155的沉積可包括CVD製程、PVD製程、ALD製程、旋塗製程、或另一種合適的製程。

隨後，根據一些實施例，進行一蝕刻製程（也稱為第五蝕刻製程）以部分地移除襯墊材料123和能量可移除層155，從而獲得包括襯墊材料123和能量可移除層155的剩餘部分的一間隔結構157，如圖24所示。相應的步驟在圖22所示的方法40中顯示為步驟S51。在一些實施例中，襯墊材料123的剩餘部分具有“L”形狀，其被稱為L形襯墊123’。

在一些實施例中，在進行第五蝕刻製程之後，間隔結構157部分地暴露出擴大的較高開口120的側壁S5和S6，並暴露出較低開口112a的側壁S1、S2和底表面B2。在一些實施例中，側壁S5和S6的暴露部分位於間隔結構157上方。在一些實施例中，在形成間隔結構157之後，暴露出第二介電層105的頂表面T2。

在一些實施例中，透過一非等向性蝕刻製程來蝕刻襯墊材料123和能量可移除層155，其在所有位置垂直地移除等量的襯墊材料123和能量可移除層155，在第二介電層105的側壁S5和S6的較低部分上留下間隔結構157。在一些實施例中，第三蝕刻製程為乾蝕刻製程，例如電漿蝕刻、RIE、NBE、或其類似製程。

然後，利用類似圖12至圖21所示的步驟來形成襯層133、內矽化物部分315、外矽化物部分317、第三介電層171、第四介電層173、和較高插塞319，在此不重複其描述。形成較高插塞319之後，獲得如圖2所示的半導體元件結構1B。在半導體元件結構1B中，間隔結構157的能量可移除層155被L形襯墊123’和襯層133封閉。

根據一些實施例，在獲得半導體元件結構1B之後，可以進行一熱處理製程，以將間隔結構157的能量可移除層155轉變成氣隙160，如圖3所示。相應的步驟在圖22所示的方法40中顯示為步驟S65。應注意的是，步驟S65是可選的。

在一些實施例中，熱處理製程中使用的溫度可以高到足以有效地燒掉能量可移除層155，從而在間隔結構167中留下氣隙160。在形成間隔結構167的氣隙160之後，獲得半導體元件結構1C。在半導體元件結構1C中，間隔結構167的氣隙160被L形襯墊123’和襯層133封閉。

在半導體元件結構1B和1C的實施例中，襯層133具有與第一介電層103直接接觸的漸縮側壁S1和S2，這有助於改善襯層133和位於襯層133之上的導電結構141的階梯覆蓋。此外，導電結構141足夠的階梯覆蓋可以減少電遷移。此外，間隔結構157的能量可移除層155和間隔結構167的氣隙160可以減少訊號傳播中的RC延遲。其結果，可以改善半導體元件結構的性能和可靠性。

本揭露提供了半導體元件結構及其製備方法的實施例。在一些實施例中，半導體元件結構包括第一介電層（例如，第一介電層103）和設置於第一介電層之上的第二介電層（例如，第二介電層105），以及穿過第二介電層並延伸至第一介電層中的導電結構（例如，包括障壁層135、金屬層137、和金屬填充部分139的導電結構141）。在一些實施例中，導電結構透過襯層（例如，襯層133）與第一介電層分開，且襯層具有與第一介電直接接觸的漸縮側壁（例如，側壁S1和S2）。

由於第一介電層中的開口（例如，較低開口112a）具有用於讓襯層在其上排列的漸縮側壁，因此可以改善襯層的共形性（亦即，階梯覆蓋），並且還可以改善設置於襯層之上的導電結構的階梯覆蓋。導電結構足夠的階梯覆蓋可以減少電遷移。其結果，可以改善半導體元件結構的性能和可靠性。

此外，內矽化物部分315和外矽化物部分317構成一複合著陸墊，其具有增加的著陸面積以供較高插塞319著陸。因此，可以減少接觸電阻，並且可以避免或減少較低導電結構141和較高插塞319之間未對準的問題。如此一來，可以改善整體元件性能，並且可以增加半導體元件結構的良率。

圖25至圖28根據一些實施例顯示製備半導體元件結構1D的剖面圖。

如圖25所示，可以利用類似圖5至圖11所示的步驟來製備中間半導體元件，在此不重複其描述。如圖25所示，形成一能量可移除層159於第二介電層105中和兩個相鄰的中間結構之間。開口（未顯示）形成於圖25所示的兩個相鄰的中間結構之間。利用類似圖23所示的步驟來沉積能量可移除層159以填充開口，在此不重複其描述。擴大的較高開口120可在能量可移除層159的形成期間被遮蓋（masked）。

如圖26所示，可以形成襯層133以覆蓋能量可移除層159。利用類似圖12至圖15所示的步驟來形成襯層133、多孔低介電常數介電層125、金屬層137、和金屬填充部分139，在此不重複其描述。

如圖27所示，利用類似圖16至圖21所示的步驟形成導電結構141、內矽化物部分315、外矽化物部分317、第三介電層171、第四介電層173、和較高插塞319，在此不重複其描述。

參照圖28，進行與圖22所示方法40的步驟S65所示的熱處理製程類似的熱處理製程，在此不重複其描述。在一些實施例中，在熱處理製程期間，剩餘的能量可移除塊轉變成包括由襯墊159L封閉的氣隙159A的氣隙結構。形成氣隙159A之後，獲得半導體元件結構1D。透過在相鄰的導電部件（例如，導電結構141和較高插塞319）之間採用氣隙159A，可以減少導電部件之間的寄生電容。其結果，可以改善半導體元件結構的性能和可靠性。

本揭露的另一方面提供一種半導體元件的製備方法，包括形成一第一介電層於一半導體基板之上；形成一第二介電層於該第一介電層之上；進行一第一蝕刻製程以形成一開口結構，其中該開口結構具有一漸縮輪廓，且其中該開口結構具有位於該第一介電層中的一較低開口和位於該第二介電層中的一較高開口；進行一第二蝕刻製程以橫向延伸該開口結構的該較高開口，使得該第一介電層的一頂表面被一擴大的較高開口暴露；形成一間隔結構於該第一介電層的該頂表面之上；形成覆蓋該間隔結構的一襯層；形成位於該襯層之上並被該襯層圍繞的一導電結構；凹陷該第二介電層的一頂表面；形成位於該導電結構之上的一內矽化物部分和圍繞該內矽化物部分且位於該導電結構和該襯層之上的一外矽化物部分；以及形成一較高插塞於該內矽化物部分和該外矽化物部分之上。

由於本揭露半導體元件結構的設計，襯層133包括與第一介電層103直接接觸的漸縮側壁S1和S2，這有助於改善襯層133與上覆導電結構141的階梯覆蓋。此外，導電結構141足夠的階梯覆蓋可以減少電遷移（EM）。其結果，可以改善半導體元件結構1A的性能和可靠性。另外，內矽化物部分315和外矽化物部分317構成複合著陸墊，其具有增加的著陸面積以供較高插塞319著陸。因此，可以減少接觸電阻，並且可以避免或減少較低導電結構141和較高插塞319之間未對準的問題。如此一來，可以改善整體元件性能，並且可以增加半導體元件結構1A的良率。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程前述之組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

1A:半導體元件結構

1B:半導體元件結構

1C:半導體元件結構

1D:半導體元件結構

10:方法

40:方法

101:半導體基板

103:第一介電層

105:第二介電層

107:圖案化罩幕

110:開口

112:開口結構

112a:較高開口

112b:較低開口

115:圖案化罩幕

118:開口

120:開口

123:襯墊材料

123’:L形襯墊

125:多孔低介電常數介電層

127:間隔結構

133:襯層

135:障壁層

137:金屬層

139:金屬填充部分

139TS:頂表面

141:導電結構

155:能量可移除層

157:間隔結構

159:能量可移除層

159A:氣隙

159L:襯墊

160:氣隙

167:間隔結構

171:第三介電層

171TS:頂表面

173:第四介電層

310:凹槽

311:圖案化罩幕

313:矽層

315:內矽化物部分

315TS:頂表面

317:外矽化物部分

317TS:頂表面

319:較高插塞

B1:底表面

B2:底表面

S1:側壁

S2:側壁

S3:側壁

S4:側壁

S5:側壁

S6:側壁

S7:側壁

S8:側壁

S11:步驟

S13:步驟

S15:步驟

S17:步驟

S19:步驟

S21:步驟

S23:步驟

S25:步驟

S27:步驟

S29:步驟

S31:步驟

S33:步驟

S41:步驟

S43:步驟

S45:步驟

S47:步驟

S49:步驟

S51:步驟

S53:步驟

S55:步驟

S57:步驟

S59:步驟

S61:步驟

S63:步驟

S65:步驟

T1:頂表面

T2:頂表面

T3:頂表面

W1:頂部寬度

W2:底部寬度

W3:寬度

θ ₁:角度

θ ₂:角度

本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件（feature）並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。圖1至圖3根據一些實施例顯示半導體元件結構的剖面圖。圖4根據一實施例顯示用於準備半導體元件結構之方法的流程圖。圖5至圖21根據一實施例顯示製備半導體元件結構之流程的剖面圖。圖22根據另一實施例顯示用於準備半導體元件結構之方法的流程圖。圖23和圖24根據另一實施例顯示製備半導體元件結構之流程的剖面圖。圖25至圖28根據另一實施例顯示製備半導體元件結構之流程的剖面圖。