TWI873965B - 晶片與晶片測試方法 - Google Patents

Abstract

晶片測試方法包含下列操作：在一晶片探針測試中，藉由一晶片中的一處理器電路執行一代碼，以產生一第一測試訊號；以及在該晶片探針測試中，利用該第一測試訊號對該晶片中的一第一電路進行一轉態延遲故障測試。

Description

晶片與晶片測試方法

本案是關於晶片測試方法，尤其是可在晶片探針測試中對晶片內的非同步電路進行轉態延遲故障的晶片測試方法與晶片。

為了確保積體電路的良率，在積體電路的不同製造階段中需對積體電路進行各種電路測試。在現有技術中，需在功能性測試中加入額外的測試式樣(pattern)才能對非同步電路進行測試。如此，將使得測試複雜度變高並會耗費更多測試時間。另外，功能性測試是在晶片封裝後所執行的測試，其屬於電路測試中的較晚階段。若在此階段才偵測到非同步電路存在故障，可能會增加不必要的成本。

於一些實施態樣中，本案的目的之一為(但不限於)提供一種可在晶片探針測試中對晶片內的非同步電路進行轉態延遲故障的晶片測試方法與晶片，以改善先前技術的不足。

於一些實施態樣中，晶片測試方法包含下列操作：在一晶片探針(chip probe)測試中，藉由一晶片中的一處理器電路執行一代碼，以產生一 第一測試訊號；以及在該晶片探針測試中，利用該第一測試訊號對該晶片中的一第一電路進行一轉態延遲故障測試。

於一些實施態樣中，晶片包含記憶體電路、處理器電路以及第一電路。記憶體電路用以儲存一代碼。處理器電路用以在一晶片探針測試中執行該代碼以產生一第一測試訊號。第一電路經由一匯流排電路耦接至該處理器電路，並用以在該晶片探針測試中響應於該第一測試訊號進行一轉態延遲故障測試。

有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

100:晶片

110:處理器電路

120:記憶體電路

130:匯流排電路

140,160,170:電路

142,152,156,164:正反器電路

144,154,162:組合邏輯電路

150:非同步電路

180,182,184:時脈產生器電路

300:晶片測試方法

CK0,CK1,CK2:時脈訊號

P1:代碼

P2:測試碼

S1,S2:測試訊號

S210,S220,S230,S310,S320:操作

〔圖1〕為根據本案一些實施例繪製一種晶片的示意圖；〔圖2〕為根據本案一些實施例繪製對圖1的晶片進行多階段測試的流程圖；以及〔圖3〕為根據本案一些實施例中繪製一種晶片測試方法的流程圖。

本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。

關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。

如本文所用，用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。在本文中，使用第一、第二與第三等等之詞彙，是用於描述並辨別各個元件。因此，在本文中的第一元件也可被稱為第二元件，而不脫離本案的本意。為易於理解，於各圖式中的類似元件將被指定為相同標號。

圖1為根據本案一些實施例繪製一種晶片100的示意圖。晶片100包含處理器電路110、記憶體電路120、匯流排電路130、電路140、非同步電路150、電路160、電路170與多個時脈產生器電路180、182及184。

記憶體電路120耦接至處理器電路110，並用以儲存代碼P1。在一些實施例中，代碼P1可為處理器電路110操作在一般模式會執行的程式碼。例如，代碼P1可包含，但不限於，處理器電路110在開機(boot)過程中所執行的程式碼。在一些實施例中，上述的程式碼可為，但不限於，啟動程式(boot loader)，其可讓晶片100中的多個電路(例如為電路140、非同步電路150、電路160與電路170)進行初始化配置，從而使得該些電路之間發生互相存取的電路行為。在一些實施例中，記憶體電路120可為，但不限於，唯讀記憶體電路。

處理器電路110可經由匯流排電路130耦接到電路140、非同步電路150、電路160以及電路170。在一些實施例中，匯流排電路130可包含，但不限於，內部資料匯流排、記憶體匯流排、系統匯流排與/或積體電路間匯流排，其可連接上述多個電路，使得該些電路可彼此交換電子訊號、資料與/或指令。

在一些實施例中，處理器電路110可為，但不限於，具有運算能力的訊號處理電路。例如，處理器電路110可為，但不限於，中央處理器、微控制器等電路。在不同實施例中，在晶片探針(chip probe)測試中，處理器電路110可執行代碼P1，以產生相對應的測試訊號(例如為測試訊號S1或測試訊號S2)來對電路140、非同步電路150、電路160與/或電路170中的至少一者進行電路測試。在一些實施例中，上述的電路測試可為，但不限於，轉態延遲故障(transition delay fault)測試。轉態延遲故障測試可用來檢測並評估上述電路的訊號傳輸延遲。若訊號在上述電路中的一特定節點(例如可為，但不限於，輸入/輸出節點)的轉態延遲超出一特定期間時，可能會導致該電路的性能下降或是功能出現異常。在晶片探針測試中，處理器電路110可執行代碼P1，從而觸發上述提及的多個電路中的至少一者與其他電路進行訊號傳輸或資料存取等行為，從而對該些電路進行轉態延遲故障測試。在一些實施例中，電路140、非同步電路150、電路160與/或電路170可回傳測試結果給處理器電路110與/或外部機台，從而確認該些電路中的至少一者是否有出現轉態延遲故障，並確認該些電路中導致轉態延遲故障的節點位置。

在一些實施例中，電路140、非同步電路150、電路160以及電路170為晶片100中的待測電路。在一些實施例中，電路140、非同步電路150與電路160中每一者可在晶片探針測試中響應於測試訊號S1進行轉態延遲故障測試。在一些實施例中，電路170可在晶片探針測試中響應於測試訊號S2進行轉態延遲故障測試。

在一些實施例中，非同步電路150耦接於電路140與電路160之間，且電路140與電路160可經由非同步電路150互相進行存取與/或交換訊號。在一些 實施例中，電路140用以根據時脈訊號CK1進行運作(即操作在由時脈訊號CK1所定義的第一時脈域)，電路160用以根據時脈訊號CK2進行運作(即操作在由時脈訊號CK2所定義的第二時脈域)，且非同步電路150用以根據時脈訊號CK1與時脈訊號CK2進行運作(例如，非同步電路150中的部分電路操作在第一時脈域，且非同步電路150中的另一部分電路操作在第二時脈域)。在一些實施例中，時脈訊號CK1與時脈訊號CK2為非同步(asynchronous)。在一些實施例中，時脈訊號CK1與時脈訊號CK2來自於不同時脈源。在一些實施例中，時脈訊號CK1與時脈訊號CK2中的一者的頻率不為時脈訊號CK1與時脈訊號CK2中的另一者的頻率的整數倍。在一些實施例中，若時脈訊號CK1與時脈訊號CK2符合前述兩個條件中的至少一者，代表時脈訊號CK1與時脈訊號CK2為非同步訊號。

舉例來說，電路140可包含，但不限於，正反器電路142與組合邏輯電路144，其可操作為扇入錐(fan-in cone)電路。正反器電路142可經由時脈訊號CK1觸發，以將測試訊號S1傳輸到組合邏輯電路144。組合邏輯電路144可根據測試訊號S1而經由非同步電路150向電路160進行存取(例如為向電路160傳輸相應訊號或自電路160接收相應訊號)。非同步電路150可包含，但不限於，正反器電路152、組合邏輯電路154與正反器電路156。正反器電路152可經由時脈訊號CK1觸發，從而自組合邏輯電路144傳輸訊號到組合邏輯電路154。組合邏輯電路154可處理該訊號而傳輸相應訊號到正反器電路156。正反器電路156可經由時脈訊號CK2觸發，以將組合邏輯電路154所產生的訊號傳輸到電路160。電路160可包含，但不限於，組合邏輯電路162與正反器電路164，其可操作為扇出錐(fan-out cone)電路。組合邏輯電路162可根據正反器電路156所輸出的訊號進行相應操作，從而產生對應訊號給正反器電路164。正反器電路164可經由時脈訊號CK2 觸發，以輸出組合邏輯電路162所產生的訊號。在上述的操作過程中，處理器電路110與/或外部機台可獲得電路140、非同步電路150、電路160中每一者的內部節點(特別是接收訊號與/或輸出訊號的相關節點)上的訊號，從而根據該些訊號判斷是否有出現轉態延遲故障。

上述關於電路140、非同步電路150與電路160的設置方式用於示例，且本案並不以此為限。應當理解，電路140、非同步電路150與電路160可為各種不同類型的數位電路。上述的例子僅以電路140經由非同步電路150存取電路160為例，且本案並不以此為限。應當理解，在不同實施例中，電路160亦可經由非同步電路150存取電路140，即，電路140與電路160可經由非同步電路150進行雙向傳輸，且電路160亦可響應測試訊號S1而經由非同步電路150存取電路140。

在一些實施例中，電路170可獨立於電路140、非同步電路150與電路160。換句話說，電路140、非同步電路150與電路160中的至少一電路與電路170中的一者不會存取該至少一電路與電路170中的另外一者。電路170經由匯流排電路130耦接至處理器電路110。在一些實施例中，電路170可包含，但不限於，記憶體電路(例如可為靜態隨機存取記憶體電路)等。在一些實施例中，處理器電路110可直接存取該記憶體電路的資料。

在一些實施例中，代碼P1更包含測試碼P2，其可用來對與處理器電路110有直接關聯的電路(例如為電路170)進行測試(例如可為，但不限於，前述的轉態延遲故障測試)。在晶片探針測試中，處理器電路110可執行代碼P1中的測試碼P2，從而產生測試訊號S2並經由匯流排電路130傳輸測試訊號S2給電路170。如此，響應於此測試訊號S2，電路170可進行相應的電路行為，並據此回 傳測試結果給處理器電路110與/或外部機台(未示出)，以確認電路170內是否存在轉態延遲故障，並確認產生轉態延遲故障的節點位置。

時脈產生器電路180用以產生時脈訊號CK0，並傳輸時脈訊號CK0給處理器電路110。如此，處理器電路110可根據時脈訊號CK0進行運作。時脈產生器電路182用以產生時脈訊號CK1，並傳輸時脈訊號CK1給電路140以及非同步電路150，使得上述兩者可根據時脈訊號CK1進行運作。類似地，時脈產生器電路184用以產生時脈訊號CK2，並傳輸時脈訊號CK2給電路160以及非同步電路150，使得上述兩者可根據時脈訊號CK2進行運作。在一些實施例中，在晶片探針測試中，多個時脈產生器電路180、182與184可經由外部機台(或是經由處理器電路110之控制)致能，以產生(例如具有全速(at-speed)的)該些時脈訊號CK0、CK1與CK2。亦即，該些時脈訊號CK0、CK1與CK2中每一者在晶片探針測試中為具有全速的時脈訊號(而非經過降速的時脈訊號)。在一些實施例中，具有全速的多個時脈訊號CK0、CK1與CK2中每一者的頻率為在晶片100(與/或處理器電路110)操作在正常模式下所具有的預設頻率。如此，在晶片探針測試中，處理器電路110、電路140、非同步電路150與電路160可根據具有全速的多個時脈訊號CK0、CK1與CK2進行前述的轉態延遲故障測試。如此，可以在未使用外部儀器所提供的低速時脈訊號下對前述的待測電路進行測試，從而提高電路測試的準確性。

在一些實施例中，多個時脈產生器電路180、182與184中每一者可為，但不限於，鎖相迴路電路。在一些實施例中，晶片100更包含另一時脈產生器電路(未示出)，其用於提供電路170所需的時脈訊號。在一些實施例中，前述的多個時脈產生器電路中的至少兩者可整合為同一電路，或是共享部分電 路。換言之，前述的多個時脈產生器電路之設置方式並不僅限於圖1所示的設置方式。

圖2為根據本案一些實施例繪製對圖1的晶片100進行多階段測試的流程圖。在操作S210，在晶片探針測試中，對晶片進行轉態延遲故障測試。在一些實施例中，晶片探針測試是在晶片100進行封裝前對晶片100進行測試。換言之，晶片探針測試是屬於晶圓級別(wafer-level)的測試。一般而言，在晶片探針測試中，外部機台可透過探針卡來與晶片100(其在此階段中可為晶圓上的裸晶(die))進行連接，從而驅動處理器電路110執行代碼P1來進行前述的轉態延遲故障測試。在一些實施例中，在晶片探針測試中，晶片100還可設置以進行掃描測試(scan test)。

在操作S220，在封裝晶片後，對晶片進行功能性測試(function test)。不同於晶片探針測試，操作S220所執行的測試是在晶片100完成封裝後對晶片100進行的電路測試，以確認封裝後的晶片100的功能是否存在缺陷。即，功能性測試屬於晶片級別(chip level)的測試。在操作S230，在將晶片連接至電路板上的主/被動元件後，對晶片進行系統性測試。不同於前述的兩種測試，操作S230所執行的測試是在將封裝後的晶片100安裝在電路板上來連接到不同的主/被動元件後所進行的系統測試，以確認整體系統是否存在缺陷。換言之，系統測試屬於系統級別(system level)的測試。

在一些相關技術中，由於實際機台的限制，在晶片探針測試中僅能使用較慢的時脈訊號(並非全速)來進行測試，且僅能針對單一時脈域的電路進行轉態延遲故障測試。例如，在該些技術中，僅能對操作在第一時脈域的電路140與/或操作在第二時脈域的電路160進行轉態延遲故障測試，而無法對 非同步電路150進行測試。在該些技術中，需要在次一階段的功能性測試中透過外部機台輸入額外的測試式樣(pattern)來對非同步電路(例如為非同步電路150)進行轉態延遲故障測試。

應當理解，在實際應用中，越後面的測試階段所耗費的成本越高。若能在越前面的測試階段中找出晶片100的故障或缺陷，越能節省整體製造成本。不同於前述的相關技術，在本案的一些實施例中，在晶片探針測試中，可藉由晶片100中的處理器電路110執行正常模式下會執行的代碼P1來對非同步電路150(或其他的任一電路)進行轉態延遲故障測試，其中晶片100中的處理器電路110以及其他的待測電路皆是根據晶片100本身所產生的全速時脈訊號(例如為時脈訊號CK0~CK2)進行運作。如此，可在晶片探針測試中進行更可靠的轉態延遲故障測試。相較於前述的相關技術，可提前在晶片探針測試的階段中確認晶片100是否存在轉態延遲故障，以更即時地對晶片100進行修正，從而節省更多的製造成本。

圖3為根據本案一些實施例中繪製一種晶片測試方法300的流程圖。在一些實施例中，圖3的晶片測試方法300可由，但不限於，圖1的處理器電路110協同外部機台執行。

在操作S310，在晶片探針測試中，藉由一晶片中的一處理器電路執行一代碼，以產生一第一測試訊號。在操作S320，在該晶片探針測試中，利用該第一測試訊號對該晶片中的一第一電路進行一轉態延遲故障測試。

例如，在晶片探針測試中，處理器電路110可執行儲存於記憶體電路120的代碼P1以產生測試訊號S1，使得電路140(與/或電路160)可響應於測試訊號S1產生相應輸出，從而根據此輸出確認電路140(與/或電路160)是否 具有轉態延遲故障。另一方面，在晶片探針測試中，處理器電路110更可產生測試訊號S1，使得電路140與電路160中的一者響應測試訊號S1以經由非同步電路150存取電路140與電路160中的另一者，並根據非同步電路150的內部節點上的訊號判斷非同步電路150是否具有轉態延遲故障。或者，在晶片探針測試中，處理器電路110可執行代碼P1中的測試碼P2以產生測試訊號S2，使得獨立於上述其他電路(例如為電路140、非同步電路150與/或電路160)的電路170可響應測試訊號S2產生相應的輸出，從而根據此輸出確認電路170是否具有轉態延遲故障。

晶片測試方法300中的多個操作可參照前述各實施例的說明，故於此不再重複贅述。晶片測試方法300中的多個操作僅為示例，並非限定需依照此示例中的順序執行。在不違背本案的各實施例的操作方式與範圍下，在晶片測試方法300中的各種操作當可適當地增加、替換、省略或以不同順序執行。或者，在晶片測試方法300中的各種操作可以是同時或部分同時執行。在一些實施例中，晶片測試方法300可更包含下列操作：在晶片探針測試中，致能時脈產生器電路，以產生(例如具有全速的)時脈訊號。例如，在晶片探針測試中，多個時脈產生器電路180、182與184可被致能，從而產生具有全速的時脈訊號CK0、CK1與CK2，使得處理器電路110及其他待測電路可以根據這些時脈訊號CK0、CK1與CK2進行運作，從而獲得符合實際應用環境的測試結果。

綜上所述，本案一些實施例所提供的晶片與晶片測試方法可在進行晶片探針階段使用具有全速的時脈訊號對封裝前的晶片進行轉態延遲障礙測試，以獲得有效的測試結果並可有效地降低整體成本。

雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

300:晶片測試方法

S310,S320:操作

Claims (8)

1. 一種晶片測試方法，包含：在一晶片探針(chip probe)測試中，藉由一晶片中的一處理器電路執行一代碼，以產生一第一測試訊號；在該晶片探針測試中，利用該第一測試訊號對該晶片中的一第一電路進行一轉態延遲故障測試；在該晶片探針測試中，利用該第一測試訊號對該晶片中的一非同步電路進行該轉態延遲故障測試，其中該非同步電路耦接於該第一電路與該晶片中的一第二電路之間，且該第一電路用以響應該第一測試訊號經由該非同步電路向該第二電路進行存取；在該晶片探針測試中，致能一第一時脈產生器電路以產生一第一時脈訊號，並傳輸該第一時脈訊號給該第一電路與該非同步電路；在該晶片探針測試中，致能一第二時脈產生器電路以產生一第二時脈訊號，並傳輸該第二時脈訊號給該第二電路與該非同步電路；以及在該晶片探針測試中，致能一第三時脈產生器電路以產生一第三時脈訊號，並傳輸該第三時脈訊號給該處理器電路。
2. 如請求項1之晶片測試方法，其中該第一電路用以根據該第一時脈訊號運作，該第二電路用以根據該第二時脈訊號運作，該非同步電路用以根據該第一時脈訊號與該第二時脈訊號運作，且該第一時脈訊號與該第二時脈訊號為非同步。
3. 如請求項2之晶片測試方法，其中該第一時脈訊號與該第二時脈訊號來自於不同時脈源，或該第一時脈訊號與該第二時脈訊號中的一者的一頻率不為該第一時脈訊號與該第二時脈訊號中的另一者的一頻率的整數倍。
4. 如請求項1之晶片測試方法，其中該第一時脈訊號、該第二時脈訊號與該第三時脈訊號中每一者在該晶片探針測試中為具有全速的一時脈訊號。
5. 如請求項1之晶片測試方法，其中該代碼包含該處理器電路在一開機過程中所執行的一程式碼。
6. 如請求項1之晶片測試方法，其中該代碼儲存於該晶片中的一唯讀記憶體電路。
7. 如請求項1之晶片測試方法，更包含：在該晶片探針測試中，藉由該處理器電路執行該代碼中的一測試碼，以產生一第二測試訊號；以及在該晶片探針測試中，利用該第二測試訊號對該晶片中的一第三電路進行該轉態延遲故障測試，其中該第一電路與該第三電路中的一者不存取該第一電路與該第三電路中的另一者。
8. 一種晶片，包含：一記憶體電路，用以儲存一代碼；一處理器電路，用以在一晶片探針測試中執行該代碼以產生一第一測試訊號；一第一電路，經由一匯流排電路耦接至該處理器電路，並用以在該晶片探針測試中響應於該第一測試訊號進行一轉態延遲故障測試； 一第二電路；一非同步電路，耦接於該第一電路與該第二電路之間，其中該處理器電路更用以在該晶片探針測試中利用該第一測試訊號對該非同步電路進行該轉態延遲故障測試，且該第一電路更用以響應該第一測試訊號經由該非同步電路向該第二電路進行存取；一第一時脈產生器電路，用以在該晶片探針測試中產生一第一時脈訊號，並傳輸該第一時脈訊號給該第一電路與該非同步電路；一第二時脈產生器電路，用以在該晶片探針測試中產生一第二時脈訊號，並傳輸該第二時脈訊號給該第二電路與該非同步電路；以及一第三時脈產生器電路，用以在該晶片探針測試中產生一第三時脈訊號，並傳輸該第三時脈訊號給該處理器電路。

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