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TWI842221B - 半導體結構、半導體配置及其形成方法 - Google Patents

半導體結構、半導體配置及其形成方法 Download PDF

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TWI842221B
TWI842221B TW111144889A TW111144889A TWI842221B TW I842221 B TWI842221 B TW I842221B TW 111144889 A TW111144889 A TW 111144889A TW 111144889 A TW111144889 A TW 111144889A TW I842221 B TWI842221 B TW I842221B
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顧旻峰
莊曜群
李政鍵
林景彬
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台灣積體電路製造股份有限公司
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Abstract

例示性半導體結構包含具有第一側及第二側的裝置基板。介電層設置在裝置基板的第一側上方。連通柱沿第一方向延伸穿過介電層且自第一側穿過裝置基板延伸至第二側。保護環設置在介電層中及連通柱周圍。保護環包含沿第一方向堆疊的金屬層。金屬層包含第一側壁及第二側壁。第一側壁形成保護環的內側壁。金屬層的第一側壁之間的重疊小於約10nm。重疊沿不同於第一方向的第二方向。

Description

半導體結構、半導體配置及其形成方法
本揭露關於半導體結構、半導體配置及其形成方法。
半導體積體電路(integrated circuit，IC)行業已經歷快速增長。半導體製造製程的持續進步導致積體電路(integrated circuit，「IC」)具有帶有更精細特徵及/或更高整合度的半導體裝置。功能密度(即每IC晶片面積的互連裝置數目)普遍增加，而特徵大小(即可以使用製造製程來創建的最小元件)已減小。該按比例縮小製程通常藉由提高生產效率及降低相關聯的成本來提供益處。
已經開發進階的IC封裝技術以進一步降低併入許多電子裝置中的IC的密度及/或提高這些IC的效能。例如，IC封裝已經發展，使得多個IC可以垂直堆疊在所謂的三維(three-dimensional，「3D」)封裝或2.5D封裝(其使用中介層)中。連通柱(亦稱為矽連通柱(through-silicon via，TSV))為一種用於電及/或實體 連接所堆疊的IC的技術。這類技術有時實施保護結構及/或屏蔽結構，諸如保護環，以提高TSV可靠性及完整性。需要對保護結構及/或屏蔽結構進行設計改進。
根據本揭露的一些實施例，一種半導體結構包括：一裝置基板，其具有一第一側及一第二側；一介電層，其設置在該裝置基板的該第一側上方；一連通柱，沿一第一方向延伸穿過該介電層且自該第一側穿過該裝置基板延伸至該第二側；及一保護環，設置在該介電層中及該連通柱周圍，其中：該保護環包含沿該第一方向堆疊的多個金屬層，該些金屬層包含多個第一側壁及多個第二側壁，其中該些第一側壁形成該保護環的一內側壁，及該些金屬層的該些第一側壁之間的一重疊小於10奈米，且該重疊沿著不同於該第一方向的一第二方向。
根據本揭露的一些實施例，一種半導體配置包括：一第一半導體結構；一第二半導體結構；一導電結構，其穿過該第一半導體結構延伸至該第二半導體結構，其中該導電結構連接該第一半導體結構及該第二半導體結構；及複數互連結構之堆疊，在該導電結構周圍形成一環，其中該些互連結構之間的一重疊小於10奈米。
根據本揭露的一些實施例，一種半導體配置的形成方法包括以下步驟：在一半導體基板的一第一側上方形成一後段製程結構，其中該後段製程結構包含設置在一介電層中的多個圖案化金屬層，且該半導體基板具有與該第一 側相對的一第二側；在形成該後段製程結構的同時形成複數互連結構之堆疊，其中該堆疊形成限定該介電層區的一環，且該些互連結構之間的一重疊小於10奈米；及形成延伸穿過該介電層的該區及該半導體基板的一導電結構，其中該導電結構自該半導體基板的該第一側延伸至該半導體基板的該第二側。
2-2’:線
100、180:半導體結構
102:裝置基板
104、106:側
110:多層互連特徵
110a、110b、110c:集合
115、420、422:介電層
116:金屬線
118、124、436:連通柱
120、122:觸點
130:基板連通柱/TSV
140:保護環
140a、140b、140c:集合
142:內側壁
144:外側壁
150:裝置結構
200:工件
202A、202B:裝置區
202C:中間區
210:介電區
220:溝槽
222:圖案化遮罩層
224:保護層
226:曲線段
228:側壁
240:導電插塞
242:阻障層
300:方法
310、315、320:方塊
402:半導體基板
404A、404B:電晶體
410:閘極結構
412:源極/汲極
414:隔離結構
432:閘極觸點
434:源極/汲極觸點
440:MEOL層
D、d1、d2:深度
Db、DTSV:尺寸
H:高度
J、J+、J-:線路
OVL、OVLa、OVLb、OVLc:重疊
P1、P2、P3:節距
S:間距
t1、t2:厚度
TC:頂部接觸層
W1、W2、W3:寬度
當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露。需要強調的係，根據行業中的標準實踐，各種特徵未按比例繪製且僅出於說明目的而使用。為論述清楚起見，各種特徵的尺寸可以任意增加或減小。
第1圖為根據本揭露的各個態樣的部分或全部具有用於連通柱(或垂直定向的導電結構)的改進的保護環設計的半導體結構的局部橫截面圖。
第2圖為根據本揭露的各個態樣的部分或全部的第1圖的半導體結構的局部俯視圖。
第3A圖至第3C圖、第4圖、第5A圖至第5C圖及第6圖為根據本揭露的各個態樣的可以在第1圖及第2圖的半導體結構中實施的保護環的部分的放大橫截面圖。
第7A圖至第7D圖為根據本揭露的各個態樣的可以在第1圖及第2圖的半導體結構中實施的部分或全部的保護環的俯視圖。
第8圖為根據本揭露的各個態樣的包含第1圖及第2圖的半導體結構的部分或全部的半導體配置的局部圖解橫截面 圖。
第9A圖至第9I圖為根據本揭露的各個態樣的在形成TSV及對應的保護環的各個製造階段的部分或全部的工件的局部橫截面圖。
第10A圖至第10E圖為根據本揭露的各個態樣的在形成用於TSV的溝槽的各個製造階段的部分或全部的工件的局部橫截面圖，該溝槽可以在第9E圖的製造階段實施。
第11圖為根據本揭露的各個態樣的用於製造諸如第1圖及第2圖的半導體結構的半導體結構的部分或全部的方法的流程圖。
第12圖為根據本揭露的各個態樣的可以在第1圖及第2圖的半導體結構中實施的部分或全部的裝置基板的局部圖解橫截面圖。
本揭露通常係關於積體電路(integrated circuit，IC)封裝，且更具體地，係關於用於連通柱的保護環。
以下揭露內容提供用於實施本揭露的不同特徵的許多不同的實施例或實例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，而不旨在進行限制。例如，在以下描述中第一特徵在第二特徵上方或上的形成可以包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可以包含額外特徵可以形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可以不直接接 觸的實施例。另外，空間相對術語(例如「下部」、「上部」、「水平」、「垂直」、「在......之上」、「在......上方」、「在......下方」、「在......下面」、「向上」、「向下」、「頂部」、「底部」等以及其派生詞(例如「水平地」、「向下」、「向上」等))用於簡化本揭露的一個特徵與另一特徵的關係。空間相對術語旨在涵蓋包含特徵的裝置的不同定向。此外，當用「約」、「近似」、「基本上」及其類似者來描述數字或數字範圍時，該術語旨在涵蓋考慮到如一般技藝人士理解的在製造期間固有出現的變化而在合理範圍內的數字。例如，數字或數字範圍涵蓋基於與製造具有與數字相關聯的特點的特徵相關聯的已知製造公差包含所描述數字的合理範圍，諸如在所描述數字的+/-10%內。例如，具有「約5nm」厚度的材料層可以涵蓋4.5nm至5.5nm的尺寸範圍，其中一般技藝人士已知與沈積材料層相關聯的製造公差為+/-10%。在另一實例中，描述為具有「基本相同」尺寸及/或「基本」定向在特定方向及/或組態(例如，「基本平行」)上的兩個特徵涵蓋兩個特徵之間的尺寸差異及/或兩個特徵與精確指定定向的輕微定向差異，這可能係由於與製造兩個特徵相關聯的製造公差而固有但並非有意產生的。另外，本揭露可以在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示本文中所描述的各種實施例及/或組態之間的關係。
已經開發進階的IC封裝技術以進一步降低併入許 多電子裝置中的積體電路(integrated circuit，IC)的密度及/或提高這些IC的效能。例如，IC封裝已經發展，使得多個IC可以垂直堆疊在三維(three-dimensional，「3D」)封裝或2.5D封裝(實施中介層的封裝)中。連通柱(亦稱為矽連通柱(through-silicon via，TSV))為一種用於電及/或實體連接所堆疊的IC的技術。例如，在第一晶片垂直堆疊在第二晶片上方的情況下，可以形成穿過第一晶片垂直延伸至第二晶片的TSV，其中TSV將第一晶片的第一導電結構(例如第一佈線)電及/或實體連接至第二晶片的第二導電結構(例如，第二佈線)。TSV為導電結構，諸如銅結構，且可以穿過第一晶片的全部延伸至第二晶片。
保護環通常形成在TSV周圍以保護TSV、提高TSV效能、提高TSV結構穩定性、屏蔽及/或減少可能對第一晶片及/或第二晶片產生負面影響的TSV引起的雜訊或其組合。保護環可以在形成第一晶片的後段製程(back-end-of-line，BEOL)結構(諸如第一晶片的第一佈線)時形成。第一佈線可以設置在第一晶片的第一裝置基板上方且連接至該第一裝置基板，且有助於第一裝置基板的裝置及/或結構的操作及/或電通訊。可以在形成BEOL結構之後例如藉由蝕刻穿過由保護環限定的區域中的BEOL結構的介電層且穿過第一裝置基板以形成暴露第二晶片的TSV溝槽及用導電材料填充TSV溝槽來形成TSV。TSV溝槽可以暴露第二晶片的BEOL結構，該BEOL結 構可以設置在第二晶片的第二裝置基板上方且連接至該第二裝置基板且有助於裝置及/或第二裝置基板的結構的操作及/或電通訊。
本揭露提出一種保護環設計，其最佳化保護環與TSV之間的間距且最佳化保護環的相鄰金屬層、保護環的金屬層的相鄰層級、保護環的金屬層的相鄰組或其組合之間的重疊，以減少及/或消除在TSV形成期間可能出現的缺陷。在一些實施例中，保護環與TSV之間的距離為約0.2μm至約0.5μm。在一些實施例中，保護環的內徑(或內部寬度)與TSV的直徑(或寬度)的比值大於零且小於約2。在一些實施例中，保護環的相鄰金屬層之間的重疊小於約10nm。在一些實施例中，保護環的金屬層的相鄰層級之間的重疊小於約10nm。在一些實施例中，保護環的金屬層的相鄰組之間的重疊小於約10nm。在一些實施例中，重疊自保護環的頂部至底部減少。例如，保護環可以包含第一組金屬層、第二組金屬層及第三組金屬層。第二組金屬層處於第一組金屬層與第三組金屬層之間，第一組金屬層為保護環的最上組金屬層，且第三組金屬層為保護環的最底組金屬層。第一組金屬層中的相鄰金屬層之間的重疊大於第二組金屬層中的相鄰金屬層之間的重疊，第二組金屬層中的相鄰金屬層之間的重疊大於第三組金屬層中的相鄰金屬層之間的重疊。第一組金屬層、第二組金屬層及第三組金屬層均包含至少兩個金屬層。在一些實施例中，第一組金屬層形成具有第一節距的BEOL結構的一 部分，第二組金屬層形成具有第二節距的BEOL結構的一部分，且第三組金屬層形成具有第三節距的BEOL結構的一部分。第一節距、第二節距及第三節距不同。本文中描述所提出的保護環設計及/或其製造的細節。不同的實施例可以具有不同的優點，且不需要任何實施例的特定優點。
第1圖為根據本揭露的各個態樣的部分或全部具有改進的保護環設計的半導體結構100的局部橫截面圖。第2圖為根據本揭露的各個態樣的部分或全部具有改進的保護環設計的半導體結構100的局部俯視圖。第1圖的橫截面圖沿第2圖的線2-2’，且在第2圖中移除第1圖中所描繪的半導體結構100的頂部接觸層TC。第3A圖至第3C圖、第4圖、第5A圖至第5C圖及第6圖為根據本揭露的各個態樣的可以在第1圖及第2圖的半導體結構100中實施的保護環的部分的放大橫截面圖。第7A圖至第7D圖為根據本揭露的各個態樣的可以在第1圖及第2圖的半導體結構100中實施的部分或全部的保護環的俯視圖。第8圖為根據本揭露的各個態樣的包含半導體結構100的部分或全部的半導體配置的局部圖解橫截面圖。為便於描述及理解，本文中同時論述第1圖、第2圖、第3A圖至第3C圖、第4圖、第5A圖至第5C圖、第6圖、第7A圖至第7D圖及第8圖。為了清楚起見，已經簡化第1圖、第2圖、第3A圖至第3C圖、第4圖、第5A圖至第5C圖、第6圖、第7A圖至第7D圖及第8圖以更好地理解本揭露的創造性概念。可以在半導體結構中添加額外特 徵，且在半導體結構的其他實施例中可以置換、修改或消除下文所描述的一些特徵。
在第1圖中，將裝置基板102描繪為具有一側104(例如正側)及與該側104相對的一側106(例如背側)。裝置基板102可以包含藉由前段製程(front end-of-line，FEOL)處理在側104上及/或上方製造的電路(未示出)。例如，裝置基板102可以包含各種裝置元件/特徵，諸如半導體基板、摻雜井(例如，n井和/或p井)、隔離特徵(例如，淺溝槽隔離(shallow trench isolation，STI)結構及/或其他合適的隔離結構)、金屬閘極(例如，具有閘極電極及閘極介電質的金屬閘極)、沿金屬閘極的側壁的閘極間隔物、源極/汲極特徵(例如，磊晶源極/汲極)、其他合適的裝置元件/特徵或其組合。在一些實施例中，裝置基板102包含平面電晶體，其中平面電晶體的通道形成在半導體基板中的相應源極/汲極之間，且相應的金屬閘極設置在通道上(例如，在半導體基板的形成通道的一部分上)。在一些實施例中，裝置基板102包含具有形成在半導體鰭中的通道的非平面電晶體，該半導體鰭自半導體基板延伸且在半導體鰭上/中的相應源極/汲極之間，其中相應金屬閘極設置在半導體鰭的通道上且包裹該通道(即，非平面電晶體為鰭狀場效電晶體(fin-like field effect transistor，FinFET))。在一些實施例中，裝置基板102包含非平面電晶體，該非平面電晶體具有形成在半導體層中的通道，該半導體層懸置在半導體基 板上方且在相應源極/汲極之間延伸，其中相應的金屬閘極設置在通道上且圍繞這些通道(即，非平面電晶體為全環繞閘極(gate-all-around，GAA)電晶體)。裝置基板102的各種電晶體可以取決於設計要求組態為平面電晶體或非平面電晶體。
裝置基板102可以包含各種被動微電子裝置及主動微電子裝置，諸如電阻器、電容器、電感器、二極體、p型FET(p-type FET，PFET)、n型FET(n-type FET，NFET)、金屬氧化物半導體(metal-oxide semiconductor，MOS)FET(metal-oxide semiconductor FET，MOSFET)、互補MOS(complementary MOS，CMOS)電晶體、雙極結型電晶體(bipolar junction transistor，BJT)、橫向擴散MOS(laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的元件或其組合。各種微電子裝置可以組態為提供IC的功能不同的區，諸如邏輯區(即核心區)、記憶體區、類比區、外圍區(例如，輸入/輸出(input/output，I/O)區)、虛擬區、其他合適的區或其組合。邏輯區可以組態有標準單元，每一標準單元可以提供邏輯裝置及/或邏輯功能，諸如反相器、AND閘極、NAND閘極、OR閘極、NOR閘極、NOT閘極、XOR閘極、XNOR閘極、其他合適的邏輯裝置或其組合。記憶體區可以組態有記憶單元，每一記憶單元可以提供儲存裝置及/或儲存功能，諸如快閃記憶體、非揮發性隨機存取記憶 體(non-volatile random-access memory，NVRAM)、靜態隨機存取記憶體(static random-access memory，SRAM)、動態隨機存取記憶體(dynamic random-access memory，DRAM)、其他揮發性記憶體、其他非揮發性記憶體、其他合適的記憶體或其組合。在一些實施例中，記憶單元及/或邏輯單元包含結合起來分別提供儲存裝置/功能及邏輯裝置/功能的電晶體及互連結構。
多層互連(multi-layer interconnect，MLI)特徵110設置在裝置基板102的側104上方。MLI特徵110電連接各種裝置(例如電晶體)及/或裝置基板102的元件及/或各種裝置(例如，設置在MLI特徵110內的記憶體裝置)及/或MLI特徵110的元件，使得各種裝置及/或元件可以按照設計要求的規定操作。MLI特徵110包含用以形成互連(路由)結構的介電層及導電層(例如，圖案化金屬層)的組合。導電層形成諸如裝置級觸點及/或連通柱的垂直互連結構及/或諸如導線的水平互連結構。垂直互連結構通常連接MLI特徵110的不同層/級(或不同平面)中的水平互連結構。在操作期間，互連結構可以在裝置及/或裝置基板102的元件及/或MLI特徵110之間路由電訊號且/或將電訊號(例如，時鐘訊號、電壓訊號及/或接地訊號)分配給裝置及/或裝置基板102的裝置元件及/或MLI特徵110。儘管將MLI特徵110描繪為具有給定數目的介電層及金屬層，但本揭露設想MLI特徵110具有更多或 更少的介電層及/或金屬層。
MLI特徵110可以包含藉由後端製程(back end-of-line，BEOL)處理在側104上及/或上方製造的電路，且因此亦可以稱為BEOL結構。MLI特徵110包含n級互連層、(n+x)級互連層及其間的中間互連層(即，(n+1)級互連層、(n+2)級互連層，依此類推)，其中n為大於或等於1的整數，且x為大於或等於1的整數。n級互連層至(n+x)級互連層中的每一者包含相應的金屬化層及相應的連通柱層。例如，n級互連層包含相應的n連通柱層(表示為Vn)及n連通柱層上方的相應的n金屬化層(表示為Mn)，(n+1)級互連層包含相應的(n+1)連通柱層(表示為Vn+1)及(n+1)連通柱層上方的相應的(n+1)金屬化層(表示為Mn+1)，對於中間層至(n+x)級互連層而言，依此類推，(n+x)級互連層包含相應的(n+x)連通柱層(表示為Vn+x)及在(n+x)連通柱層上方的(n+x)金屬化層(表示為Mn+x)。在所描繪的實施例中，n等於1，x等於9，且MLI特徵110包含十個互連層，諸如包含V1層及M1層的第一級互連層、包含V2層及M2層的第二級互連層，以此類推至包含V10層及M10層的第十級互連層。每一連通柱層實體及/或電連接下伏金屬化層及上覆金屬化層、下伏裝置級接觸層(例如，中段製程(middle end-of-line，MEOL)互連層，諸如M0層)及上覆金屬化層、下伏裝置特徵(例如，閘極或源極/汲極的閘極電極)及上覆金屬化層或下伏金屬化層及上覆頂部接觸層。例如， V2層處於M1層與M2層之間、實體連接及電連接至M1層及M2層。在另一實例中，V1層處於M1層與下伏裝置級接觸層及/或下伏裝置特徵之間、實體連接及電連接至M1層及下伏裝置級接觸層及/或下伏裝置特徵。在一些實施例中，金屬化層及連通柱層進一步電連接至裝置基板102。例如，金屬化層及連通柱層的第一組合電連接至裝置基板102的電晶體的閘極，且金屬化層及連通柱層的第二組合電連接至電晶體的源極/汲極，使得電壓可以施加至閘極/或源極/汲極。
MLI特徵110包含具有設置在其中的金屬線116、連通柱118、其他導電特徵或其組合的介電層115。Mn金屬化層至Mn+x金屬化層中的每一者包含在介電層115的相應部分中的圖案化金屬層(即，以期望的圖案配置的一組金屬線116)。Vn連通柱層至Vn+x連通柱層中的每一者包含在介電層115的相應部分中的圖案化金屬層(即，以期望的圖案配置的一組連通柱118)。介電層115包含介電材料，諸如氧化矽、正矽酸乙酯(TEOS)氧化物、磷矽玻璃(phosphosilicate glass，PSG)、經硼摻雜矽酸鹽玻璃(boron-doped silicate glass，BSG)、經硼摻雜PSG(boron-doped PSG，BPSG)、低k介電材料(例如，具有小於氧化矽的介電常數的介電常數(例如，k<3.9))、其他合適的介電材料或其組合。例示性低k介電材料包含氟矽酸鹽玻璃(fluorosilicate glass，FSG)、經碳摻雜氧化物、Black Diamond®(加尼福尼亞州聖克 拉拉的應用材料)、乾凝膠、氣凝膠、非晶形氟化碳、聚對二甲苯、苯并環丁烯(BCB)、SiLK(密歇根州米德蘭的陶氏化學)、聚醯亞胺、其他低k介電材料或其組合。在一些實施例中，介電層115包含諸如經碳摻雜氧化物的低k介電材料或諸如多孔經碳摻雜氧化物的極低k介電材料(例如k
Figure 111144889-A0305-02-0016-2
2.5)。
介電層115可以具有多層結構。例如，介電層115包含至少一個層間介電(interlevel dielectric，ILD)層、至少一個設置在相應ILD層之間的接觸蝕刻終止層(contact etch stop layer，CESL)及至少一個設置在相應ILD層與裝置基板102之間的CESL。在這類實施例中，CESL的材料不同於ILD層的材料。例如，在ILD層包含低k介電材料的情況下，CESL可以包含矽及氮(例如，氮化矽、氮氧化矽、碳氮化矽或其組合)或其他合適的介電材料。ILD層及/或CESL可以具有多層結構，該多層結構具有多種介電材料。在一些實施例中，n級互連層至(n+x)級互連層中的每一者包含相應的ILD層及/或介電層115的相應的CESL，且相應的金屬線116及連通柱118處於相應的ILD層及/或相應的CESL中。在一些實施例中，Mn層至Mn+x層中的每一者包含相應的ILD層及/或介電層115的相應的CESL，其中相應的金屬線116處於相應的ILD層及/或相應的CESL中。在一些實施例中，Vn層至Vn+x層中的每一者包含相應的ILD層及/或介電層115的相應的CESL，其中相應的連通柱118處於 相應的ILD層及/或相應的CESL中。
頂部接觸(top contact，TC)層設置在MLI特徵110上方，且在所描繪的實施例中，設置在MLI特徵110的最頂部金屬化層(即M10層)上方。TC層包含介電層115的相應部分中的圖案化金屬層(即，以期望圖案配置的一組觸點120及觸點122(例如，接觸層)及以期望圖案配置的一組連通柱124(例如，連通柱層))。連通柱層(例如連通柱124)將接觸層(例如觸點120及觸點122)實體及/或電連接至MLI特徵110(例如Mn+x層的金屬線116)。觸點120及/或觸點122可以有助於MLI特徵110及/或裝置基板102與外部電路的電連接，且因此可以稱為外部觸點。在一些實施例中，觸點120及/或觸點122是凸塊下金屬化(under-bump metallization，UBM)結構。在一些實施例中，介電層115包含至少一個鈍化層。例如，介電層115可以包含鈍化層，該鈍化層設置在MLI特徵110的最頂部金屬化層(諸如M10層)上方。在這類實施例中，TC層可以包含鈍化層，其中觸點120、觸點122及連通柱124設置在鈍化層中。鈍化層包含與MLI特徵110的下伏ILD層的介電材料不同的材料。在一些實施例中，鈍化層包含聚醯亞胺、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、氧化矽、氮化矽、其他合適的鈍化材料或其組合。在一些實施例中，鈍化層的介電材料的介電常數大於MLI特徵110的最頂部ILD層的介電常數。鈍化層可以具有多層結構，該多層結構具 有多種介電材料。例如，鈍化層可以包含氮化矽層及USG層。
金屬線116、連通柱118、觸點120、觸點122及連通柱124包含金屬材料，該金屬材料包含例如鋁、銅、鈦、鉭、鎢、釕、鈷、銥、鈀、鉑、鎳、錫、金、銀、其他合適的金屬、其合金、其矽化物或其組合。在一些實施例中，金屬線116、連通柱118、觸點120、觸點122、連通柱124或其組合包含塊狀金屬層(亦稱為金屬填充層、導電插塞、金屬插塞或其組合)。在一些實施例中，金屬線116、連通柱118、觸點120、觸點122、連通柱124或其組合包含設置在塊狀金屬層與介電層115之間的阻障層、黏附層及/或其他合適的層。阻障層可以包含鈦、鈦合金(例如，TiN)、鉭、鉭合金(例如，TaN)、其他合適的阻障材料(例如，可以防止金屬成分自金屬線116、連通柱118、觸點120、觸點122、連通柱124或其組合擴散至介電層115中的材料)或其組合。在一些實施例中，金屬線116、連通柱118、觸點120、觸點122、連通柱124或其組合包含不同的金屬材料。例如，MLI特徵110的較低金屬線116及/或連通柱118包含鎢、釕、鈷或其組合，而MLI特徵100的較高金屬線116及/或連通柱118包含銅。在一些實施例中，金屬線116、連通柱118、觸點120、觸點122、連通柱124或其組合包含相同的金屬材料。
每一金屬化層為具有金屬線116的圖案化金屬層，其中圖案化金屬層具有對應的節距。MLI特徵110的金屬 化層因此可以通過其相應的節距來分組。圖案化金屬層的節距通常係指圖案化金屬層的金屬線(例如，金屬線116)的寬度與圖案化金屬層的直接相鄰金屬線之間的間距(即，圖案化金屬層的直接相鄰金屬線116的邊緣之間的橫向距離)的總和。在一些實施例中，圖案化金屬層的節距為圖案化金屬層的直接相鄰金屬線116的中心之間的橫向距離。在第1圖中，具有相同節距的金屬化層被分組在一起。例如，MLI特徵110具有帶有節距P1的金屬化層集合110a、具有節距P2的金屬化層集合110b及具有節距P3的金屬化層集合110c。集合110a包含M1層至M7層，集合110b包含M8層及M9層，且集合110c包含M10層。節距P1、節距P2及節距P3不同。在所描繪的實施例中，節距P1小於節距P2，且節距P2小於節距P3。在這類實施例中，MLI特徵110的金屬化層的節距隨著金屬化層與裝置基板102的正側104之間的距離增加而增加。在一些實施例中，節距P1大於節距P2，且節距P2大於節距P3。在一些實施例中，節距P1大於節距P2且小於節距P3。在一些實施例中，節距P1小於節距P2且大於節距P3。MLI特徵110可以包含任意數目的金屬化層集合(組)，其具有取決於IC技術節點及/或IC代(例如，20nm、5nm等)的不同節距。在一些實施例中，MLI特徵110包含具有不同節距的金屬化層的三個集合至六個集合。
基板連通柱(through substrate via，TSV)130(亦稱為矽連通柱或半導體連通柱)設置在介電層115 中。TSV 130實體及/或電連接至TC層(例如，相應的連通柱124將TSV實體及電連接至觸點122，觸點122連接至保護環140)。TSV 130自觸點122延伸，穿過介電層115，且穿過裝置基板102。在第1圖中，TSV 130自裝置基板102的側104延伸至側106，使得TSV 130完全延伸穿過裝置基板102。TSV 130沿x方向具有尺寸DTSV，諸如寬度或直徑。在第2圖及第7A圖中，TSV 130在俯視圖中具有圓形形狀且尺寸DTSV表示TSV 130的直徑。在這類實施例中，TSV 130可為延伸穿過介電層115的圓柱形結構。TSV 130在俯視圖中可以具有不同的形狀，諸如正方形、菱形、梯形、六邊形、八邊形或其他合適的形狀。在一些實施例中，尺寸DTSV沿TSV 130的厚度(例如，沿z方向)基本相同。在一些實施例中，尺寸DTSV沿厚度變化。例如，TSV 130具有錐形側壁，使得尺寸DTSV自TSV 130的頂部(與觸點122進行接口)至TSV 130的底部(在裝置基板102的側106處)減小。在一些實施例中，尺寸DTSV沿厚度增加或減小，但沿裝置基板102的厚度基本均勻，或反之亦然。本揭露設想TSV 130具有取決於側壁組態的沿其厚度的任何尺寸DTSV變化。
TSV 130包含導電材料，該導電材料包含例如鋁、銅、鈦、鉭、鎢、釕、鈷、銥、鈀、鉑、鎳、錫、金、銀、其他合適的金屬、其合金、其矽化物或其組合。在一些實施例中，TSV 130包含塊狀金屬層(亦稱為金屬填充層、 導電插塞、金屬插塞或其組合)及阻障層，其中阻障層設置在塊狀金屬層與介電層115之間。阻障層可以包含鈦、鈦合金(例如，TiN)、鉭、鉭合金(例如，TaN)、其他合適的阻障材料(例如，可以防止金屬成分自TSV 130擴散至介電層115中的材料)或其組合。在一些實施例中，塊狀金屬層為銅塞或鎢塞，且阻障層為金屬氮化物層(例如，TaN層或TiN層)。在一些實施例中，塊狀金屬層包含在阻障層與金屬插塞之間的晶種層。晶種層可以包含銅、鎢、其他合適的金屬(諸如本文中所描述的那些金屬)、其合金或其組合。在一些實施例中，TSV 130包含在塊狀金屬層或阻障層與介電層115之間的介電襯墊。介電襯墊包含氧化矽、氮化矽、其他合適的介電材料或其組合。塊狀金屬層、阻障層、晶種層、介電襯墊或其組合可以具有多層結構。在一些實施例中，TSV 130包含多晶矽(例如，金屬插塞為多晶矽插塞)。
保護環140設置在介電層115中及TSV 130周圍。保護環140自TC層穿過介電層115延伸至裝置基板102的側104。保護環140由介電層115與TSV 130分開。保護環140沿x方向具有尺寸Db，諸如寬度或直徑。自俯視圖(第2圖及第7A圖)看，保護環140為在TSV 130周圍的圓環，且保護環140在TSV 130周圍連續延伸。在這類實施例中，尺寸Db表示保護環140的內徑。在一些實施例中，保護環140在俯視圖中具有其他形狀，諸如第7B圖至第7D圖中所描繪的那些形狀。例如，保護 環140可為方形環(第7B圖)、六角環(第7C圖)、八角環(第7D圖)或其他合適形狀的環。在一些實施例中，保護環140為不連續的(例如，由離散段形成的圓環)。
保護環140實體及/或電連接至TC層(例如，連通柱124將保護環140實體及電連接至觸點122)。保護環140可以實體及/或電連接至裝置基板102。例如，MEOL層(即，裝置級觸點及/或連通柱)可以將保護環140實體及/或電連接至裝置基板102，諸如實體及/或電連接至裝置基板102中的摻雜區(例如，n井及/或p井)。在一些實施例中，保護環140電連接至電壓。在一些實施例中，保護環140電連接至電接地。在一些實施例中，保護環140用以使TSV 130與MLI特徵110、裝置基板102、其他裝置特徵及/或裝置元件或其組合電絕緣。在一些實施例中，保護環140吸收來自TSV 130、在TSV 130內及/或周圍的熱應力及/或機械應力。在一些實施例中，保護環140減少來自TSV 130、在TSV 130內及/或周圍的熱應力及/或機械應力。這類應力可以由具有不同熱膨脹係數(coefficient of thermal expansion，CTE)的TSV 130、裝置基板102及/或介電層115產生。這類應力可能在TSV 130的製造期間及/或之後產生。在一些實施例中，保護環140減少或消除TSV 130及裝置基板102的介面處(例如，在金屬/半導體介面處)的裂紋，該裂紋可能由本文中所描述的應力引起。在一些實施例中，保護環140為TSV 130提供結構支撐、完整性、加固或其組合。
尺寸Db與尺寸DTSV的比值用以最佳化保護環140與TSV 130之間沿x方向的間距S(亦稱為距離)。在一些實施例中，尺寸Db與尺寸DTSV的比值大於零且小於約2(即，2>Db/DTSV>0)。等於零的Db/DTSV比值提供等於零的間距S(即，在保護環140與TSV 130之間沒有間距，且保護環140可以實體連接至TSV 130)，這否定保護環140的目的及/或功能。例如，當保護環140僅為TSV 130的延伸部(且形成其一部分)時，保護環140不能如預期地保護TSV 130。例如，保護環140不能提供電絕緣；減少或消除來自TSV 130、在TSV 130內及/或周圍的應力；減少或消除開裂；提供結構完整性；或其組合。大於2的Db/DTSV比值提供太大的保護環140與TSV 130之間的間距，且保護環140不能如預期地保護TSV 130。例如，當保護環140與TSV 130間隔太遠時，保護環140不能充分吸收及/或減少來自TSV 130、在TSV 130內及/或周圍的應力。隨後應力可能集中在TSV 130上，這會降低TSV 130的效能及/或結構完整性。在一些實施例中，間距S為約20nm至約50nm。大於50nm的間距S太大且阻止保護環140充分保護TSV 130(例如，保護環140不能充分吸收及/或減少來自TSV 130、在TSV 130內及/或周圍的應力)。小於20nm的間距S太小，且可能導致保護環140與TSV 130之間的連接，這可能破壞保護環140的屏蔽功能。
保護環140與MLI特徵110一起製造，且保護 環140可以被視為MLI特徵110的一部分。例如，保護環140包含互連結構堆疊，其中互連結構沿z方向(或沿TSV 130的厚度方向)垂直堆疊。每一互連結構包含相應的金屬線116及相應的連通柱118。在第1圖中，互連結構堆疊包含a互連結構、(a+b)互連結構及其間的中間互連結構(即，(a+1)互連結構、(a+2)互連結構，依此類推)，其中a為大於或等於1的整數，且b為大於或等於1的整數。在所描繪的實施例中，a等於n(例如，a=1)，b等於z(例如，b=9)，且保護環140具有對應於MLI特徵110的每一級互連層的互連結構。例如，a互連結構在n級互連層中的TSV 130周圍形成導電環，(a+1)互連結構在(n+1)級互連層中的TSV 130周圍形成導電環，對於中間互連結構而言，依此類推，且(a+b)互連結構在(n+x)級互連層中的TSV 130周圍形成導電環。本揭露設想保護環140具有多於或少於MLI特徵110的互連層的級數的互連結構數。例如，保護環140可以自MLI特徵110的(n+x)級互連層延伸至(n+5)級互連層。
控制保護環140中的重疊以最佳化保護環140與TSV 130之間的間距S且/或減少及/或消除在TSV 130的製造期間可能出現的缺陷。重疊(覆蓋)通常係指一層(或結構)相對於另一層(或結構)橫向偏移的距離。例如，在第3A圖至第3C圖中，重疊OVL處於保護環140的第一互連結構(例如，(a+2)互連結構)與保護環140的第二互連結構(例如，(a+1)互連結構)之間。在第3A圖中，重疊 OVL等於零，且第一互連結構的側壁(邊緣)與第二互連結構的側壁(邊緣)垂直對準。在第3B圖中，重疊OVL大於零，且第一互連結構的側壁相對於第二互連結構的側壁向右橫向偏移一段距離。在第3C圖中，重疊OVL大於零，且第一互連結構的側壁相對於第二互連結構的側壁向左橫向偏移一段距離。在一些實施例中，重疊OVL處於金屬線116的側壁之間。在一些實施例中，重疊OVL處於連通柱118的側壁之間。在一些實施例中，對於保護環140的所有互連結構，其相應金屬線116的側壁與其相應連通柱118的側壁垂直對準。在一些實施例中，對於保護環140的至少一個互連結構，其相應金屬線116的側壁與其相應連通柱118的側壁不垂直對準。在這類實施例中，可以控制金屬線116之間的重疊以最佳化保護環140與TSV 130之間的間距S。
在第1圖中，保護環140具有沿z方向延伸且由保護環140的最靠近TSV 130的互連結構的側壁(即金屬線116的側壁及/或連通柱118的側壁)的內側壁142(即保護環140的最靠近TSV 130的側壁)。尺寸Db由內側壁142限定，且間距S處於內側壁142與TSV 130之間。保護環140的互連結構之間及/或保護環140的金屬線116之間的重疊OVL用以為內側壁142提供基本垂直的輪廓。例如，重疊OVL為約0nm至約10nm。在一些實施例中，保護環140的任何兩個互連結構之間(例如，(a+2)互連結構與(a+1)互連結構之間)的重疊OVL小於 約10nm。在一些實施例中，保護環140的任何兩個金屬線116之間的重疊OVL小於約10nm。在一些實施例中，保護環140的任何兩個連通柱118之間的重疊OVL小於約10nm。在一些實施例中，重疊OVL處於直接相鄰的互連結構、金屬線116或連通柱118之間。在一些實施例中，小於約10nm的重疊OVL可以最佳化間距S、尺寸Db、Db/DTSV的比值或其組合，諸如本文中所描述。在一些實施例中，小於約10nm的重疊OVL減少及/或消除在TSV 130的製造期間可能出現的缺陷，諸如下文所描述。大於10nm的重疊OVL會導致保護環140的互連結構、保護環140的金屬線116、保護環140的連通柱118或其組合之間的實體及/或電中斷。例如，當在製造期間允許大於10nm的重疊時，(a+2)互連結構可能不會落在(a+1)互連結構上，使得(a+2)互連結構不實體及/或電連接至(a+1)互連結構。在另一實例中，當在製造期間允許大於10nm的重疊時，金屬線116可能不會落在連通柱118上，使得金屬線116不實體及/或電連接至連通柱118。在另一實例中，當在製造期間允許大於10nm的重疊時，連通柱118可能不會落在金屬線116上，使得連通柱118不實體及/或電連接至金屬線116。
在第4圖中，保護環140具有高度H，且線路J為沿z方向的軸，該軸表示保護環140的內側壁142的預定義的期望位置，使得保護環140的尺寸Db基本等於預定義的尺寸Db。為了提供基本垂直的內側壁142(例如， 內側壁142基本沿線路J延伸)，互連結構及/或保護環140的金屬線116的重疊OVL(即，形成保護環140的互連結構及/或金屬線116的側壁沿x方向的任何橫向偏移)小於約10nm，如上文所描述。在一些實施例中，內側壁142的任何橫向偏移小於約10nm。例如，線路J+為沿z方向的軸，該軸表示內側壁142的位置自線路J的最大允許向右偏移，且線路J-為沿z方向的軸，該軸表示內側壁142的位置自線路J的最大允許向左偏移。當線路J與線路J+之間沿x方向的距離小於約10nm且線路J與線路J-之間沿x方向的距離小於10nm時，內側壁142設置有基本垂直的輪廓。在一些實施例中，大於10nm的距離導致間距S太大或太小，且保護環140及/或TSV 130可能遭受本文中所描述的可能降低裝置效能及/或裝置可靠性的問題。在一些實施例中，大於10nm的距離導致尺寸Db/尺寸DTSV的比值太大或太小，且保護環140及/或TSV 130可能遭受本文中所描述的可能降低裝置效能及/或裝置可靠性的問題。在一些實施例中，大於10nm的距離導致互連結構、金屬線116及/或保護環140的連通柱118沒有實體及/或電連接，且保護環140及/或TSV 130可能遭受本文中所描述的可能降低裝置效能及/或裝置可靠性的問題。
在一些實施例中，可以將保護環140的互連結構、金屬線116、連通柱118或其組合分成組，且可以為每一組分配不同的覆蓋OVL公差，只要每一允許覆蓋OVL公 差小於約10nm即可。在第4圖中，保護環140的互連結構基於互連結構所屬的金屬化層的節距進行分組。例如，保護環140包含對應於具有節距P1的金屬化層集合110a的互連結構集合140a、對應於具有節距P2的金屬化層集合110b的互連結構集合140b及對應於具有節距P3的金屬化層集合110c的互連結構集合140c。集合140a包含a互連結構至(a+6)互連結構，集合140b包含(a+7)互連結構及(a+8)互連結構，且集合140c包含(a+b)互連結構。集合140a、集合140b及集合140c具有不同的重疊。例如，在第5A圖至第5C圖中，集合140a具有重疊OVLa，集合140b具有重疊OVLb，且集合140c具有重疊OVLc。重疊OVLa、重疊OVLb及重疊OVLc各自小於約10nm，但重疊OVLa、重疊OVLb及重疊OVLc不同。在一些實施例中，保護環140的重疊OVL用以隨著沿z方向距裝置基板102的側104的距離增加而增加(即，重疊自保護環140的頂部至底部減小)。例如，OVLa小於重疊OVLb，重疊OVLb小於重疊OVLc(即，重疊OVLa<重疊OVLb<重疊OVLc且重疊OVLc
Figure 111144889-A0305-02-0028-3
10nm)。
在一些實施例中，重疊OVLa處於集合140a的任何兩個互連結構及/或金屬線116之間。在一些實施例中，重疊OVLa處於集合140a的直接相鄰互連結構及/或金屬線116之間。在一些實施例中，重疊OVLa處於集合140a的最底部互連結構(例如，a互連結構)及/或其金屬線116與下伏MEOL層的觸點及/或連通柱之間。在一些實施例 中，重疊OVLa處於集合140a的最頂部互連結構(例如，(a+6)互連結構)及/或其金屬線116與集合140b的最底部互連結構(例如，(a+7)互連結構)及/或其金屬線116。在一些實施例中，重疊OVLb處於集合140b的任何兩個互連結構及/或金屬線116之間。在一些實施例中，重疊OVLb處於集合140b的直接相鄰互連結構及/或金屬線116之間。在一些實施例中，重疊OVLb處於集合140b的最底部互連結構(例如，(a+7)互連結構)及/或其金屬線116與集合140a的最頂部互連結構(例如，(a+6)互連結構)及/或其金屬線116。在一些實施例中，重疊OVLb處於集合140b的最頂部互連結構(例如，(a+8)互連結構)及/或其金屬線116與集合140c的最底部互連結構(例如，(a+b)互連結構)及/或其金屬線116。在一些實施例中，重疊OVLc處於集合140c的任何兩個互連結構及/或金屬線116之間。在一些實施例中，重疊OVLc處於集合140c的直接相鄰互連結構及/或金屬線116之間。在一些實施例中，重疊OVLc處於集合140c的最底部互連結構(例如，(a+b)互連結構)及/或其金屬線116與集合140b的最頂部互連結構(例如，(a+8)互連結構)及/或其金屬線116。在一些實施例中，重疊OVLc處於集合140c的最頂部互連結構(例如，(a+b)互連結構)及/或其金屬線116與TC層的連通柱124之間。
如上所述，保護環140的每一互連結構(例如，(a+1)互連結構)具有相應的金屬線116及相應的連通柱 118。在第6圖中，保護環140的互連結構的金屬線116具有沿x方向的寬度W1及沿z方向的厚度t1，且保護環140的互連結構的連通柱118具有沿x方向的寬度W2及沿z方向的厚度t2。寬度W1大於寬度W2。寬度W1與寬度W2的比值大於1以提供具有至少一個側壁的互連結構，其中金屬線116的側壁與連通柱118的側壁不垂直對準。在寬度W1與寬度W2的比值等於1(且因此寬度W1等於寬度W2)的情況下，金屬線116的兩個側壁皆與連通柱118的側壁垂直對準，這防止在保護環140內、來自保護環140及/或在保護環140周圍的應力的充分釋放。
在一些實施例中，保護環140的金屬線116具有相同的寬度。在一些實施例中，保護環140的金屬線116具有不同的寬度(例如，不同的寬度W1)且形成內側壁142的金屬線116的側壁基本垂直對準(即，重疊OVL小於約10nm)。在一些實施例中，保護環140的金屬線116的寬度沿保護環140的高度H增加(即，隨著距裝置基板102的側104的距離增加)。例如，金屬線116的寬度W1自第一寬度增加至第二寬度。在這類實施例中，a互連結構的金屬線116的寬度W1可以等於第一寬度，(a+b)互連結構的金屬線116的寬度W1可以等於第二寬度，且中間互連結構的金屬線116的寬度W1可以在第一寬度與第二寬度之間。在一些實施例中，保護環140的同一集合的互連結構的金屬線116具有相同的寬度，但這些集合具有不同的寬度，且形成內側壁142的金屬線116的側壁基本垂直 對準(即，重疊OVL小於約10nm)。例如，集合140a的金屬線116的寬度W1可以等於第一寬度，集合140b的金屬線116的寬度W1可以等於第二寬度，且集合140c的金屬線116的寬度W1可以等於第三寬度，其中第一寬度、第二寬度及第三寬度不同。在一些實施例中，第一寬度大於第二寬度，且第二寬度大於第三寬度。在一些實施例中，保護環140的同一集合的互連結構的金屬線116具有不同寬度，且形成內側壁142的集合的金屬線116的側壁基本垂直對準(即，重疊OVL小於約10nm)。例如，集合140a的金屬線116的寬度W1為不同的，但集合140a的金屬線116的面向TSV的側壁具有重疊OVLa。
在一些實施例中，保護環140的連通柱118具有相同的寬度。在一些實施例中，保護環140的連通柱118具有不同的寬度(例如，不同的寬度W2)，只要形成內側壁142的金屬線116的側壁基本垂直對準(即，重疊OVL小於約10nm)即可。在這類實施例中，形成保護環140的外側壁144的金屬線116的側壁可以不垂直對準且/或可以具有大於10nm的覆蓋。在這類實施例中，保護環140可以具有基本垂直的內側壁，但外側壁具有不均勻的輪廓(例如，階梯輪廓、錐形輪廓、之字形輪廓或其他合適的輪廓)。在一些實施例中，連通柱118的寬度W2可以如上文參考金屬線116的寬度W1所描述地變化(例如，沿高度H增加或減小、基於連通柱118所屬的集合而變化等)。在一些實施例中，厚度t1大於厚度t2。在一些實施例中，厚 度t1小於厚度t2。在一些實施例中，厚度t1等於厚度t2。在一些實施例中，保護環140的金屬線116具有相同的厚度。在一些實施例中，保護環140的金屬線116具有不同厚度(例如，不同厚度t1)。在一些實施例中，保護環140的連通柱118具有相同的厚度。在一些實施例中，保護環140的連通柱118具有不同厚度(例如，不同厚度t2)。在一些實施例中，金屬線116的厚度t1可以如上文參考金屬線116的寬度W1所描述地變化(例如，沿高度H增加或減小、基於金屬線116所屬的集合而變化等)。在一些實施例中，連通柱118的厚度t2可以如上文參考金屬線116的寬度W1所描述地變化(例如，沿高度H增加或減小、基於連通柱118所屬的集合而變化等)。
在一些實施例中，保護環140的金屬線116的寬度及/或厚度分別不同於MLI特徵110的互連層的金屬線116的寬度及/或厚度。在一些實施例中，保護環140的連通柱118的寬度及/或厚度分別不同於MLI特徵110的互連層的連通柱118的寬度及/或厚度。在一些實施例中，保護環140的金屬線116的寬度及/或厚度分別與MLI特徵110的互連層的金屬線116的寬度及/或厚度相同。在一些實施例中，保護環140的連通柱118的寬度及/或厚度分別與MLI特徵110的互連層的連通柱118的寬度及/或厚度相同。在一些實施例中，保護環140的金屬線116及/或連通柱118的導電材料分別不同於MLI特徵110的互連層的金屬線116及/或連通柱118的導電材料。 在一些實施例中，保護環140的金屬線116及/或連通柱118的導電材料分別與MLI特徵110的互連層的金屬線116及/或連通柱118的導電材料相同。
半導體結構100可以附接(接合)至另一半導體結構以形成IC封裝或其一部分。例如，在第8圖中，半導體結構100附接至半導體結構180，半導體結構180可以類似於半導體結構100。例如，半導體結構180包含相應的裝置基板102、設置在相應的裝置基板102的側104上方的相應MLI特徵110(具有相應的介電層115、相應的金屬線116及相應的連通柱118)及設置在相應的MLI特徵110上方的相應的TC層(具有相應的觸點122)。在這類實施例中，半導體結構100的裝置基板102的側106(例如，背側)附接於半導體結構180的介電層115，且半導體結構100的TSV 130連接至半導體結構180的TC層的相應觸點122。TSV 130電及/或實體連接半導體結構100及半導體結構180。在一些實施例中，TSV 130穿過半導體結構180的介電層115的一部分延伸至半導體結構180的TC層的觸點122。半導體結構100及半導體結構180可以由介電質與介電質接合(例如，氧化物與氧化物接合)、金屬與金屬接合(例如，銅與銅接合)、金屬與介電質接合(例如，銅與氧化物接合)、其他類型的接合或其組合。
在一些實施例中，半導體結構100及半導體結構180為包含至少一個功能IC的晶片，諸如用以執行邏輯功 能、記憶體功能、數位功能、類比功能、混合訊號功能、射頻(radio frequency，RF)功能、輸入/輸出(input/output，I/O)功能、通訊功能、電源管理功能、其他功能或其組合的IC。在這類實施例中，TSV 130垂直實體及/或電連接晶片。在一些實施例中，半導體結構100及半導體結構180為提供相同功能的晶片(例如，中央處理單元(central processing unit，CPU))。在一些實施例中，半導體結構100及半導體結構180為提供不同功能的晶片(例如，CPU及圖形處理單元(graphics processing unit，GPU))。在一些實施例中，半導體結構100及/或半導體結構180為晶片系統(system-on-chip，SoC)，其通常係指具有多種功能的單個晶片或單片晶粒。在這類實施例中，TSV 130垂直實體及/或電連接SoC。在一些實施例中，SoC為具有在其上製造的諸如電腦系統的整個系統的單個晶片。
在一些實施例中，半導體結構100為基板上晶圓上晶片(chip-on-wafer-on-substrate，CoWoS)封裝、積體扇出型(integrated-fan-out，InFO)封裝、積體晶片系統(system on integrated chip，SoIC)封裝、其他三維積體電路(three-dimensional integrated circuit，3DIC)封裝或實施多晶片封裝技術的組合的混合式封裝的一部分。在一些實施例中，半導體結構100的TSV 130實體及/或電連接至封裝基板、中介層、再分佈層(redistribution layer，RDL)、印刷電路板 (printed circuit board，PCB)、印刷線路板、其他封裝結構及/或基板或其組合。在一些實施例中，半導體結構100的TSV 130實體及/或電連接至受控塌陷晶片連接(controlled collapse chip connection，C4接合)(例如，焊料凸塊及/或焊球)及/或微凸塊(microbump)(亦稱為微接合(microbond)、微凸塊(μbump)及/或未接合(μbond))，受控塌陷晶片連接及/或微凸塊實體及/或電連接至封裝結構。
第9A圖至第9I圖為根據本揭露的各個態樣的在形成保護環及TSV的各個製造階段的部分或全部的工件200的局部橫截面圖。第10A圖至第10E圖為根據本揭露的各個態樣的在形成用於TSV溝槽的各個製造階段的工件200的局部橫截面圖，該溝槽可以在與第9E圖相關聯的製造階段實施。為便於描述及理解，第9A圖至第9I圖及第10A圖至第10E圖的以下論述係關於製造第1圖的裝置結構150，裝置結構150包含TSV 130及保護環140。然而，本揭露設想實施與第9A圖至第9I圖及/或第10A圖至第10E圖相關聯的處理的實施例，以製造具有不同組態的TSV 130及/或保護環140的工件，諸如本文中所描述的那些TSV 130及/或工件。為了清楚起見，已經簡化第9A圖至第9I圖及第10A圖至第10E圖以較佳地理解本揭露的創造性概念。可以在工件200中添加額外特徵，且在工件200的其他實施例中可以置換、修改或消除下文所描述的一些特徵。
轉向第9A圖至第9C圖，在工件200經歷FEOL處理及MEOL處理之後，工件200經歷BEOL處理以在裝置基板102的裝置區202A及/或裝置區202B上形成MLI特徵110。MLI特徵110可以實體及/或電連接至形成在裝置區202A及/或裝置區202B中的裝置，諸如電晶體。保護環140形成在裝置基板102的中間區202C上方，同時形成MLI特徵110。保護環140可以實體及/或電連接至形成在中間區202C中的裝置基板102中的摻雜區，諸如n井或p井。保護環140為導電環(例如金屬環)，其具有限定介電層115的介電區210的內部尺寸Db。如以下進一步描述，TSV 130形成為延伸穿過介電區210。
實施諸如本文中所描述的BEOL重疊控制以確保垂直堆疊的導電層(或級)之間的任何重疊小於約10nm。亦可以實施BEOL重疊控制以最佳化內部尺寸Db。例如，調諧本文中所描述的圖案化製程的參數，諸如為形成保護環140及/或MLI特徵110而實施的那些參數，以確保圖案化的上覆層中的開口與圖案化的下伏層中的導電特徵之間的重疊小於約10nm。在一些實施例中，保持小於約10nm的重疊可以提高內部尺寸Db沿保護環140的高度H的均勻性。在一些實施例中，保持小於約10nm的重疊可以提高保護環140與隨後形成的TSV 130之間的間距S的均勻性。在一些實施例中，BEOL控制及保持小於約10nm的重疊改進內部尺寸Db及/或間距S的製程控制，這可以減少TSV溝槽形成期間的製程缺陷(第9D圖至第9F 圖)。
在第9A圖中，MLI特徵110的第一級互連層(即，V1層及M1層)及保護環140的第一互連結構(例如，a互連結構)形成在裝置基板102上方。例如，圖案化連通柱層(即，連通柱118)形成在裝置基板102上方，且圖案化金屬層(即，金屬線116)形成在圖案化連通柱層上方。在一些實施例中，藉由在MEOL層上方沈積介電層115的一部分、執行微影術及蝕刻製程以在介電層115的部分中形成暴露下伏導電特徵(例如MEOL層或裝置特徵的觸點及/或連通柱，諸如閘極/或源極/汲極)的開口、用導電材料填充開口及執行移除多餘導電材料的平坦化製程來形成圖案化連通柱層，其中填充開口剩餘的導電材料提供連通柱118。在平坦化製程後，連通柱118及介電層115的部分可形成基本平坦的公共表面。在一些實施例中，藉由在圖案化連通柱層上方沈積介電層115的一部分、執行微影術及蝕刻製程以在介電層115的部分中形成暴露上覆導電特徵(第一級互連層的連通柱118及第一互連結構的連通柱)的開口、用導電材料填充開口及執行移除多餘導電材料的平坦化製程來形成圖案化金屬層，其中填充開口剩餘的導電材料提供金屬線116。在平坦化製程後，金屬線116及介電層115的部分可形成基本平坦的公共表面。在一些實施例中，連通柱118及金屬線116藉由相應的單鑲嵌製程形成(即，連通柱118與其對應的上覆及/或下伏金屬線116分開形成)。
在一些實施例中，沈積介電層115的一部分包含沈積ILD層。在一些實施例中，沈積介電層115的一部分包含沈積CESL。介電層115、CESL、ILD層或其組合藉由化學氣相沈積(chemical vapor deposition，CVD)、電漿增強CVD(plasma enhanced CVD，PECVD)、高密度電漿CVD(high density plasma CVD，HDPCVD)、可流動CVD(flowable CVD，FCVD)、物理氣相沈積(physical vapor deposition，PVD)、原子層沈積(atomic layer deposition，ALD)、金屬有機化學氣相沈積(metalorganic chemical vapor deposition，MOCVD)、遠端電漿CVD(remote plasma CVD，RPCVD)、低壓CVD(low-pressure CVD，LPCVD)、原子層CVD(atomic layer CVD，ALCVD)、大氣壓CVD(atmospheric pressure CVD，APCVD)、其他合適的沈積方法或其組合來形成。
在一些實施例中，MLI特徵110的第一級互連層及/或保護環140的第一互連結構藉由雙鑲嵌製程形成，該雙鑲嵌製程可以關於同時沈積用於連通柱/金屬線對的導電材料。在這類實施例中，連通柱118及金屬線116可以共享阻障層及導電插塞，而非各自具有相應且不同的阻障層及導電插塞(例如，其中相應金屬線116的阻障層將相應金屬線116的導電插塞與其對應的相應連通柱118的導電插塞分開)。在一些實施例中，雙鑲嵌製程包含執行圖案化製程以形成互連開口，這些互連開口延伸穿過介電層 115以暴露下伏導電特徵。圖案化製程可以包含第一微影步驟及第一蝕刻步驟以在介電層115中形成互連開口的溝槽開口(其對應於且限定金屬線116)及第二微影步驟及第二蝕刻步驟以在介電層115中形成互連開口的連通柱開口(其對應於且限定連通柱118)。第一微影/第一蝕刻步驟及第二微影/第二蝕刻步驟可以任何順序(例如，溝槽先連通柱後或連通柱先溝槽後)執行。第一蝕刻步驟及第二蝕刻步驟各自用以相對於圖案化遮罩層選擇性地移除介電層115。第一蝕刻步驟及第二蝕刻步驟可為乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程或其組合。
在執行圖案化製程之後，雙鑲嵌製程可以包含執行第一沈積製程以在部分填充互連開口的介電層115上方形成阻障材料及執行第二沈積製程以在阻障層上方形成塊狀導電材料，其中塊狀導電材料填充互連開口的其餘部分。在這類實施例中，阻障材料及塊狀導電材料設置在互連開口中及介電層115的頂表面上方。第一沈積製程及第二沈積製程可以包含CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、PEALD、電鍍、無電電鍍、其他合適的沈積方法或其組合。隨後執行CMP製程及/或其他平坦化製程以自介電層115的頂表面上方移除多餘的塊狀導電材料及阻障材料，從而形成MLI特徵110的第一級互連層的圖案化連通柱層(例如，連通柱118)及圖案化金屬層(例如，金屬線116)以及保護環140的對應的第一互連結構。CMP製程平坦化介電層 115及連通柱118及/或金屬線116的頂表面。阻障材料及塊狀導電材料可不間斷地填充互連開口的溝槽開口及連通柱開口，使得金屬線116及連通柱118的阻障層及導電插塞可各自不間斷地自金屬線116延伸至相應的連通柱118。
在第9B圖中，MLI特徵110的第二級互連層至第六級互連層(即，(n+1)級互連層至(n+5)級互連層)形成在第一級互連層上方。保護環140的第二互連結構至第六互連結構(即(a+1)互連結構至(a+5)互連結構)分別在形成第二級互連層至第六級互連層時形成。MLI特徵110的第二級互連層至第六級互連層中的每一者及與其對應的保護環140的第二級互連結構至第六級互連結構可以如上文參考MLI特徵110的第一級互連層及保護環140的第一互連結構的製造來形成。
在第9C圖中，MLI特徵110的第七級互連層至第十級互連層(即，(n+6)級互連層至(n+x)級互連層)形成在第六級互連層上方。保護環140的第七互連結構至第十互連結構(即(a+6)互連結構至(a+b)互連結構)分別在形成第七級互連層至第十級互連層時形成。MLI特徵110的第七級互連層至第十級互連層中的每一者及與其對應的保護環140的第七級互連結構至第十級互連結構可以如上文參考MLI特徵110的第一級互連層及保護環140的第一互連結構的製造來形成。
在一些實施例中，對於給定級互連層，給定級互連 層處的保護環140的互連結構的金屬線116及連通柱118分別與給定級互連層的金屬線116及連通柱118同時形成。例如，介電層115中用於V1層的連通柱118及保護環140的第一互連結構的連通柱118的開口藉由相同的圖案化製程形成，且開口藉由相同的沈積製程填充有導電材料。在另一實例中，介電層115中用於M1層的金屬線116及保護環140的第一互連結構的金屬線116的開口藉由相同的圖案化製程形成，且開口藉由相同的沈積製程填充有導電材料。
在一些實施例中，對於給定級互連層，給定級互連層處的保護環140的互連結構的金屬線116及連通柱118分別至少部分地與給定級互連層的金屬線116及連通柱118同時形成。例如，介電層115中用於V1層的連通柱118及保護環140的第一互連結構的連通柱118的開口藉由相同的圖案化製程形成，且開口藉由不同的沈積製程填充有導電材料。在另一實例中，介電層115中的M1層的金屬線116及保護環140的第一互連結構的金屬線116的開口藉由相同的圖案化製程形成，且開口藉由不同的沈積製程填充有導電材料。在另一實例中，用於V1層的連通柱118及保護環140的第一互連結構的連通柱118的開口藉由相同的沈積製程填充有導電材料，且開口藉由不同的圖案化製程形成在介電層115中。在另一實例中，用於M1層的金屬線116及保護環140的第一互連結構的金屬線116的開口藉由相同的沈積製程填充有導電材料，且開 口藉由不同的圖案化製程形成在介電層115中。
在一些實施例中，對於給定級互連層，給定級互連層處的保護環140的互連結構的金屬線116及連通柱118藉由分別與給定級互連層的金屬線116及連通柱118不同的製程形成。例如，V1層的連通柱118由第一製程集合(例如，第一圖案化製程及第一沈積製程)形成，且保護環140的第一互連結構的連通柱118由第二製程集合(例如，第二圖案化製程及第二沈積製程)形成。在另一實例中，M1層的金屬線116由第一製程集合(例如，第一圖案化製程及第一沈積製程)形成，且保護環140的第一互連結構的金屬線116由第二製程集合(例如，第二圖案化製程及第二沈積製程)形成。
在一些實施例中，對於給定級互連層，給定級互連層處的保護環140的互連結構的金屬線116及/或連通柱118及分別給定級互連層的金屬線116及/或連通柱118藉由相同的單鑲嵌製程形成。在一些實施例中，對於給定級互連層，給定級互連層處的保護環140的互連結構的金屬線116及/或連通柱118及分別給定級互連層的金屬線116及/或連通柱118藉由不同的單鑲嵌製程形成。在一些實施例中，對於給定級互連層，給定級互連層處的保護環140的互連結構的金屬線116及連通柱118及給定級互連層的金屬線116及連通柱118藉由相同的雙鑲嵌製程形成。在一些實施例中，對於給定級互連層，給定級互連層處的保護環140的互連結構的金屬線116及連通柱118 及給定級互連層的金屬線116及連通柱118藉由不同的雙鑲嵌製程形成。
在第9D圖中，在介電層115的介電區210中形成溝槽220。溝槽220延伸穿過介電層115，以暴露裝置基板102的側104。溝槽220沿x方向具有小於保護環140的內部尺寸Db的寬度W3。在一些實施例中，寬度W3等於尺寸DTSV。在一些實施例中，形成溝槽220包含：形成其中具有開口的圖案化遮罩層，該開口暴露介電層115的介電區210；及使用圖案化遮罩層作為蝕刻遮罩來蝕刻介電層115。圖案化遮罩層的開口的寬度可用以在保護環140與隨後形成的TSV 130之間提供所需的間距。例如，圖案化遮罩層中的開口設置有約等於TSV 130的所需寬度及/或所需直徑的寬度。在一些實施例中，尺寸Db與圖案化遮罩層中開口的寬度的比值與尺寸Db與尺寸DTSV的比值基本相同。控制保護環140與溝槽220之間的間距可減少將溝槽220延伸至裝置基板102中可能產生的缺陷(即，由TSV鑽孔製程引起的缺陷)。可使用微影製程形成圖案化遮罩層，微影製程可包含抗蝕劑塗覆(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影抗蝕劑、沖洗、乾燥(例如，硬烘烤)、其他合適的製程或其組合。在一些實施例中，圖案化遮罩層為圖案化硬遮罩層(例如，氮化矽層)。在一些實施例中，圖案化遮罩層為圖案化抗蝕劑層。蝕刻可為乾式蝕刻製程、濕式蝕刻製程、其他蝕刻製程或其組合。
在第9E圖中，藉由合適的製程，諸如蝕刻製程，將溝槽220延伸至裝置基板102中。利用如本文中所描述的重疊控制及間距控制來製造第9A圖至第9D圖中的保護環140及溝槽220減少及/或消除將溝槽220延伸至裝置基板102中可能產生的製程缺陷，從而提高良率(例如，自本文中所揭露的製程產生更多良裸晶粒)。蝕刻製程為乾式蝕刻製程、濕式蝕刻製程、其他蝕刻製程或其組合。在一些實施例中，蝕刻製程為乾式蝕刻製程，諸如各向同性乾式蝕刻(即，在諸如垂直沿z方向及橫向沿x方向的多於一個方向上移除材料的蝕刻製程)。在一些實施例中，溝槽220完全延伸穿過裝置基板102，諸如自側104延伸至側106。在所描繪實施例中，溝槽220延伸深度D至裝置基板102中。
在一些實施例中，實施Bosch製程，諸如第10A圖至第10E圖中所描繪，以將溝槽220延伸至裝置基板102中。Bosch製程通常係指高深寬比電漿蝕刻製程，其關於交替的蝕刻階段及沈積階段，其中循環包含蝕刻階段及沈積階段，且重複該循環直至溝槽220具有期望的深度D為止。例如，Bosch製程可包含將第一氣體(例如，含氟氣體，諸如SF6)引入製程腔室中，以蝕刻裝置基板102(例如矽)且將溝槽220延伸至裝置基板102中小於深度D的深度d1(第10A圖，蝕刻階段)；終止第一氣體且將第二氣體(例如，含氟氣體，諸如C4F8)引入製程腔室中，該製程腔室在裝置基板102的形成溝槽220的表面上方形成 保護層224(第10B圖，沈積階段)；終止第二氣體且將第一氣體引入製程腔室中，以進一步蝕刻裝置基板102且將溝槽220延伸至裝置基板102中小於深度D的深度d2(第10C圖，蝕刻階段)；終止第一氣體且將第二氣體引入製程腔室中，該製程腔室在形成溝槽220的裝置基板102的暴露表面上方形成保護層224(亦稱為聚合物層或鈍化層)(第10D圖，沈積階段)；及重複Bosch製程的循環(即，蝕刻階段加上聚合物沈積階段)，直至溝槽220在裝置基板102中延伸至深度D(第10E圖)。每一蝕刻階段可移除覆蓋裝置基板102的形成溝槽220的底部的表面的保護層224的部分，但不移除覆蓋裝置基板102的形成溝槽220的側壁的表面的保護層224的部分。保護層224可包含氟及碳(即基於碳氟化合物的層)。Bosch製程可使用圖案化遮罩層222作為蝕刻遮罩。在一些實施例中，在第9D圖中的介電層115中形成溝槽220時，圖案化遮罩層222被形成且用作蝕刻遮罩。
在第10E圖中，由於Bosch製程在每一蝕刻階段期間橫向蝕刻(以及垂直蝕刻)裝置基板102，因此裝置基板102中的溝槽220具有扇形側壁、波狀側壁、粗糙側壁或其組合，側壁由曲線段226形成。粗糙側壁會對後續形成的TSV 130產生負面影響。例如，TSV 130可自裝置基板102剝離。因此，在第9F圖中，對溝槽220的側壁執行平滑處理。調諧平滑製程的參數，以移除溝槽220的扇形側壁、波狀側壁、粗糙側壁或其組合。例如，在平滑 製程後，溝槽220具有基本線性的側壁及/或基本平坦的側壁228。在一些實施例中，平滑製程為選擇性地移除半導體材料(例如，裝置基板102的矽部分)且最少移除(或不移除)介電材料(例如，介電層115)的蝕刻製程。蝕刻製程為乾式蝕刻製程、濕式蝕刻製程、其他蝕刻製程或其組合。在一些實施例中，平滑製程亦自溝槽220移除保護層224。在一些實施例中，在繼續形成TSV 130之前，可不執行平滑製程，且可藉由合適的製程(諸如蝕刻製程)移除保護層224。在一些實施例中，溝槽220的側壁經平滑處理，且保護層224藉由單獨製程移除。
在第9G圖中，製造繼續進行，形成填充溝槽220的TSV 130。TSV 130穿過介電層115且穿過裝置基板102延伸至深度D。TSV 130包含設置在阻障層242上方的導電插塞240。在一些實施例中，TSV 130藉由以下形成：在工件200上方沈積部分填充溝槽220的阻障材料(例如，TiN或TaN)、在工件200上方沈積填充溝槽220的剩餘部分的塊狀導電材料(例如，Cu)及執行平坦化製程(例如，CMP)以自工件200上方(例如，自介電層115的頂表面、(n+x)級互連層的金屬線116的頂表面及保護環140的(a+b)互連結構的金屬線116的頂表面上方)移除多餘阻障層材料及多餘塊狀導電材料。填充溝槽220的阻障材料及塊狀導電材料的剩餘部分分別形成阻障層242及導電插塞240。
在第9H圖中，在裝置基板102上執行減薄製程 以暴露TSV 130，使得TSV 130完全延伸穿過裝置基板102。例如，TSV 130在減薄製程之後自裝置基板102的側104(例如，正側)延伸至側106(例如，背側)。減薄製程減小裝置基板102沿z方向的厚度。減薄製程為研磨製程、平坦化製程(例如，CMP)、蝕刻製程、其他合適的製程或其組合。減薄製程應用於裝置基板102的側106。在一些實施例中，工件200在執行減薄製程之前附接至載體晶圓(基板)。例如，介電層115及/或最頂部圖案化金屬層(例如，金屬線116)可以接合至載體晶圓。
在第9I圖中，製造繼續在MLI特徵110、TSV 130及保護環140上方形成TC層。在一些實施例中，形成TC層包含在工件200上方沈積鈍化層及圖案化鈍化層以在其中具有開口，開口暴露MLI特徵110的(n+x)級互連層的金屬線116、TSV 130及保護環140的(a+b)互連結構的金屬線116(即，最頂層金屬特徵)。圖案化鈍化層中的開口中的一者可暴露TSV 130、保護環140及TSV 130與保護環140之間的介電層115。在一些實施例中，形成TC層可進一步包含在工件200上方沈積填充圖案化鈍化層中的開口的導電材料及執行平坦化製程，平坦化製程自鈍化層的頂表面上方移除多餘的導電材料，從而在鈍化層中形成觸點120、觸點122及連通柱124。
第11圖為根據本揭露的各個態樣的用於製造保護環及連通柱(諸如保護環140及TSV 130)的方法300的流程圖。在方塊310處，方法300包含在半導體基板的第 一側(例如，裝置基板102的側104)上方形成後段製程(back-end-of-line，BEOL)結構(例如，MLI特徵110)。BEOL結構包含設置在介電層(例如，介電層115)中的圖案化金屬層(例如，n級互連層至(n+x)級互連層)。半導體基板具有與第一側相對的第二側(例如，裝置基板102的側106)。在方塊315，方法300包含在形成BEOL結構的同時形成互連結構堆疊(例如，a互連結構至(a+b)互連結構)。互連結構堆疊形成限定介電層的區的環(例如，保護環140)，且互連結構之間的重疊小於約10nm。在一些實施例中，形成互連結構堆疊包含執行圖案化製程以在介電層中形成互連開口及調諧圖案化製程的參數以控制互連開口自下伏互連結構的橫向偏移。橫向偏移小於約10nm。在方塊320中，方法300包含形成延伸穿過介電層的區及半導體基板的導電結構(例如，TSV 130)。導電結構自半導體基板的第一側延伸至半導體基板的第二側。在一些實施例中，BEOL結構及半導體基板形成半導體結構，可將其附接(接合)至另一半導體結構。例如，半導體基板的第二側附接至第二半導體結構，且導電結構電及/或實體連接第一半導體結構及第二半導體結構。為了清楚起見，已經簡化第11圖以較佳地理解本揭露的創造性概念。可以在方法300之前、期間及之後提供額外步驟，且對於方法300的額外實施例，可以移動、置換或消除所描述的一些步驟。
第12圖為根據本揭露的各個態樣的部分或全部的 裝置基板102的局部圖解橫截面圖。在第12圖中，裝置基板102具有裝置區202A、裝置區202B及中間區202C。裝置基板102描繪有半導體基板402及各種電晶體，諸如裝置區202A中的電晶體404A及裝置區202B中的電晶體404B。電晶體管404A及電晶體404B各自包含設置在相應的源極/汲極412(例如，磊晶源極/汲極)之間的相應閘極結構410(相應閘極結構410可包含沿閘極堆疊(例如，設置在閘極介電質上方的閘極電極)設置的閘極間隔物)，相應的源極/汲極412設置在半導體基板402上、中及/或上方，其中通道在半導體基板402中的相應的源極/汲極412之間延伸。裝置基板102可進一步包含隔離結構414，諸如淺溝槽隔離特徵，隔離結構414將裝置基板102的電晶體(諸如電晶體404A及電晶體404B)及/或其他裝置彼此分開及/或電隔離。裝置基板102進一步包含介電層420及介電層422，其類似於本文中所描述的介電層且可類似於本文中所描述的介電層製造(即，介電層420可包含一個或多個ILD層及/或一個或多個CESL)。閘極觸點432設置在介電層420及介電層422中，源極/汲極觸點434設置在介電層420中，且連通柱436設置在介電層422中。閘極觸點432將閘極結構410(具體地，閘極電極)電連接及實體連接至MLI特徵110，且源極/汲極觸點434及/或連通柱436將源極/汲極412電連接及實體連接至MLI特徵110。在一些實施例中，介電層420、介電層422、閘極觸點432、源極/汲極觸點434及連通 柱436形成MEOL層440。在一些實施例中，閘極觸點432、源極/汲極觸點434及/或連通柱436實體及/或電連接至MLI特徵110的n級互連層。在一些實施例中，閘極觸點432及/或連通柱436可形成n級互連層的Vn層的一部分，且閘極觸點432及/或連通柱436實體及/或電連接至n級互連層的Mn層。在一些實施例中，介電層420及介電層422形成介電層115的一部分。在一些實施例中，觸點設置在介電層420中，介電層420處於中間區202C中的半導體基板402中的摻雜區上方，且連通柱設置在觸點上方的介電層422中。此類接觸可實體及/或電連接至摻雜區，且此類連通柱可為保護環140互連結構的連通柱118，且設置在n級互連層的Vn層中。在此類實施例中，為了清楚起見，已經簡化第12圖以較佳地理解本揭露的創造性概念。可以在裝置基板102中添加額外特徵，且在裝置基板102的其他實施例中可以置換、修改或消除下文所描述的一些特徵。
本揭露提供許多不同的實施例。例示性半導體結構包含具有第一側及第二側的裝置基板。介電層設置在裝置基板的第一側上方。連通柱沿第一方向延伸穿過介電層且自第一側穿過裝置基板延伸至第二側。保護環設置在介電層中及連通柱周圍。保護環包含沿第一方向堆疊的金屬層。金屬層包含第一側壁及第二側壁。第一側壁形成保護環的內側壁。金屬層的第一側壁之間的重疊小於約10nm。重疊沿不同於第一方向的第二方向。在一些實施例中，由保 護環的內側壁限定的區具有沿第二方向的第一尺寸，連通柱具有沿第二方向的第二尺寸，且第一尺寸與第二尺寸的比值大於零且小於約2。在一些實施例中，連通柱與保護環的內側壁之間具有間距，間距沿第二方向，且間距為約20nm至約50nm。在一些實施例中，內側壁沿第一方向基本垂直。
在一些實施例中，金屬層的第一集合具有第一重疊，金屬層的第二集合具有不同於第一重疊的第二重疊，且第一重疊及第二重疊各自小於約10nm。在一些實施例中，金屬層的第一集合處於金屬層的第二集合與裝置基板的第一側之間，且第一重疊小於第二重疊。在一些實施例中，金屬層的第三集合具有不同於第一重疊及第二重疊的第三重疊，金屬層的第二集合處於金屬層的第三集合與金屬層的第一集合之間，且第三重疊大於第二重疊。
在一些實施例中，半導體結構進一步包含設置在介電層中的多層互連結構。多層互連結構包含具有第一節距的第一金屬化層集合及具有不同於第一節距的第二節距的第二金屬化層集合。金屬層的第一集合為第一金屬化層集合的一部分，且金屬層的第二集合為第二金屬化層集合的一部分。在一些實施例中，第一金屬化層集合處於第二金屬化層集合與裝置基板的第一側之間，且第一節距小於第二節距。
例示性半導體配置包含第一半導體結構、第二半導體結構及穿過第一半導體結構延伸至第二半導體結構的導 電結構。導電結構連接第一半導體結構及第二半導體結構。半導體配置進一步包含在導電結構周圍形成環的互連結構堆疊。互連結構之間的重疊小於約10nm。在一些實施例中，環具有內徑，導電結構具有直徑，且內徑與直徑的比值大於零且小於約2。在一些實施例中，互連結構之間的重疊沿互連結構堆疊的高度增加。
在一些實施例中，第一半導體結構包含處於第一裝置基板上方的第一多層互連(multilayer interconnect，MLI)特徵及處於第一MLI特徵上方的第一頂部接觸層。在一些實施例中，第二半導體結構包含處於第二裝置基板上方的第二MLI特徵及處於第二MLI特徵上方的第二頂部接觸層。在一些實施例中，互連結構堆疊設置在第一MLI特徵中，且導電結構穿過第一MLI特徵及第一裝置基板延伸至第二頂部接觸層。在一些實施例中，第一MLI特徵包含設置在介電層中的金屬化層，且互連結構堆疊中的互連結構的數目等於第一MLI特徵的金屬化層的數目。在一些實施例中，第一MLI特徵包含設置在介電層中的金屬化層，且互連結構堆疊中的互連結構的數目不同於第一MLI特徵的金屬化層的數目。
在一些實施例中，互連結構堆疊包含直接設置在第二互連結構上的第一互連結構。第一互連結構包含設置在第一連通柱上方的第一金屬線，且第二互連結構包含設置在第二連通柱上方的第二金屬線。重疊處於第一金屬線與第二金屬線之間。在一些實施例中，第一金屬線及第二金 屬線各自具有第一側壁及第二側壁。第一側壁靠近導電結構，且第二側壁與第一側壁相對。重疊處於第一金屬線的第一側壁與第二金屬線的第一側壁之間。在一些實施例中，第一金屬線的第一側壁與第二金屬線的第一側壁垂直對準。 在一些實施例中，一種半導體配置的形成方法包括以下步驟：在一半導體基板的一第一側上方形成一後段製程結構，其中該後段製程結構包含設置在一介電層中的多個圖案化金屬層，且該半導體基板具有與該第一側相對的一第二側；在形成該後段製程結構的同時形成複數互連結構之堆疊，其中該堆疊形成限定該介電層區的一環，且該些互連結構之間的一重疊小於10奈米；及形成延伸穿過該介電層的該區及該半導體基板的一導電結構，其中該導電結構自該半導體基板的該第一側延伸至該半導體基板的該第二側。在一些實施例中，在形成該後段製程結構的同時形成該堆疊之步驟包含以下步驟：執行一圖案化製程以在該介電層中形成一互連開口及調諧該圖案化製程的多個參數以控制該互連開口自一下伏互連結構的一橫向偏移，其中該橫向偏移小於10奈米。
前述概述若干實施例的特徵，以使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以供實現本文中所引入的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應該認識到，這些等效構造不脫離本揭露的精神及範疇，且在不脫離本揭露的 精神及範疇的情況下，熟習此項技術者可以進行各種改變、取代及變更。
300:方法
310、315、320:方塊

Claims (10)

  1. 一種半導體結構，包括：一裝置基板，具有一第一側及一第二側；一介電層，設置在該裝置基板的該第一側上方；一連通柱，沿一第一方向延伸穿過該介電層且自該第一側穿過該裝置基板延伸至該第二側；及一保護環，設置在該介電層中及該連通柱周圍，其中：該保護環包含沿該第一方向堆疊的多個金屬層，該些金屬層包含多個第一側壁及多個第二側壁，其中該些第一側壁形成該保護環的一內側壁，及該些金屬層的該些第一側壁之間的一重疊小於10奈米，且該重疊沿著不同於該第一方向的一第二方向。
  2. 如請求項1所述之半導體結構，其中該些金屬層的一第一集合具有一第一重疊，該些金屬層的一第二集合具有不同於該第一重疊的一第二重疊，且該第一重疊及該第二重疊各自小於10奈米。
  3. 如請求項2所述之半導體結構，其中該些金屬層的該第一集合處於該些金屬層的該第二集合與該裝置基板的該第一側之間，且該第一重疊小於該第二重疊。
  4. 如請求項3所述之半導體結構，其中該些金屬層的一第三集合具有不同於該第一重疊及該第二重疊的 一第三重疊，該些金屬層的該第二集合處於該些金屬層的該第三集合與該些金屬層的該第一集合之間，且該第三重疊大於該第二重疊。
  5. 如請求項2所述之半導體結構，進一步包括：一多層互連結構，設置在該介電層中，其中該多層互連結構包含具有一第一節距的一第一金屬化層集合及具有不同於該第一節距的一第二節距的一第二金屬化層集合；及該些金屬層的該第一集合為該第一金屬化層集合的一部分，且該些金屬層的該第二集合為該第二金屬化層集合的一部分。
  6. 如請求項5所述之半導體結構，其中該第一金屬化層集合處於該第二金屬化層集合與該裝置基板的該第一側之間，且該第一節距小於該第二節距。
  7. 如請求項1所述之半導體結構，其中由該保護環的該內側壁限定的一區具有沿該第二方向的一第一尺寸，該連通柱具有沿該第二方向的一第二尺寸，且該第一尺寸與該第二尺寸的一比值大於零且小於2。
  8. 如請求項1所述之半導體結構，其中該連通柱與該保護環的該內側壁之間具有一間距，該間距沿該第二方向，且該間距為20奈米至50奈米。
  9. 一種半導體配置，包括：一第一半導體結構；一第二半導體結構；一導電結構，穿過該第一半導體結構延伸至該第二半導體結構，其中該導電結構連接該第一半導體結構及該第二半導體結構；及複數互連結構之堆疊，在該導電結構周圍形成一環，其中該些互連結構之間的一重疊小於10奈米。
  10. 一種半導體配置的形成方法，包括以下步驟：在一半導體基板的一第一側上方形成一後段製程結構，其中該後段製程結構包含設置在一介電層中的多個圖案化金屬層，且該半導體基板具有與該第一側相對的一第二側；在形成該後段製程結構的同時形成複數互連結構之堆疊，其中該堆疊形成限定該介電層區的一環，且該些互連結構之間的一重疊小於10奈米；及形成延伸穿過該介電層的該區及該半導體基板的一導電結構，其中該導電結構自該半導體基板的該第一側延伸至該半導體基板的該第二側。
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