TWI713036B - 用於抑制讀取干擾的非揮發性記憶體裝置 - Google Patents

Abstract

一種非揮發性記憶體裝置包括非揮發性記憶體單元；感測電路，耦接在耦接至非揮發性記憶體單元的位元線的感測輸入線和感測輸出線之間；感測輸出接地部分，如果感測電路的輸出信號具有低電位，則所述感測輸出接地部分將感測電路的輸出信號固定在低電位；以及位元線接地部分，如果感測電路的輸出信號固定在低電位，則所述位元線接地部分將位元線電壓固定在接地電壓。

Description

用於抑制讀取干擾的非揮發性記憶體裝置

本公開的各種實施例涉及一種半導體記憶體裝置，以及更具體地，涉及一種用於抑制讀取干擾的非揮發性記憶體裝置。

相關申請的交叉引用

本申請要求2016年4月11日提交的申請號為10-2016-0044100的韓國申請的優先權，其通過引用整體合併於此。

半導體記憶體裝置根據其資料揮發性通常分為隨機存取記憶體(RAM)裝置和唯讀記憶體(ROM)裝置。RAM裝置是在RAM裝置的電源中斷時遺失儲存的資料的揮發性裝置。與此相反，ROM裝置在ROM裝置的電源中斷時保留儲存的資料。ROM裝置根據資料登錄方法(即，資料程式化方法)也可以分為可程式化ROM(PROM)裝置和遮罩型ROM裝置。PROM裝置可以在未被程式化的情況下製造和銷售，並且可以在PROM裝置製造以後由消費者(例如，用戶)直接程式化。遮罩型ROM裝置在其製造過程中可以使用注入遮罩來程式化，所述注入遮罩基於使用者要求的資料來製造。PROM裝置可以包括一次PROM(OTPROM)裝置、可抹除PROM(EPROM)裝置和電可抹除PROM(EEPROM)裝置。一旦OTPROM 裝置被程式化，則OTPROM裝置的程式化資料不能被改變。

非揮發性記憶體裝置(例如，OTPROM裝置)採用NMOS電晶體或PMOS電晶體作為單元電晶體。如果PMOS電晶體被用作非揮發性記憶體裝置的單元電晶體，則PMOS電晶體可以具有關斷狀態作為初始狀態，以及可以具有導通狀態作為程式化狀態。PMOS電晶體的讀取操作可以通過感測連接至從PMOS電晶體中選中的任意一個PMOS電晶體的位元線的電壓位準來執行。在此情況下，位元線的電壓位準可以通過耦接在電源電壓線和位元線之間的負載電阻器的電阻和選中的PMOS電晶體的等效電阻的電阻比來確定。

各種實施例針對一種用於抑制讀取干擾的非揮發性記憶體裝置。

根據實施例的非揮發性記憶體裝置包括非揮發性記憶體單元；感測電路，設置在耦接至非揮發性記憶體單元的位元線的感測輸入線和感測輸出線之間；感測輸出接地部分，在感測電路的輸出信號具有低電位時，所述感測輸出接地部分將感測電路的輸出信號固定在低電位；以及位元線接地部分，在感測電路的輸出信號固定在低電位時，所述位元線接地部分將位元線電壓固定在接地電壓。

100‧‧‧非揮發性記憶體裝置

101‧‧‧電源電壓線

102‧‧‧感測輸入線

103‧‧‧感測輸出線

110‧‧‧非揮發性記憶體單元

120‧‧‧電阻式負載部分

130‧‧‧感測電路

200‧‧‧非揮發性記憶體裝置

201‧‧‧電源電壓線

202‧‧‧感測輸入線

203‧‧‧感測輸出線

210‧‧‧非揮發性記憶體單元

220‧‧‧電阻式負載部分

230‧‧‧讀取干擾抑制部分

240‧‧‧感測電路

300‧‧‧非揮發性記憶體裝置

301‧‧‧電源電壓線

302‧‧‧感測輸入線

303‧‧‧感測輸出線

310‧‧‧非揮發性記憶體單元

320‧‧‧感測電路

330‧‧‧第一開關部分

340‧‧‧感測輸出接地部分

350‧‧‧電阻式負載/第二開關部分

360‧‧‧位元線接地部分

400‧‧‧致能信號產生器

401‧‧‧第一反相器

402‧‧‧第二反相器

403‧‧‧第三反相器

404‧‧‧第四反相器

405‧‧‧第五反相器

411‧‧‧第一反及閘

412‧‧‧第二反及閘

413‧‧‧第三反及閘

根據附圖和所附詳細描述，本發明構思的各種實施例將變得更加明顯，其中：圖1是圖示常規非揮發性記憶體裝置的示例的電路圖。

圖2是圖示常規非揮發性記憶體裝置的另一示例的電路圖。

圖3是圖示根據本公開的一個實施例的非揮發性記憶體裝置的電路圖。

圖4是圖示根據本公開的一個實施例在非揮發性記憶體裝置中採用的致能信號產生器的電路圖。

圖5是圖示在讀取操作之前，圖3的非揮發性記憶體裝置中採用的致能信號產生器的操作的電路圖。

圖6是圖示在讀取操作之前，圖3的非揮發性記憶體裝置的狀態的電路圖。

圖7是圖示在開始單元電晶體的讀取操作以後，在圖3的非揮發性記憶體裝置中採用的致能信號產生器的操作的電路圖。

圖8是圖示在開始被程式化的單元電晶體的讀取操作以後，圖3的非揮發性記憶體裝置的讀取操作的電路圖。

圖9是圖示在開始具有初始狀態的單元電晶體的讀取操作以後，圖3的非揮發性記憶體裝置的讀取操作的電路圖。

圖10是圖示通過單元電晶體的讀取操作確定單元電晶體的初始狀態之後，在圖3的非揮發性記憶體裝置中採用的致能信號產生器的操作的電路圖。

圖11是圖示在確定具有初始狀態的單元電晶體的狀態之後，圖3的非揮發性記憶體裝置的操作的電路圖。

下面將參照附圖通過各種實施例來描述本公開。

然而，本公開可以以不同的形式來實施，而不應當被解釋為局限于本文說明的實施例。相反地，這些實施例作為示例被提供以使得本公開將徹底且完整，而且將本公開的各個方面和特點充分傳達給本領域技術人員。

將理解的是，雖然在本文中可以使用術語“第一”、“第二”和“第三”等來描述各種元件，但這些元件不受這些術語的限制。這些術語是用來將一個元件與另一元件區分開。因此，在不脫離本公開的精神和範圍的情況下，下面描述的第一元件也可以被稱作第二元件或第三元件。

附圖不一定成比例，在某些情況下，為了清楚地圖示實施例的特徵，比例可能已經被誇大。

本文中使用的術語僅用於描述特定實施例的目的，而非意在限制本公開。如本文中所用，除非上下文清楚地另外指出，否則單數形式意在也包括複數形式。還將理解的是，術語“包含”、“包含有”、“包括”和“包括有”在本說明書中使用時，表示所述元件的存在，但不排除一個或更多個其它元件的存在或添加。如本文中所用，術語“和/或”包括一個或更多個相關聯的列出項的任意組合和所有組合。

除非另外定義，否則本文中所使用的所有術語(包括技術術語和科學術語)具有與本公開所屬領域技術人員通常所理解的意思相同的意思。還將理解的是，諸如在通用詞典中定義的術語應當被解釋為具有與它們在相關領域的背景中的意思一致的意思，而不以理想化或過度形式化的意義來解釋，除非本文中明確如此定義。

在下面的描述中，闡述了大量具體細節以提供對本公開的透徹理解。可以在無這些具體細節中的一些或全部的情況下實施本公開。在其它情況下，未詳細描述大眾所知的製程結構和/或製程，以免不必要地混淆本公開。

此外，當將一元件稱作位於另一元件“上”、“之上”、“上方”、“下”、“下面”時，其意在表示相對位置關係，但不是用來限制該元件直接接觸另一元件或在兩者之間存在至少一個中間元件的特定情況。因此，在文中使用的術語(諸如“上”、“之上”、“上方”、“下”、“下面”等)僅是出於描述特定實施例之目的，不是意在限制本公開的範圍。此外，當將一個元件被稱作“連接”或“耦接”至另一元件時，該元件可以直接電連接或直接機械連接或直接電耦接或直接機械耦接至另一元件，或可以通過替換兩者之間的其它元件而形成連接關係或耦接關係。

圖1是圖示常規非揮發性記憶體裝置100的示例的電路圖。參照圖1，非揮發性記憶體裝置100包括非揮發性記憶體單元110、電阻式負載部分120和感測電路130。非揮發性記憶體單元110包括用作單元電晶體的第一PMOS電晶體PM01和用作選擇電晶體的第二PMOS電晶體PM02。第一PMOS電晶體PM01的閘極對應於浮置閘極(floating gate)，並且第一PMOS電晶體PM01的汲極耦接至接地端子。第一PMOS電晶體PM01的源極直接耦接至第二PMOS電晶體PM02的汲極。選擇致能信號SELEN(selection enable signal)被施加到第二PMOS電晶體PM02的閘極。第二PMOS電晶體PM02的源極經由位元線BL耦接至第一節點A。

電阻式負載部分120包括耦接在電源電壓線101和第一節點 A之間的電阻式負載。電阻式負載使用第三PMOS電晶體PM03來實現。感測放大器致能信號SAEN被施加到第三PMOS電晶體PM03的閘極。第三PMOS電晶體PM03的源極和汲極分別耦接至電源電壓線101和第一節點A。如果第三PMOS電晶體PM03導通，則第三PMOS電晶體PM03用作耦接在電源電壓線101和第一節點A之間的電阻式元件。

感測電路130具有包括第一NMOS電晶體NM01和第四PMOS電晶體PM04的互補金屬氧化物半導體(CMOS)反相器的結構。第一NMOS電晶體NM01的閘極和第四PMOS電晶體PM04的閘極接收經由感測輸入線102施加的感測輸入信號SA_IN。感測輸入線102耦接至第一節點A。第一NMOS電晶體NM01的源極耦接至接地端子。第一NMOS電晶體NM01的汲極耦接至第四PMOS電晶體PM04的汲極。第四PMOS電晶體PM04的源極耦接至施加了電源電壓VDD的電源電壓線101。第一NMOS電晶體NM01的汲極和第四PMOS電晶體PM04的汲極耦接至感測輸出線103。感測輸出信號SA_OUT經由感測輸出線103輸出。

用作單元電晶體的第一PMOS電晶體PM01在單元電晶體被程式化之前具有關斷狀態作為初始狀態，以及在程式化單元電晶體之後具有導通狀態作為程式化狀態。初始狀態表示第一PMOS電晶體PM01具有關斷狀態，以及程式化狀態表示第一PMOS電晶體PM0120具有導通狀態。

為了讀出第一PMOS電晶體PM01的狀態，施加低電位的選擇致能信號SELEN以使第二PMOS電晶體PM02導通。施加低電位的感測放大器致能信號SAEN以使第三PMOS電晶體PM03導通。第一節點A的位元線電壓具有通過從經由電源電壓線101施加的電源電壓VDD減去電壓 降而獲得的值，其中電壓降是由於導通的第三PMOS電晶體PM03的電阻式元件引起的。位元線電壓對應於感測輸入信號SA_IN。感測輸入信號SA_IN被施加到感測電路130。

如果第一PMOS電晶體PM01具有關斷狀態作為初始狀態，則第一節點A和接地端子之間的電阻在理想情況下具有無限值。然而，該電阻實質上不是無限大，而是與導通的第三PMOS電晶體PM03的電阻相比顯示出非常大的值。因此，第一節點A的電壓(即感測輸入信號SA_IN)具有實質上等於電源電壓VDD的電壓。如果等於電源電壓VDD的感測輸入信號SA_IN被施加到感測電路130，則第一NMOS電晶體NM01導通，而第四PMOS電晶體PM04未導通。由於僅第一NMOS電晶體NM01導通，因此接地電壓(例如0V)作為感測輸出信號SA_OUT來輸出。照此，當接地電壓作為感測電路130的感測輸出信號SA_OUT來輸出時，用作單元電晶體的第一PMOS電晶體PM01被確定為具有初始狀態。

如果第一PMOS電晶體PM01具有程式化狀態，則在第一節點A和接地端子之間的電阻在理想情況下具有零的值。然而，所述電阻實質上不是零，而是與導通的第三PMOS電晶體PM03的電阻相比顯示出非常小的值。因此，第一節點A的電壓(即感測輸入信號SA_IN)具有實質上等於接地電壓(例如，0V)的電壓。如果0V的感測輸入信號SA_IN被輸入到感測電路130，則第一NMOS電晶體NM01不導通，而第四PMOS電晶體PM04導通。由於僅第四PMOS電晶體PM04導通，因此電源電壓VDD可以作為感測輸出信號SA_OUT來輸出。照此，當電源電壓VDD作為感測電路130的感測輸出信號SA_OUT來輸出時，用作單元電晶體的第一PMOS 電晶體PM01被確定為具有程式化狀態。

當第一PMOS電晶體PM01具有初始狀態時，如果第三PMOS電晶體PM03導通以對第一PMOS電晶體PM01執行讀取操作，則接近電源電壓VDD的位元線電壓可以被施加到第一節點A。在第一PMOS電晶體PM01的讀取操作期間，位元線電壓被持續地施加到用作單元電晶體的第一PMOS電晶體PM01。隨著電源電壓VDD大小增加，第一PMOS電晶體PM01的特性可能改變。在某些情況下，可能發生電流經由第一PMOS電晶體PM01流到接地端子的讀取干擾現象。

圖2是圖示常規非揮發性記憶體裝置200的另一示例的電路圖。參見圖2，非揮發性記憶體裝置200包括非揮發性記憶體單元210、電阻式負載部分220、讀取干擾抑制部分230和感測電路240。非揮發性記憶體單元210包括用作單元電晶體的第一PMOS電晶體PM11和用作選擇電晶體的第二PMOS電晶體PM12。第一PMOS電晶體PM11的閘極對應於浮置閘極，並且第一PMOS電晶體PM11的汲極耦接至接地端子。第一PMOS電晶體PM11的源極直接耦接至第二PMOS電晶體PM12的汲極。選擇致能信號SELEN被施加到第二PMOS電晶體PM12的閘極。第二PMOS電晶體PM12的源極耦接至位元線BL。

電阻式負載部分220包括耦接在電源電壓線201和第一節點B之間的電阻式負載。電阻式負載使用第三PMOS電晶體PM13來實現。第一感測放大器致能信號SAEN1被施加到第三PMOS電晶體PM13的閘極。第三PMOS電晶體PM13的源極和汲極分別耦接至電源電壓線201和第一節點B。如果第三PMOS電晶體PM13導通，則第三PMOS電晶體PM13用作 在電源電壓線201和第一節點B之間的電阻式元件。

讀取干擾抑制部分230包括第一NMOS電晶體NM11。第二感測放大器致能信號SAEN2被輸入到第一NMOS電晶體NM11的閘極。第二感測放大器致能信號SAEN2具有與反相的第一感測放大器致能信號SAEN1相對應的值。第一NMOS電晶體NM11的汲極和源極分別耦接至第一節點B和位元線BL。因此，從第一節點B分叉的感測輸入線202和位元線BL通過第一NMOS電晶體NM11分離。

感測電路240具有包括第二NMOS電晶體NM12和第四PMOS電晶體PM14的CMOS反相器的結構。第二NMOS電晶體NM12的閘極和第四PMOS電晶體PM14的閘極接收經由感測輸入線202施加的感測輸入信號SA_IN。感測輸入線202耦接至第一節點B。第二NMOS電晶體NM12的源極耦接至接地端子。第二NMOS電晶體NM12的汲極耦接至第四PMOS電晶體PM14的汲極。第四PMOS電晶體PM14的源極耦接至施加了電源電壓VDD的電源電壓線201。第二NMOS電晶體NM12的汲極和第四PMOS電晶體PM14的汲極耦接至感測輸出線203。感測輸出信號SA_OUT經由感測輸出線203而輸出。

為了用作單元電晶體的第一PMOS電晶體PM11的讀取操作，如果低電位的第一感測放大器致能信號SAEN1和高電位的第二感測放大器致能信號SAEN2被分別施加到第三PMOS電晶體PM13的閘極和第一NMOS電晶體NM11的閘極，則耦接至感測輸入線202的第一節點B的電壓具有通過從電源電壓VDD減去電壓降而獲得的值，所述電壓降是由於第三PMOS電晶體PM13的電阻式元件引起的。

施加到位元線BL的電壓具有通過從第一節點B的電壓減去第一NMOS電晶體NM11的閾值電壓而獲得的值。照此，位元線BL的電壓可以通過設置第一NMOS電晶體NM11而從第一節點B的電壓減小了第一NMOS電晶體NM11的閾值電壓。因此，可以抑制具有初始狀態的第一PMOS電晶體PM11的特性在讀取操作期間通過位元線電壓而改變的現象。然而，耦接至感測輸入線202的第一節點B的電壓需要具有使第一NMOS電晶體NM11導通所必需的值，因此可以減少在低電源電壓VDD處的讀取裕量。

圖3是圖示根據本公開的一個實施例的非揮發性記憶體裝置300的電路圖。參見圖3，非揮發性記憶體裝置300可以包括非揮發性記憶體單元310、感測電路320、第一開關部分330、感測輸出接地部分340、電阻式負載/第二開關部分350以及位元線接地部分360。非揮發性記憶體單元310可以耦接在第一節點C和接地端子之間。非揮發性記憶體單元310的位元線BL可以耦接至第一節點C。

感測電路320可以耦接在耦接至第一節點C的感測輸入線302和感測輸出線303之間。第一開關部分330可以耦接在電源電壓線301和感測電路320之間。感測輸出接地部分340可以耦接在感測輸出線303和接地端子之間。電阻式負載/第二開關部分350可以耦接在電源電壓線301和第一節點C之間。位元線接地部分360可以耦接在感測輸入線302和接地端子之間。

非揮發性記憶體單元310可以包括用作單元電晶體的第一PMOS電晶體PM31和用作選擇電晶體的第二PMOS電晶體PM32。第一PMOS電晶體PM31可以具有浮置閘極。第一PMOS電晶體PM31的汲極可 以耦接至接地端子。第一PMOS電晶體PM31的源極可以直接耦接至第二PMOS電晶體PM32的汲極。選擇致能信號SELEN可以被施加到第二PMOS電晶體PM32的閘極。第二PMOS電晶體PM32的源極可以經由位元線BL耦接至第一節點C。

感測電路320可以具有包括第一NMOS電晶體NM31和第三PMOS電晶體PM33的CMOS反相器的結構。第一NMOS電晶體NM31的閘極和第三PMOS電晶體PM33的閘極可以共同耦接至感測輸入線302。感測輸入線302可以傳輸感測輸入信號SA_IN。感測輸入線302可以耦接至第一節點C。第一NMOS電晶體NM31的源極可以耦接至接地端子。第一NMOS電晶體NM31的汲極可以耦接至第三PMOS電晶體PM33的汲極。第三PMOS電晶體PM33的源極可以經由第一開關部分330耦接至電源電壓線301。耦接在第一NMOS電晶體NM31的汲極和第三PMOS電晶體PM33的汲極之間的第二節點D可以耦接至感測輸出線303。感測輸出信號SA_OUT可以經由感測輸出線303輸出。

第一開關部分330可以包括耦接在電源電壓線301和感測電路320的第三PMOS電晶體PM33之間的第四PMOS電晶體PM34。第四PMOS電晶體PM34的源極可以耦接至電源電壓線301，而第四PMOS電晶體PM34的汲極可以耦接至第三PMOS電晶體PM33的源極。第一致能信號EN1可以被輸入到第四PMOS電晶體PM34的閘極。如果第四PMOS電晶體PM34關斷，則感測電路320的第三PMOS電晶體PM33也可以關斷。

感測輸出接地部分340可以包括耦接在感測輸出線303和接地端子之間的第二NMOS電晶體NM32。第二NMOS電晶體NM32的汲極 和源極可以分別耦接至感測輸出線303和接地端子。第二致能信號EN2可以被輸入到第二NMOS電晶體NM32的閘極。如果高電位的第二致能信號EN2被施加到第二NMOS電晶體NM32的閘極，則第二NMOS電晶體NM32可以導通。在此情況下，如果用作單元電晶體的第一PMOS電晶體PM31具有初始狀態並且第三PMOS電晶體PM33和第四PMOS電晶體PM34二者都關斷，則感測電路320的輸出信號可以固定在接地電壓(即，低電位的輸出信號)。

電阻式負載/第二開關部分350可以使用耦接在電源電壓線301和包括第一節點C的位元線BL之間的電阻式負載來實現。在一些實施例中，電阻式負載可以包括第五PMOS電晶體PM35。第五PMOS電晶體PM35可以用作開關裝置，同時用作電阻式負載。第三致能信號EN3可以被施加到第五PMOS電晶體PM35的閘極。第五PMOS電晶體PM35的源極和汲極可以分別耦接至電源電壓線301和第一節點C。如果第五PMOS電晶體PM35導通，則第五PMOS電晶體PM35可以用作在電源電壓線301和第一節點C之間的電阻式元件。如果第五PMOS電晶體PM35關斷，則電源電壓線301和第一節點C可以電開路。

位元線接地部分360可以包括第三NMOS電晶體NM33，並且耦接在感測輸入線302和接地端子之間。第三NMOS電晶體NM33的汲極和源極可以分別耦接至感測輸入線302和接地端子。第四致能信號EN4可以被施加到第三NMOS電晶體NM33的閘極。如果高電位的第四致能信號EN4被施加到第三NMOS電晶體NM33的閘極，則第三NMOS電晶體NM33可以導通。在此情況下，如果用作單元電晶體的第一PMOS電晶體 PM31具有初始狀態，並且第二PMOS電晶體PM32和第五PMOS電晶體PM35分別導通和關斷，則感測輸入線302(即位元線BL)可以固定在接地電壓，並且感測電路320的輸出信號固定在低電位。

第一致能信號EN1、第二致能信號EN2、第三致能信號EN3和第四致能信號EN4可以通過致能信號產生器來輸出，所述第一致能信號EN1、第二致能信號EN2、第三致能信號EN3和第四致能信號EN4被施加到根據實施例的非揮發性記憶體裝置300的第四PMOS電晶體PM34的閘極、第二NMOS電晶體NM32的閘極、第五PMOS電晶體PM35的閘極和第三NMOS電晶體NM33的閘極。從致能信號產生器輸出的致能信號可以以第一致能信號EN1、第二致能信號EN2、第三致能信號EN3和第四致能信號EN4的次序輸出。因此，可以順序地執行第四PMOS電晶體PM34的開關操作、第二NMOS電晶體NM32的開關操作、第五PMOS電晶體PM35的開關操作和第三NMOS電晶體NM33的開關操作。

圖4是圖示根據本公開的一個實施例在非揮發性記憶體裝置中採用的致能信號產生器400的電路圖。參考圖4，致能信號產生器400可以接收來自感測輸出線303(見圖3)的感測輸出信號SA_OUT和感測放大器致能信號SAEN，並且可以輸出第一致能信號EN1、第二致能信號EN2、第三致能信號EN3和第四致能信號EN4。第一致能信號EN1、第二致能信號EN2、第三致能信號EN3和第四致能信號EN4可以順序地輸出。致能信號產生器400可以包括施加了感測輸出信號SA_OUT的第一反相器401。第一反相器401的輸出信號可以與感測放大器致能信號SAEN一起被施加到第一反及閘411。第一反及閘411的輸出信號可以被施加到第二反相器402。 第二反相器402的輸出信號可以構成第一致能信號EN1。

第二反相器402的輸出信號與感測放大器致能信號SAEN可以被施加到第二反及閘412。第二反及閘412的輸出信號可以被施加到第三反相器403。第三反相器403的輸出信號可以構成第二致能信號EN2。第二反及閘412的輸出信號與感測放大器致能信號SAEN可以被施加到第三反及閘413。第三反及閘413的輸出信號可以構成第三致能信號EN3。第三反及閘413的輸出信號可以被施加到第四反相器404。第四反相器404的輸出信號可以被施加到第五反相器405。第五反相器405的輸出信號可以構成第四致能信號EN4。

圖5是圖示在圖3的非揮發性記憶體裝置的讀取操作之前，致能信號產生器400的操作的電路圖。圖6是圖示在讀取操作之前，圖3的非揮發性記憶體裝置的狀態的電路圖。在圖5和圖6中，與在圖3和圖4中所使用的相同的附圖標記或標誌符表示相同的元件。

參考圖5和圖6，在非揮發性記憶體裝置的讀取操作之前，如果感測放大器致能信號SAEN具有低電位，則感測輸出信號SA_OUT可以設置為高電位(例如，高信號)。由於尚未執行讀取操作，因此不能判斷用作單元電晶體的第一PMOS電晶體PM31具有程式化狀態還是初始狀態。感測放大器致能信號SAEN維持低電位狀態。如在圖5所示，高電位的感測輸出信號SA_OUT和低電位的感測放大器致能信號SAEN被施加到致能信號產生器400。

第一反相器401可以輸出低電位的信號。第一反及閘411接收低電位的信號和低電位的感測放大器致能信號SAEN，並且第一反及閘 411可以輸出高電位的信號以及傳輸該信號到第二反相器402。當第一反及閘411接收低電位的感測放大器致能信號SAEN時，第一反及閘411可以輸出高電位的信號，而不管感測輸出信號SA_OUT的信號電位如何。第二反相器402可以輸出低電位的信號。從第二反相器402輸出的信號可以構成低電位的第一致能信號EN1。

第二反及閘412接收從第二反相器402輸出的低電位的信號以及低電位的感測放大器致能信號SAEN，可以輸出高電位的信號以及傳輸該信號到第三反相器403。第二反及閘412接收低電位的感測放大器致能信號SAEN並可以輸出高電位的信號，而不管第二反相器402的輸出信號的信號電位如何。第三反相器403可以輸出低電位的信號。第三反相器403的輸出信號可以構成低電位的第二致能信號EN2。第三反及閘413接收從第二反及閘412輸出的高電位的信號和低電位的感測放大器致能信號SAEN，並可以輸出高電位的信號。第三反及閘413接收低電位的感測放大器致能信號SAEN，可以輸出高電位的信號而不管第二反及閘412的輸出信號的信號電位如何。第三反及閘413的輸出信號可以構成高電位的第三致能信號EN3。從第三反及閘413的輸出的高電位的信號可以被輸入第四反相器404。第四反相器404可以輸出低電位的信號並傳輸該信號到第五反相器405。第五反相器405的輸出信號可以構成高電位的第四致能信號EN4。

在非揮發性記憶體單元的讀取操作之前，可以供應低電位的第一致能信號EN1、低電位的第二致能信號EN2、高電位的第三致能信號EN3和高電位的第四致能信號EN4。照此，如果低電位的第一致能信號EN1、低電位的第二致能信號EN2、高電位的第三致能信號EN3和高電位 的第四致能信號EN4順序輸出，如圖6所示，則第一開關部分330的第四PMOS電晶體PM34可以導通。感測輸出接地部分340的第二NMOS電晶體NM32可以關斷。電阻負載/第二開關部分350的第五PMOS電晶體PM35可以關斷。位元線接地部分360的第三NMOS電晶體NM33可以導通。由於第五PMOS電晶體PM35關斷且第三NMOS電晶體NM33導通，則接地電壓可以被施加到第一節點C(即位元線BL和感測輸入線302)。由於第二NMOS電晶體NM32關斷且低電位的信號被施加到感測輸入線302，則感測電路320的第一NMOS電晶體NM31可以關斷，同時感測電路320的第三PMOS電晶體PM33可以導通。因此，感測輸出信號SA_OUT可以維持高電位的狀態。

圖7是圖示在開始圖3的非揮發性記憶體裝置的單元電晶體的讀取操作以後，致能信號產生器400的操作的電路圖。在圖7中，與在圖4中所使用的相同的附圖標記或標誌符表示相同的元件。參照圖7，在讀取操作開始以後，感測放大器致能信號SAEN從低電位改變為高電位。由於感測放大器致能信號SAEN改變為高電位，因此對單元電晶體執行讀取操作。如果感測放大器致能信號SAEN從低電位改變為高電位，則致能信號產生器400產生新的致能信號。具體地，如在圖7中所示，高電位的感測輸出信號SA_OUT和高電位的感測放大器致能信號SAEN被施加到致能信號產生器400。第一反相器401可以輸出低電位的信號。第一反及閘411接收從第一反相器401輸出的低電位的信號和高電位的感測放大致能信號SAEN，並且第一反及閘411可以輸出高電位的信號以及將該信號傳輸到第二反相器402。第二反相器402的輸出信號可以構成低電位的第一致能信號 EN1。

第二反及閘412接收從第二反相器402輸出的低電位的信號和高電位的感測放大器致能信號SAEN，並且第二反及閘412可以輸出高電位的信號以及將該信號傳輸到第三反相器403。第三反相器403可以輸出低電位的信號。第三反相器403的輸出信號可以構成低電位的第二致能信號EN2。第三反及閘413接收從第二反及閘412輸出的高電位的信號和高電位的感測放大器致能信號SAEN，並且可以輸出低電位的信號。第三反及閘413的輸出信號可以構成低電位的第三致能信號EN3。從第三反及閘413輸出的低電位的信號可以被施加到第四反相器404。第四反相器404可以輸出高電位的信號並且將該信號傳輸到第五反相器405。第五反相器405的輸出信號可以構成低電位的第四致能信號EN4。

圖8是圖示在開始圖3的非揮發性記憶體裝置的被程式化的單元電晶體的讀取操作以後，讀取操作的電路圖。在圖8中，與在圖3中所使用的相同的附圖標記和標誌符表示相同的元件。參考圖8，由於第一致能信號EN1維持低信號的狀態，因此第一開關部分330的第四PMOS電晶體PM34可以維持導通狀態。此外，由於第二致能信號EN2維持低信號的狀態，因此感測輸出接地部分340的第二NMOS電晶體NM32可以維持關斷狀態。因此，感測電路320可以輸出第二節點D的電壓作為感測輸出信號SA_OUT。由於第三致能信號EN3從高信號改變為低信號，因此電阻式負載/第二開關部分350的第五PMOS電晶體PM35可以導通。由於第四致能信號EN4從高信號改變為低信號，因此第三NMOS電晶體NM33可以關斷。照此，在開始非揮發性記憶體單元的讀取操作之後，可以供應每個都 具有低電位的第一致能信號EN1、第二致能信號EN2、第三致能信號EN3和第四致能信號EN4。

當第一PMOS電晶體PM31是具有程式化狀態的記憶體單元時，感測輸入信號(即施加到第一節點C的電壓)可以變成低電位的信號。因此，構成感測電路320的第一NMOS電晶體NM31關斷，同時構成感測電路320的第三PMOS電晶體PM33可以導通。由於第二NMOS電晶體NM32維持關斷狀態，而第四PMOS電晶體PM34維持導通狀態，因此從感測輸出線303輸出的感測輸出信號SA_OUT可以維持高信號的狀態。照此，如果感測輸出信號SA_OUT在預定時間段被感測為高電位的信號，則用作單元電晶體的第一PMOS電晶體PM31可以被確定為被程式化單元。在具有程式化狀態的第一PMOS電晶體PM31的讀取操作期間，因為位元線BL電壓維持接近接地電壓的電壓，所以第一PMOS電晶體PM31可以不會受到來自位元線電壓的壓力。

圖9是圖示在開始具有初始狀態的單元電晶體的讀取操作以後，圖3的非揮發性記憶體裝置的讀取操作的電路圖。在圖9中，與在圖3中所使用的相同的附圖標記和標誌符表示相同的元件。參考圖9，由於第一致能信號EN1維持低信號的狀態，因此第一開關部分330的第四PMOS電晶體PM34可以維持導通狀態。此外，由於第二致能信號EN2維持低信號的狀態，因此感測輸出接地部分340的第二NMOS電晶體NM32可以維持關斷狀態。因此，感測電路320輸出第二節點D的電壓作為感測輸出信號SA_OUT。由於第三致能信號EN3從高信號改變為低信號，因此電阻式負載/第二開關部分350的第五PMOS電晶體PM35可以導通。由於第四致 能信號EN4從高信號改變為低信號，因此第三NMOS電晶體NM33可以關斷。

當第一PMOS電晶體PM31是具有初始狀態的記憶體單元時，感測輸入信號SA_IN可以從低信號改變為高信號。因此，構成感測電路320的第一NMOS電晶體NM31可以導通，同時構成感測電路320的第三PMOS電晶體PM33可以關斷。由於第二NMOS電晶體NM32維持關斷狀態，因此從感測輸出線303輸出的感測輸出信號SA_OUT可以從高信號改變為低信號。當感測輸出信號SA_OUT被感測為低信號時，第一PMOS電晶體PM31可以被確定為具有初始狀態的記憶體單元。如果第一PMOS電晶體PM31的狀態被確定為具有初始狀態的記憶體單元(即，低電位的感測輸出信號被輸出)，則在維持低電位的感測輸出信號SA_OUT的同時，接地電壓被施加到位元線BL，因此抑制非揮發性記憶體單元310受到來自位元線BL電壓的壓力。

圖10是圖示通過單元電晶體的讀取操作確定單元電晶體的初始狀態之後，在圖3的非揮發性記憶體裝置中採用的致能信號產生器的操作的電路圖。在圖10中，與在圖410中所使用的相同的附圖標記和標誌符表示相同的元件。參考圖10，在確定單元電晶體的初始狀態以後，如果感測輸出信號SA_OUT從高信號改變為低信號，則致能信號產生器400可以產生新的致能信號。具體地，低電位的感測輸出信號SA_OUT和高電位的感測放大器致能信號SAEN被施加到致能信號產生器400。第一反相器401可以輸出高電位的信號。第一反及閘411接收從第一反相器401輸出的高電位的信號和高電位的感測放大器致能信號SAEN，可以輸出低電位的信號， 並且第一反及閘411將該信號傳輸到第二反相器402。第二反相器402可以輸出高電位的信號。第二反相器402的輸出信號可以構成高電位的第一致能信號EN1。

第二反及閘412接收從第二反相器402輸出的高電位的信號和高電位的感測放大器致能信號SAEN，第二反及閘412可以輸出低電位的信號並將該信號傳輸到第三反相器403。第三反相器403可以輸出高電位的信號。第三反相器403的輸出信號可以構成高電位的第二致能信號EN2。第三反及閘413接收從第二反及閘412輸出的低電位的信號和高電位的感測放大器致能信號SAEN，並且第三反及閘413可以輸出高電位的信號。第三反及閘413的輸出信號可以構成高電位的第三致能信號EN3。從第三反及閘413輸出的高電位的信號可以被施加到第四反相器404。第四反相器404可以輸出低電位的信號並將該信號傳輸到第五反相器405。第五反相器405的輸出信號可以構成高電位的第四致能信號EN4。照此，如果感測輸出信號SA_OUT在非揮發性記憶體單元的讀取操作期間從高信號改變為低信號，則致能信號產生器400可以產生高信號(即，第一致能信號到第四致能信號EN1、EN2、EN3和EN4)。

圖11是圖示在確定具有初始狀態的單元電晶體的狀態之後，圖3的非揮發性記憶體裝置的操作的電路圖。在圖11中，與在圖3中所使用的相同的附圖標記和標誌符表示相同的元件。參考圖11，由於第一致能信號EN1從低信號改變為高信號，因此第一開關部分330的第四PMOS電晶體PM34可以關斷。因此，在電源電壓線301和感測電路320之間的電連接可以變成開路狀態。由於第二致能信號EN2從低信號改變為高信號， 因此感測輸出接地部分340的第二NMOS電晶體NM32可以導通。因此，感測輸出線303可以維持接地電壓，並且感測輸出信號SA_OUT可以維持為低信號。

由於第三致能信號EN3從低信號改變為高信號，因此電阻式負載/第二開關部分350的第五PMOS電晶體PM35可以關斷。因此，在電源電壓線301和位元線BL之間的電連接可以變成開路狀態。由於第四致能信號EN4從低信號改變為高信號，因此第三NMOS電晶體NM33可以導通。因此，接地電壓可以被施加到第一節點C(即接地電壓可以被施加到位元線BL和感測輸入線302)。換言之，用作單元電晶體的第一PMOS電晶體PM31不會受到來自位元線BL電壓的壓力，直到所有的讀取操作結束為止。

根據一些實施例，當對具有初始狀態的單元電晶體執行讀取操作時，在確定單元電晶體的狀態以後，在維持感測輸出電壓的同時，位元線電壓被固定在接地電壓。因此，單元電晶體不會受到來自位元線BL電壓的壓力，直到所有的讀取操作結束為止。

已經出於說明目的公開了本發明構思的實施例。本領域技術人員可以意識到：在不脫離所附申請專利範圍所公開的本發明構思的範圍和精神的情況下，各種修改、添加和替換是可能的。

300‧‧‧非揮發性記憶體裝置

301‧‧‧電源電壓線

302‧‧‧感測輸入線

303‧‧‧感測輸出線

310‧‧‧非揮發性記憶體單元

320‧‧‧感測電路

330‧‧‧第一開關部分

340‧‧‧感測輸出接地部分

350‧‧‧電阻式負載/第二開關部分

360‧‧‧位元線接地部分

Claims (19)

1. 一種非揮發性記憶體裝置，包括：非揮發性記憶體單元；感測電路，耦接在感測輸入線和感測輸出線之間，所述感測輸入線耦接至非揮發性記憶體單元的位元線；感測輸出接地部分，如果所述感測電路的感測輸出信號具有低電位，則所述感測輸出接地部分將所述感測輸出信號固定在低電位；位元線接地部分，如果所述感測電路的所述感測輸出信號固定在低電位，則所述位元線接地部分將位元線電壓固定在接地電壓；以及致能信號產生器，產生第一致能信號至第四致能信號，其中，所述致能信號產生器接收來自所述感測輸出線的所述感測輸出信號和感測放大器致能信號，並且依序輸出所述第一致能信號至所述第四致能信號。
2. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中，所述非揮發性記憶體單元包括具有浮置閘極、源極和耦接到接地端子的汲極的第一PMOS電晶體。
3. 如申請專利範圍第2項所述的非揮發性記憶體裝置，其中，所述非揮發性記憶體單元還包括耦接在位元線和第一PMOS電晶體之間的選擇電晶體。
4. 如申請專利範圍第3項所述的非揮發性記憶體裝置，其中，所述選擇電晶體包括第二PMOS電晶體，所述第二PMOS電晶體具有耦接至位元線的源極、耦接至第一PMOS電晶體的源極的汲極以及耦接至選擇 致能信號線的閘極。
5. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中，所述感測電路包括CMOS反相器，所述CMOS反相器包括耦接至電源電壓線的第三PMOS電晶體以及耦接至接地端子的第一NMOS電晶體。
6. 如申請專利範圍第5項所述的非揮發性記憶體裝置，其中，所述第三PMOS電晶體的閘極和所述第一NMOS電晶體的閘極耦接至所述感測輸入線，以及所述第三PMOS電晶體的汲極和所述第一NMOS電晶體的汲極耦接至感測輸出線。
7. 如申請專利範圍第6項所述的非揮發性記憶體裝置，還包括耦接在所述電源電壓線和所述感測電路之間的第一開關部分。
8. 如申請專利範圍第7項所述的非揮發性記憶體裝置，其中，所述第一開關部分包括第四PMOS電晶體，所述第四PMOS電晶體具有被施加了第一致能信號的閘極、耦接至所述電源電壓線的源極以及耦接至所述第三PMOS電晶體的源極的汲極。
9. 如申請專利範圍第8項所述的非揮發性記憶體裝置，其中，所述感測輸出接地部分耦接在所述感測輸出線和所述接地端子之間。
10. 如申請專利範圍第9項所述的非揮發性記憶體裝置，其中，所述感測輸出接地部分包括第二NMOS電晶體，所述第二NMOS電晶體具有被施加了第二致能信號的閘極、耦接至所述感測輸出線的汲極以及耦接至所述接地端子的源極。
11. 如申請專利範圍第10項所述的非揮發性記憶體裝置，還包括耦接在所述電源電壓線和所述位元線之間的電阻式負載/第二開關部分。
12. 如申請專利範圍第11項所述的非揮發性記憶體裝置，其中，所述電阻式負載/第二開關部分包括第五PMOS電晶體，所述第五PMOS電晶體具有被施加了第三致能信號的閘極、耦接至所述電源電壓線的源極以及耦接至所述位元線的汲極。
13. 如申請專利範圍第12項所述的非揮發性記憶體裝置，其中，所述位元線接地部分耦接在所述感測輸入線和所述接地端子之間。
14. 如申請專利範圍第13項所述的非揮發性記憶體裝置，其中，所述位元線接地部分包括第三NMOS電晶體，所述第三NMOS電晶體具有被施加了第四致能信號的閘極、耦接至所述感測輸入線的汲極以及耦接至所述接地端子的源極。
15. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中，所述致能信號產生器包括：第一反相器，被施加了所述感測輸出信號；第一反及(NAND)閘，被施加了來自所述第一反相器的輸出信號和所述感測放大器致能信號；第二反相器，被施加了所述第一反及閘的輸出信號，以及輸出所述第一致能信號；第二反及閘，被施加了所述第二反相器的輸出信號和所述感測放大器致能信號；第三反相器，被施加了所述第二反及閘的輸出信號，以及輸出所述第二致能信號；第三反及閘，被施加了所述第二反及閘的輸出信號和所述感測放大 器致能信號，以及輸出所述第三致能信號；第四反相器，被施加了所述第三反及閘的輸出信號；以及第五反相器，被施加了所述第四反相器的輸出信號，以及輸出所述第四致能信號。
16. 如申請專利範圍第15項所述的非揮發性記憶體裝置，其中，在非揮發性記憶體單元的讀取操作之前，所述感測輸出信號被設置為高信號並且對所述致能信號產生器供應低電位的所述感測放大器致能信號；並且其中，在非揮發性記憶體單元的讀取操作開始之後，高電位的所述感測放大器致能信號被供應到所述致能信號產生器。
17. 如申請專利範圍第16項所述的非揮發性記憶體裝置，其中，在非揮發性記憶體單元的讀取操作之前，供應低電位的所述第一致能信號和所述第二致能信號以及高電位的所述第三致能信號和所述第四致能信號。
18. 如申請專利範圍第17項所述的非揮發性記憶體裝置，其中，在開始非揮發性記憶體單元的讀取操作以後，供應低電位的所述第一致能信號至所述第四致能信號。
19. 如申請專利範圍第18項所述的非揮發性記憶體裝置，其中，如果所述感測輸出信號在非揮發性記憶體單元的讀取操作期間從高電位改變為低電位，則供應高電位的所述第一致能信號至所述第四致能信號。

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