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TWI787711B - 積體電路結構及其形成方法 - Google Patents

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TWI787711B
TWI787711B TW110102020A TW110102020A TWI787711B TW I787711 B TWI787711 B TW I787711B TW 110102020 A TW110102020 A TW 110102020A TW 110102020 A TW110102020 A TW 110102020A TW I787711 B TWI787711 B TW I787711B
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張洸鋐
侯元德
王中興
侯永清
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台灣積體電路製造股份有限公司
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Abstract

積體電路結構包括在基板上的第一電晶體、第二電晶體、第三電晶體和第四電晶體，以及在這些電晶體上的第一金屬化層和第二金屬化層。第一金屬化層具有複數個第一金屬線，這些第一金屬線沿第一方向橫向地延伸並且具有在第二方向上測量的第一線寬。一個或複數個第一金屬線是電連接第一電晶體和第二電晶體的第一電路網的一部分。第二金屬化層具有複數個第二金屬線，這些第二金屬線沿第二方向橫向地延伸並且具有在第一方向上測量的第二線寬，其中第二線寬小於第一線寬。一個或複數個第二金屬線是電連接第三電晶體和第四電晶體的第二電路網的一部分，並且第二電路網的總長度小於第一電路網的總長度。

Description

積體電路結構及其形成方法
本公開涉及積體電路結構及其製造方法。
由於各種電子元件(即，電晶體、二極體、電阻器、電容器等)的集積密度不斷地提高，半導體產業經歷了快速的增長。在大多數情況下，集積密度的提高來自最小特徵尺寸的不斷減小，這使得更多的元件可以整合到給定的面積中。
依據本公開之部分實施例，提供一種積體電路結構，包含：第一電晶體、第二電晶體、第三電晶體、第四電晶體、第一金屬化層和第二金屬化層。第一電晶體、第二電晶體、第三電晶體和第四電晶體形成在基板上。第一金屬化層在第一電晶體、第二電晶體、第三電晶體和第四電晶體上。第一金屬化層具有沿第一方向橫向地延伸並具有在垂直於第一方向的第二方向上測量的第一線寬的複數個第一金屬線，其中第一金屬線中的一個或複數個是電連接第一電晶體和第二電晶體的第一電路網的一部分。第二金屬 化層在第一金屬化層上，第二金屬化層具有沿第二方向橫向地延伸並具有在第一方向測量的第二線寬的複數個第二金屬線，其中第二金屬線的第二線寬小於第一金屬線的第一線寬，第二金屬線中的一個或複數個是電連接第三電晶體和第四電晶體的第二電路網的一部分，並且第二電路網的總長度小於第一電路網的總長度。
依據本公開之部分實施例，提供一種積體電路結構，包含：第一電晶體、第二電晶體、第三電晶體、第四電晶體、第一金屬化層和第二金屬化層。第一電晶體、第二電晶體、第三電晶體和第四電晶體形成在基板上。第一金屬化層在第一電晶體、第二電晶體、第三電晶體和第四電晶體上。第一金屬化層包含沿第一方向橫向地延伸並以第一線至線間距配置的複數個第一金屬線，其中第一金屬線中的一個或複數個是電連接第一電晶體和第二電晶體的第一電路網的一部分。第二金屬化層在第一金屬化層上，第二金屬化層包含沿垂直於第一方向的第二方向橫向地延伸並以第二線至線間距配置的複數個第二金屬線，其中第一線至線間距大於第二線至線間距，第二金屬線中的一個或複數個是連接第三電晶體和第四電晶體的第二電路網的一部分，並且第二電路網的總長度小於第一電路網的總長度。
依據本公開之部分實施例，提供一種形成積體電路結構的方法，包含：儲存複數個群組化的金屬化層的複數個模型於儲存媒體中；在佈局中，將群組化的金屬化層的模型中的第一個擺置在複數個半導體元件上；在佈局中， 將群組化的金屬化層的模型中的第二個擺置在群組化的金屬化層的模型中的第一個上，其中，群組化的金屬化層的模型中的第二個的最底部的金屬化層的金屬線寬小於群組化的金屬化層的模型中的第一個的最頂部的金屬化層的金屬線寬。佈線第一電路網，使第一電路網至少部分地在群組化的金屬化層的模型中的第一個的最頂部的金屬化層上。佈線第二電路網，使第二電路網至少部分地在群組化的金屬化層的模型中的第二個的最底部的金屬化層上，其中第二電路網的總長度小於第一電路網的總長度。根據佈局製造積體電路。
100:流程
102:步驟
104:步驟
106:步驟
108:步驟
110:步驟
112:步驟
114:步驟
116:步驟
118:步驟
120:步驟
122:步驟
200:自動擺置和佈線功能
202:技術文件
204:電路網表
206:元件庫
208:模型庫
209:庫
210:金屬電阻訊息
212:程序
214:程序
216:程序
218:程序
220:程序
300:佈局
300A:積體電路
301A:基板
302A:元件
303A:鰭片
304A:源極/汲極區域
305A:淺溝槽隔離區域
306A:閘極結構
307A:間隔物
308A:接觸件
311:金屬線
312:金屬線
313:金屬線
314:金屬線
315:金屬線
316:金屬線
311A:金屬線
312A:金屬線
313A:金屬線
314A:金屬線
315A:金屬線
316A:金屬線
321:通孔
322:通孔
323:通孔
324:通孔
325:通孔
326:通孔
321A:通孔
322A:通孔
323A:通孔
324A:通孔
325A:通孔
326A:通孔
330A:互連結構
341A:層間介電層
351A:金屬間介電層
352A:金屬間介電層
353A:金屬間介電層
354A:金屬間介電層
355A:金屬間介電層
356A:金屬間介電層
361A:金屬間介電層
362A:金屬間介電層
363A:金屬間介電層
364A:金屬間介電層
365A:金屬間介電層
366A:金屬間介電層
400:佈局
400A:積體電路
401A:基板
402A:元件
403A:鰭片
404A:源極/汲極區域
405A:淺溝槽隔離區域
406A:閘極結構
407A:閘極間隔物
408A:接觸件
411:金屬線
412:金屬線
413:金屬線
414:金屬線
415:金屬線
416:金屬線
411A:金屬線
412A:金屬線
413A:金屬線
414A:金屬線
415A:金屬線
416A:金屬線
421:通孔
422:通孔
423:通孔
424:通孔
425:通孔
426:通孔
421A:通孔
422A:通孔
423A:通孔
424A:通孔
425A:通孔
426A:通孔
430A:互連結構
441A:層間介電層
451A:金屬間介電層
452A:金屬間介電層
453A:金屬間介電層
454A:金屬間介電層
455A:金屬間介電層
456A:金屬間介電層
461A:金屬間介電層
462A:金屬間介電層
463A:金屬間介電層
464A:金屬間介電層
465A:金屬間介電層
466A:金屬間介電層
500:佈局
500A:積體電路結構
501A:基板
502A:元件
503A:鰭片
504A:源極/汲極區域
505A:淺溝槽隔離區域
506A:閘極結構
507A:閘極間隔物
508A:接觸件
511:金屬線
512:金屬線
513:金屬線
514:金屬線
511A:金屬線
512A:金屬線
513A:金屬線
514A:金屬線
521:通孔
522:通孔
523:通孔
524:通孔
521A:通孔
522A:通孔
523A:通孔
524A:通孔
530A:互連結構
541A:層間介電層
551A:金屬間介電層
552A:金屬間介電層
553A:金屬間介電層
554A:金屬間介電層
561A:金屬間介電層
562A:金屬間介電層
563A:金屬間介電層
564A:金屬間介電層
600:佈局
600A:積體電路結構
615:金屬線
616:金屬線
615A:金屬線
616A:金屬線
625:金屬通孔
626:金屬通孔
625A:金屬通孔
626A:金屬通孔
630A:互連結構
655A:金屬間介電層
656A:金屬間介電層
665A:金屬間介電層
666A:金屬間介電層
700:佈局
700A:積體電路結構
701A:基板
702A:元件
703A:鰭片
704A:源極/汲極區域
705A:淺溝槽隔離區域
706A:閘極結構
707A:閘極間隔物
708A:接觸件
711:金屬線
712:金屬線
713:金屬線
714:金屬線
715:金屬線
711A:金屬線
712A:金屬線
713A:金屬線
714A:金屬線
715A:金屬線
721:通孔
722:通孔
723:通孔
724:通孔
725:通孔
721A:通孔
722A:通孔
723A:通孔
724A:通孔
725A:通孔
730A:互連結構
741A:層間介電層
751A:金屬間介電層
752A:金屬間介電層
753A:金屬間介電層
754A:金屬間介電層
755A:金屬間介電層
761A:金屬間介電層
762A:金屬間介電層
763A:金屬間介電層
764A:金屬間介電層
765A:金屬間介電層
800:佈局
800A:積體電路結構
801A:基板
802A:元件
803A:鰭片
804A:源極/汲極區域
805A:淺溝槽隔離區域
806A:閘極結構
807A:閘極間隔物
808A:接觸件
811:金屬線
812:金屬線
813:金屬線
814:金屬線
815:金屬線
811A:金屬線
812A:金屬線
813A:金屬線
814A:金屬線
815A:金屬線
821:通孔
822:通孔
823:通孔
824:通孔
825:通孔
821A:通孔
822A:通孔
823A:通孔
824A:通孔
825A:通孔
830A:互連結構
841A:層間介電層
851A:金屬間介電層
852A:金屬間介電層
853A:金屬間介電層
854A:金屬間介電層
855A:金屬間介電層
861A:金屬間介電層
862A:金屬間介電層
863A:金屬間介電層
864A:金屬間介電層
865A:金屬間介電層
900:佈局
900A:積體電路結構
901A:基板
902A:元件
903A:鰭片
904A:源極/汲極區域
905A:淺溝槽隔離區域
906A:閘極結構
907A:閘極間隔物
908A:接觸件
911:金屬線
912:金屬線
913:金屬線
914:金屬線
915:金屬線
916:金屬線
911A:金屬線
912A:金屬線
913A:金屬線
914A:金屬線
915A:金屬線
916A:金屬線
921:通孔
922:通孔
923:通孔
924:通孔
925:通孔
926:通孔
921A:通孔
922A:通孔
923A:通孔
924A:通孔
925A:通孔
926A:通孔
930A:互連結構
941A:層間介電層
951A:金屬間介電層
952A:金屬間介電層
953A:金屬間介電層
954A:金屬間介電層
955A:金屬間介電層
956A:金屬間介電層
961A:金屬間介電層
962A:金屬間介電層
963A:金屬間介電層
964A:金屬間介電層
965A:金屬間介電層
966A:金屬間介電層
1000:佈局
1000A:積體電路結構
1001A:基板
1002A:元件
1003A:鰭片
1004A:源極/汲極區域
1005A:淺溝槽隔離區域
1006A:閘極結構
1007A:閘極間隔物
1008A:接觸件
1011:金屬線
1012:金屬線
1013:金屬線
1014:金屬線
1015:金屬線
1016:金屬線
1017:金屬線
1018:金屬線
1011A:金屬線
1012A:金屬線
1013A:金屬線
1014A:金屬線
1015A:金屬線
1016A:金屬線
1017A:金屬線
1018A:金屬線
1021:通孔
1022:通孔
1023:通孔
1024:通孔
1025:通孔
1026:通孔
1027:通孔
1028:通孔
1021A:通孔
1022A:通孔
1023A:通孔
1024A:通孔
1025A:通孔
1026A:通孔
1027A:通孔
1028A:通孔
1030A:互連結構
1041A:層間介電層
1051A:金屬間介電層
1052A:金屬間介電層
1053A:金屬間介電層
1054A:金屬間介電層
1055A:金屬間介電層
1056A:金屬間介電層
1057A:金屬間介電層
1058A:金屬間介電層
1061A:金屬間介電層
1062A:金屬間介電層
1063A:金屬間介電層
1064A:金屬間介電層
1065A:金屬間介電層
1066A:金屬間介電層
1067A:金屬間介電層
1068A:金屬間介電層
1101:程序
1102:程序
1103:程序
1104:程序
1200:電子設計自動化系統
1202:處理器
1204:儲存媒體
1206:指令集
1207:設計佈局
1208:匯流排
1209:設計規則檢查平台
1210:輸入/輸出介面
1212:網路介面
1214:網路
1216:使用者介面
1220:積體電路製造商
1222:積體電路製造工具
1230:遮罩室
1232:遮罩製造工具
GD:閘極介電層
GM:閘極金屬層
Group_1:模型
Group_2:模型
Group_3:模型
Group_4:模型
Group_5:模型
Group_6:模型
Group_7:模型
Group_8:模型
Group_9:模型
Group_10:模型
Group_11:模型
Group_12:模型
Group_13:模型
Group_14:模型
Group_15:模型
Group_16:模型
Group_17:模型
H31:線高
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M1:金屬化層
M2:金屬化層
M3:金屬化層
M4:金屬化層
M5:金屬化層
M6:金屬化層
M7:金屬化層
M8:金屬化層
M1A:金屬化層
M2A:金屬化層
M3A:金屬化層
M4A:金屬化層
M5A:金屬化層
M6A:金屬化層
M7A:金屬化層
M8A:金屬化層
N1:電路網
N2:電路網
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X:方向
Y:方向
Z:方向
當結合附圖閱讀時，根據以下詳細描述可以最好地理解本公開的各方面。應理解，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚起見，可以任意地增加或減小各種特徵的尺寸。
第1圖是根據部分實施例，用於製造積體電路的示例性製造流程的流程圖。
第2圖是根據部分實施例中，自動擺置和佈線(automatic placement and routing,APR)功能的示意圖。
第3A圖是在本公開的部分實施例中，包括群組化的金屬化層之示例性模型的佈局的立體圖。
第3B圖是繪示第3A圖的佈局中，金屬化層之間的金屬線線寬差異的示意圖。
第3C圖是根據本公開的部分實施例，使用第3A圖的佈局製造之積體電路結構的剖面圖。
第4A圖是繪示在具有與第3A圖的佈局相似之金屬化層的佈局中佈線示例性電路網的示意圖。
第4B圖是根據本公開的部分實施例，使用第4A圖的佈局製造之積體電路結構的剖面圖。
第5A圖是在本公開的部分實施例中，包括群組化的金屬化層之示例性模型的佈局的立體圖。
第5B圖是繪示第5A圖的佈局中，金屬化層之間的金屬線線寬差異的示意圖。
第5C圖是根據本公開的部分實施例，使用第5A圖的佈局製造的積體電路結構的剖面圖。
第6A圖是在本公開的部分實施例中，包括群組化的金屬化層之示例性模型的佈局的立體圖。
第6B圖是繪示第6A圖的佈局中，金屬化層之間的金屬線線寬差異的示意圖。
第6C圖是根據本公開的部分實施例，使用第6A圖的佈局製造之積體電路結構的剖面圖。
第7A圖是在本公開的部分實施例中，包括群組化的金屬化層之示例性模型的佈局的立體圖。
第7B圖是繪示第7A圖的佈局中，金屬化層之間的金屬線線寬差異的示意圖。
第7C圖是根據本公開的部分實施例，使用第7A圖的佈局製造之積體電路結構的剖面圖。
第8A圖是在本公開的部分實施例中，包括群組化的金屬化層之示例性模型的佈局的立體圖。
第8B圖是繪示第8A圖的佈局中，金屬化層之間的金屬線線寬差異的示意圖。
第8C圖是根據本公開的部分實施例，使用第8A圖的佈局製造之積體電路結構的剖面圖。
第9A圖是在本公開的部分實施例中，包括群組化的金屬化層之示例性模型的佈局的立體圖。
第9B圖是繪示第9A圖的佈局中，金屬化層之間的金屬線線寬差異的示意圖。
第9C圖是根據本公開的部分實施例，使用第9A圖的佈局製造之積體電路結構的剖面圖。
第10A圖是在本公開的部分實施例中，包括群組化的金屬化層之示例性模型的佈局的立體圖。
第10B圖是繪示第10A圖的佈局中，金屬化層之間的金屬線線寬差異的示意圖。
第10C圖是根據本公開的部分實施例，使用第10A圖的佈局製造之積體電路結構的剖面圖。
第11圖是繪示根據本公開的部分實施例中，自動擺置和佈線功能的一部分的流程圖。
第12圖是根據本公開的部分實施例中，電子設計自動化(electronic design automation,EDA)系統的示意圖。
以下公開提供了用於實現所提供的主題的不同特徵的許多不同的實施例或示例。以下描述元件和配置的特定示例以簡化本公開。當然，這些僅僅是示例，而無意於進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各個示例中重複參考數字和/或文字。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
更甚者，空間相對的詞彙(例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙)於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或程序時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋元件的不同的轉向。再者，這些元件可旋轉(旋轉90度或其他角度)，且在此使用的空間相對描述語可作對應的解讀。
積體電路包括許多元件(例如，電晶體、電阻器和電容器)。這些元件最初彼此隔離，隨後使用形成在覆蓋這些電路元件的複數個金屬化層中的金屬線彼此互連。金屬線連接各個元件以構成一個電路單元(cell)，包括向此元件供電，並在全局範圍內(即，在晶片層次)將各個元件彼此連接，以實現積體電路的預期功能。單元擺置 (cell placement)和金屬線的佈線(routing)是積體電路總體設計過程的一部分。
在積體電路製造中，隨著先進技術節點(例如，10奈米(nm)、7nm、5nm、3nm技術節點)的發展，發生了元件縮小(或「微縮」)過程。在元件縮小或微縮過程中，積體電路或其佈局從較大的尺寸縮小為較小的尺寸。縮小積體電路和積體電路佈局，以便將更多的元件裝配到基板上，以提高後代半導體元件的性能。縮小積體電路和積體電路佈局，以降低功耗並適應積體電路中較小尺寸的元件。
當使積體電路中的元件縮小時，用於連接元件的互連金屬線也沿至少一維縮小。因此，在部分實施例中，元件的縮小伴隨著互連金屬線之線寬的減小。然而，線寬的減小會導致由金屬線形成的電路網(即，在半導體元件的節點或端子之間共同地形成電路的導電路徑)的電阻增大，這將降低積體電路的性能(例如，電阻電容延遲(RC delay))。因此，與下部金屬化層中那些較細的線(即，具有較小的線寬)相比，一些上部金屬化層中的金屬線被設計為較粗的線(即，具有較大的線寬)，以減輕由較細的線產生之電阻電容延遲的影響。為了減少長電路網的電阻，自動擺置和佈線(automatic placement and routing(APR))程序可以將長電路網佈線在較粗的金屬線上。然而，將長電路網佈線在上部金屬化層之較粗的金屬線上會伴隨著用於到達上部金屬化層之更多的通孔，這 反過來會降低如上所述之較粗的線的益處。本公開的實施例描述了一種在下部金屬化層中設計和製造較粗的金屬線的方法，此方法將允許佈線器在下部金屬化層上佈線長電路網，從而降低了長電路網中的電阻。
第1圖是根據部分實施例用於製造積體電路的示例性製造流程100的流程圖。製造流程100利用至少一個電子設計自動化(electronic design automation,EDA)工具和至少一個製造工具來執行流程100中的一個或多個步驟。在部分實施例中，此流程100中的步驟可以由不同的企業來執行(例如，設計室、遮罩室和/或半導體元件製造商/製造廠)，這些企業在與積體電路相關的設計、開發、製造週期和/或服務方面相互影響。在部分實施例中，設計室、遮罩室和製造廠中的兩個或更多個由單個較大的公司擁有，因此，流程100可以由單個企業執行。在部分實施例中，設計室、遮罩室和製造廠中的兩個或更多個在公共設施中共存，因此，可以使用公共資源來執行流程100。第1圖所示的流程100是示例性的。修改流程100中的步驟(例如，改變步驟的順序、分割步驟以及刪除或添加步驟)均在本公開的預期範圍內。
最初，在流程100的系統設計步驟102中為目標晶片的系統架構提供了高階描述。在步驟102，根據設計規範決定晶片功能以及性能要求。晶片功能由相應的示意功能模組或區塊表示。另外，可以尋求優化或性能折衷以在可接受的成本和功率水平上達到設計規範。
在流程100的邏輯設計步驟104，使用硬體描述語言(hardware description language)在暫存器轉移層次(register transfer level,RTL)中描述功能模組或區塊。通常使用市售的語言工具(例如，Verilog或VHDL)。在部分實施例中，在邏輯設計步驟104中執行初步功能檢查，以驗證所實現的功能是否符合系統設計步驟102中提出的規範。
隨後，在流程100的合成(synthesis)步驟106，將暫存器轉移層次描述中的模組轉換為電路網表數據(netlist data)，並在其中建立每個功能模組的電路結構(例如，邏輯閘極和暫存器)。在部分實施例中，進行邏輯閘極和暫存器到標準元件庫(standard cell library)中可用元件的技術映射(technology mapping)。此外，提供電路網表數據以在邏輯閘層次(gate-level)描述晶片的功能關係。在部分實施例中，電路網表數據從邏輯閘層次視圖轉換為電晶體層次(transistor-level)視圖。
隨後，在佈局前模擬(pre-layout simulation)步驟108驗證邏輯閘層次電路網表數據。在步驟108的驗證過程中，如果某些功能在模擬中未能通過驗證，則流程100可以暫時中止或可以返回到步驟102或104以進行進一步的修改。在佈局前模擬步驟108之後，晶片設計已經透過初步驗證，並且完成前端設計過程。接下來，進行後端實體設計過程。
在擺置和佈線步驟110，實現了代表在前端設計流程中所決定之晶片的實體架構。佈局開發依次涉及擺置(placement)程序和佈線(routing)程序。在擺置程序中決定積體電路晶片的元件(例如，電晶體)之詳細結構和相關的幾何形狀比例。在擺置程序之後，將佈線不同元件之間的互連。擺置和佈線程序均符合設計規則檢查(design rule check,DRC)的要求，從而滿足晶片的製造要求。在部分實施例中，在數位電路的擺置和佈線步驟中執行時脈樹合成(clock tree synthesis,CTS)程序，其中將時脈產生器(clock generators)和電路結合到設計中。在部分實施例中，在初步佈局程序之後執行佈線後程序，以便解決初步佈局程序的時序問題。一旦完成了擺置和佈線步驟110，就建立了擺置和佈線的佈局，並相應地生成了電路網表以及關於擺置和佈線的數據。
在流程100的參數提取步驟112中，進行佈局參數提取(layout parameter extraction,LPE)程序，以從由擺置和佈線步驟110產生的佈局中得出與佈局相關的參數(例如，寄生電阻和電容)。隨後，生成佈局後(post-layout)電路網表數據，其包括與佈局相關的參數。
在流程100的佈局後模擬步驟114，可以考慮使用先前步驟中獲取的參數來執行實體驗證。進行電晶體層次行為的模擬，以檢查晶片性能是否滿足系統規格的要求。在部分實施例中，執行佈局後模擬以最小化在晶片製造過 程中電路相關的問題或佈局困難的可能性。
接下來，在流程100的步驟116中，決定佈局後電路網表(netlist)是否符合設計規範。如果符合，則在步驟118接受電路設計，然後可以結束設計。積體電路晶片是根據認可的佈局後電路網表製造的。然而，如果佈局後模擬的結果是不理想的，則流程100循環回到先前的步驟以調整功能或結構。例如，流程100可以循環回到擺置和佈線步驟110，並在擺置和佈線步驟110中重新佈局，以從實體角度解決問題。可替代地，若問題不能在後端實體設計過程中解決，則流程100可以退回到更早的步驟102或104，以從功能層次改寫晶片設計。
在流程100的遮罩製造步驟120，基於在步驟118接受的佈局後電路網表製造一個或複數個光罩。例如，遮罩室使用在步驟118中接受的佈局來製造一個或多個光罩(可互換地稱為遮罩)，以根據佈局製造積體電路晶片的各個層。在部分實施例中，遮罩室執行遮罩數據準備，其將設計佈局翻譯成代表性數據文件(representative data file，RDF)。遮罩數據準備將代表性數據文件提供給遮罩寫入器。遮罩寫入器將代表性數據文件轉換為基板上的圖像以形成光罩。光罩是圖案化的遮罩，用於允許特定波長範圍內的光通過，同時阻擋特定波長範圍外的光，以在光敏層(例如，晶片上的光阻層)上形成特徵圖案。在部分實施例中，多層佈局電路網表可以使用複數個光罩，其中在相應的光罩中建立每一層中的特徵圖案。因此，在 隨後的積體電路製造步驟122中，可透過微影方法將光罩上佈局特徵的幾何形狀比例轉移到光敏層上。
在流程100的積體電路製造步驟122中，使用在遮罩製造步驟120中製造的光罩，以在晶片上製造積體電路。製造可以涉及各種半導體製造程序(例如，微影、蝕刻、沉積和熱擴散程序)。在部分實施例中，可以在積體電路製造步驟122的中間或最後步驟中使用測試程序，以確保所製造的積體電路的實體和功能完整性。分割程序用於將晶片分離為單獨的積體電路晶片(或晶粒)。如此，就完成了積體電路晶片的製造。
第2圖是根據部分實施例的自動擺置和佈線功能200的示意圖。自動擺置和佈線功能200可以對應於第1圖中的步驟110的擺置和佈線程序。第2圖所示的自動擺置和佈線功能中的程序是示例性的。對程序的一些修改(例如，改變程序的順序、分割程序以及刪除或添加程序)都在本公開的預期範圍內。
最初，自動擺置和佈線功能200接收或提供與半導體製造過程、電路網表數據204和元件庫206有關的技術文件202。例如，在自動擺置和佈線庫/數據庫208中定義了多個群組化的金屬化層的模型，以擴展或補充設計規則，從而為自動擺置和佈線功能200建立群組化的金屬化層模型的庫。接收或提供金屬電阻訊息210以用於分析群組化的金屬化層的模型。在程序212中，基於金屬電阻訊息210分析群組化的金屬化層的模型。此分析包括諸如 基於金屬電阻訊息210計算由群組化的金屬化層的每個模型產生的電阻、電容和/或信號延遲。
自動擺置和佈線功能200包括擺置程序214，以基於技術文件202、電路網表204、標準元件庫206和/或從程序212生成之群組化的金屬化層的模型的分析結果，將元件擺置在佈局中。作為示例而非限制，在擺置程序214中，將邏輯閘極的映射元件和電路塊的暫存器擺置在佈局中的特定位置。
自動擺置和佈線功能200還包括在擺置程序214之後在佈局上執行時脈樹合成程序216。在時脈樹合成程序216期間，將時脈訊號產生器(clock signal generators)擺置在佈局中，並且對佈局中的節點執行時序分析，以確保時序分配符合規範要求。在部分實施例中，時脈樹合成工具可以自動設計時脈樹，以將時脈訊號分配給響應於時脈訊號脈衝而改變狀態的複數個時脈元件(例如，正反器、暫存器和/或鎖存器)。時脈樹合成工具會試圖使時脈訊號從(接收來自外部源的時脈信號的)積體電路輸入端子傳播到每個時脈元件的距離相等，並以此方式對形成時脈樹的導體進行佈局。時脈樹合成工具可以在樹的分支點擺置緩衝器或放大器，以驅動分支點下游的所有緩衝器或時脈元件。基於對時脈樹的每個分支中的信號路徑延遲的估計，時脈樹合成工具可以透過在時脈樹的選定分支中插入附加的緩衝器來調整時脈樹的平衡，以調整這些分支中的路徑延遲，以確保時脈樹幾乎同時地將每個時 脈訊號脈衝傳送到每個時脈元件。
自動擺置和佈線功能200還包括佈線程序218，此佈線程序218基於技術文件202、電路網表204、標準元件庫206和/或基於由程序212產生之群組化的金屬化層的模型的分析結果來佈線金屬線以連接元件中的元件(例如，電晶體)。例如，在佈線程序218中，從庫208中選擇群組化的金屬化層中的一個或複數個模型，以便在佈局中將金屬化佈線層堆疊在元件(例如，電晶體)上。
在自動擺置和佈線功能200的程序220中，對從程序218生成的擺置和佈線的佈局進行優化。優化包括諸如檢查擺置和佈線的佈局是否滿足合格的電路相關特性(例如，寄生電阻和電容)、製造標準和/或設計規範，然後，如果檢查結果不理想，則重複擺置程序214、時脈樹合成程序216和佈線程序，直到檢查結果合格為止。例如，初始佈局程序218從庫208中選擇群組化的金屬化層中的一個或複數個模型(例如，如第3A圖所示的模型Group_1和Group_2)，並且如果優化程序220中的檢查結果是不理想的，則自動擺置和佈線功能200可以循環回到佈線程序218以選擇其他群組化的金屬化層模型(例如，如第5A圖所示的模型Group_3和Group_4)以替換先前選擇的模型(例如，如第3A圖所示的模型Group_1和Group_2)。一旦完成自動擺置和佈線功能200，就可以基於優化的擺置和佈線的佈局來製造積體電路晶片(例如，如第1圖所示，透過執行製造流程100中的步驟112至 122)。
第3A圖至第10C圖繪示群組化的金屬化層的各種示例性模型和使用相應的模型製造的積體電路結構。這些模型是非限制性的示例，並且可以在第2圖所示的模型庫208中定義。自動擺置和佈線功能200可首先從模型庫208中選擇模型的任何組合，然後，如果優化程序220的檢查結果不理想，則可將選擇好的模型中的一個或多個用模型庫208中的一個或多個其他模型替換。這些示例性模型和相應的積體電路結構將在下面更詳細地描述。
第3A圖是在本公開的部分實施例中包括群組化的金屬化層的示例性模型的佈局300的立體圖。第3B圖繪示在第3A圖的佈局中，金屬化層之間的金屬線線寬差異的示意圖。佈局300可用於製造如第3C圖所示的積體電路300A(亦可稱之為積體電路結構)。
佈局300包括第一組金屬化層模型Group_1和第二組金屬化層模型Group_2，其中第二組金屬化層模型Group_2堆疊在第一組金屬化層模型Group_1上。可以在庫208中定義這些模型Group_1和Group_2(如第2圖所示)。第一組金屬化層模型Group_1包括第一金屬化層M1、位於第一金屬化層M1上的第二金屬化層M2和位於第二金屬化層M2上的第三金屬化層M3。
如第3A圖和第3B圖所示，第一金屬化層M1包括水平互連(例如，在半導體元件(例如，電晶體)上方水平或橫向地延伸的複數個第一金屬線311)，以及垂直 互連(例如，在第一金屬線311和半導體元件之間垂直地延伸的金屬通孔321)。如此，金屬通孔321在第一金屬線311和半導體元件之間提供電連接。如第3A圖所示，第一金屬線311沿著佈局300的第一方向(例如，X方向)延伸，並且沿著佈局300的第二方向(例如，Y方向)彼此間隔開。在部分實施例中，第二方向Y垂直於第一方向X。每個第一金屬線311均具有在Y方向上測量的第一線寬(line width)W31，並且每個第一金屬線311與相鄰的第一金屬線311在Y方向上以第一線至線間距(line-to-line spacing)S31間隔開。
第二金屬化層M2也包括水平互連(例如，在第一金屬化層M1上方水平或橫向地延伸的複數個第二金屬線312)，以及垂直互連(例如，在第二金屬線312和第一金屬線311之間垂直地延伸的金屬通孔322)。因此，金屬通孔322在第二金屬線312和第一金屬線311之間提供電連接。第二金屬線312在Y方向上延伸並且在X方向上彼此間隔開。換句話說，第二金屬線312在垂直於第一金屬線311的長度方向上延伸。每個第二金屬線312均具有在X方向上測量的第一線寬W32，並且每個第二金屬線312與相鄰的第二金屬線312在X方向上相隔第二線至線間距S32。
第三金屬化層M3也包括水平互連(例如，在第二金屬化層M2上方水平或橫向地延伸的複數個第二金屬線313)，以及垂直互連(例如，在第三金屬線313和第二 金屬線312之間垂直地延伸的金屬通孔323)。因此，金屬通孔323提供了在第三金屬線313和第二金屬線312之間的電連接。第三金屬線313沿著X方向延伸並且沿著Y方向彼此間隔開(如第3A圖所示)。換句話說，第三金屬線313在垂直於第二金屬線312的長度方向並且平行於第一金屬線311的長度方向上延伸。每個第三金屬線313均具有在Y上測量的第三線寬W33，並且每個第三金屬線313在Y方向上與相鄰的第二金屬線312間隔開第三線至線間距S33。
第一金屬線311的第一線寬W31小於第二金屬線312的第二線寬W32，並且第二線寬W32小於第三金屬線313的第三線寬W33。此外，第一金屬線311的第一線至線間距S31小於第二金屬線312的第二線至線間距S32，並且第二線至線間距S32小於第三金屬線313的第三線至線間距S33。因此，第一金屬化層M1的佈線密度大於上面的金屬化層M2和M3的佈線密度，這將有助於連接在第一金屬化層M1下方按比例縮小的元件(例如，處於10nm、7nm、5nm或3nm技術節點的電晶體)。此外，由於上面的金屬化層M2和M3的線寬W32和W33大於下面的金屬化層M1的線寬W31，所以上面的金屬化層M2和M3有助於降低電路網的電阻。
在部分實施例中，作為示例而非限制，第一金屬線311的線高(line height)H31(如第3A圖所示，在垂直於X-Y平面的Z方向上測量)小於第二金屬線312的 線高H32，並且第三金屬線313的線高H33與第二金屬線312的線高相同。在部分實施例中，作為示例而非限制，第一金屬線311的線高H31大於通孔321的通孔高度，第二金屬線312的線高H32大於通孔322的通孔高度，並且第三金屬線313的線高H33大於通孔323的通孔高度。
第二組金屬化層模型Group_2包括第四金屬化層M4、在第四金屬化層M4上的第五金屬化層M5和在第五金屬化層M5上的第六金屬化層M6。
如第3A圖和第3B圖所示，第四金屬化層M4包括水平互連(例如，在第三金屬化層M3上方水平或橫向地延伸的複數個第四金屬線314)，以及垂直互連(例如，在第四金屬線314和第三金屬線313之間垂直地延伸的金屬通孔324)。如此，金屬通孔324提供了第四金屬線314和第三金屬線313之間的電連接。如第3A圖所示，第四金屬線314沿著X方向延伸，並且沿Y方向彼此間隔開。每個第四金屬線314均具有在X方向上測量的第四線寬W34，並且每個第四金屬線314在X方向上與相鄰的第四金屬線314間隔開第四線至線間距S34。
第五金屬化層M5也包括水平互連(例如，在第四金屬化層M4上方水平或橫向地延伸的複數個第五金屬線315)，以及垂直互連(例如，在第五金屬線315和第四金屬線314之間垂直地延伸的金屬通孔325)。因此，金屬通孔325在第五金屬線315和第四金屬線314之間提 供電連接。第五金屬線315沿著X方向延伸並且沿著Y方向彼此間隔開。換句話說，第五金屬線315在垂直於第四金屬線314、第二金屬線312的長度方向並且平行於第三金屬線313、第一金屬線311的長度方向上延伸。每個第五金屬線315均具有在Y方向上測量的第一線寬W35，並且每個第五金屬線315在X方向上與相鄰的第五金屬線315隔開第五線至線間距S35。
第六金屬化層M6也包括水平互連(例如，在第五金屬化層M5上方水平或橫向地延伸的複數個第六金屬線316)，以及垂直互連(例如，在第六金屬線316和第五金屬線315之間垂直地延伸的金屬通孔326)。因此，金屬通孔326在第六金屬線316和第五金屬線315之間提供電連接。第六金屬線316沿著Y方向延伸並且沿著X方向彼此間隔開(如第3A圖所示)。換句話說，第六金屬線316在垂直於第五金屬線315、第三金屬線313、第一金屬線311的長度方向並且平行於第四金屬線314、第二金屬線312的長度方向上延伸。每個第六金屬線316均具有在X方向上測量的第六線寬W36，並且每個第六金屬線316在X方向上與相鄰的第二金屬線312間隔開第六線至線間距S36。
第四金屬線314的第四線寬W34小於第五金屬線315的第五線寬W35，並且第五線寬W35小於第六金屬線316的第六線寬W36。此外，第四金屬線314的第四線至線間距S34小於第五金屬線315的第五線至線間距 S35，並且第五線至線間距S35小於第六金屬線316的第六線至線間距S36。因此，第四金屬化層M4的佈線密度大於上面的金屬化層M5和M6的佈線密度，從而有助於佈線更多的電路網。此外，由於上面的金屬化層M5和M6的線寬W35和W36大於下面的金屬化層M4的線寬W34，所以上面的金屬化層M5和M6可以有助於降低電路網的電阻。
在部分實施例中，第三金屬線313的第三線寬W33大於在第三金屬線313上方的第四金屬線314的第四線寬W34。因此，第三金屬線313具有比第四金屬線314低的電阻。如此，可以在第三金屬化層M3上佈線較長的電路網(即，較長的導電路徑)，以減小較長的電路網的電阻，並且可以在其他的金屬化層上佈線較短的電路網(即，較短的導電路徑)。
在部分實施例中，作為示例而非限制，第四金屬線314的線高H34(如第6A圖所示，在垂直於X-Y平面的Z方向上測量)小於第五金屬線315的線高H35，並且第六金屬線316的線高H36與第五金屬線315的線高相同。在部分實施例中，作為示例而非限制，第四金屬線314的線高H34大於通孔324的通孔高度，第五金屬線315的線高H35大於通孔325的通孔高度，並且第六金屬線316的線高H36大於通孔326的通孔高度。
在部分實施例中，第一金屬線311的第一線寬W31和第一線間距S31分別與第四金屬線314的第四線 寬W34和第四線間距S34相同，第二金屬線312的第二線寬W32和第二線間距S32分別與第五金屬線315的第五線寬W35和第五線間距S35相同，並且第三金屬線313的第三線寬W33和第三線間距S33分別與第六金屬線316的第六線寬W36和第六線間距S36相同。作為示例而非限制，金屬線311至316的線寬可以滿足關係式W31=W34<W32=W35<W33=W36，並且金屬線311至316的線至線間距可以滿足關係式S31=S34<S32=S35<S33=S36。此外，金屬線311至316的線高可以滿足關係式H31=H34<H32=H33=H35=H36。
第3C圖是根據本公開的部分實施例使用佈局300製造的積體電路結構300A的剖面圖，因此，積體電路結構300A繼承了佈局300中那些圖案的幾何形狀比例(如下面更詳細的描述)。如第1圖所示，可以在製造流程100的步驟122在製造廠中製造積體電路結構300A。積體電路結構300A是用於促進本公開的說明之非限制性示例。
在部分實施例中，積體電路結構300A可以包括基板301A。基板301A可以包括諸如摻雜或未摻雜的塊狀矽或者絕緣體上半導體(semiconductor-on-insulator,SOI)基板的主動層。通常，絕緣體上半導體基板包括形成在絕緣體層上的半導體材料(例如，矽)層。絕緣體層可以是諸如掩埋氧化物(buried oxide,BOX)層或氧化矽層。絕緣體層設置 在基板(例如，矽或玻璃基板)上。替代地，基板301A可以包括另一種元素半導體(例如，鍺)；化合物半導體(包括，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦)；合金半導體(包括，矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷銦化鋁(AlInAs)、砷鎵化鋁(AlGaAs)、砷銦化鎵(GaInAs)、磷銦化鎵(GaInP)和/或磷砷銦化鎵(GaInAsP))；或其組合。也可以使用其他基板(例如，多層或梯度基板)。
在基板301A上形成一個或複數個主動和/或被動元件302A(在第3C圖中繪示為單個電晶體)。一個或複數個主動和/或被動元件302A可以包括各種N型金屬氧化物半導體(N-type metal-oxide semiconductor,NMOS)和/或P型金屬氧化物半導體(P-type metal-oxide semiconductor,PMOS)元件，例如，電晶體、電容器、電阻器、二極體、光電二極體、保險絲等)。本領域具通常知識者將理解，提供以上示例僅出於說明的目的，並不意味著以任何方式限制本公開。還可以形成適合於給定應用的其他電路。
在所繪示的實施例中，元件302A是鰭式場效應電晶體(fin field-effect transistors,FinFET)，此鰭式場效應電晶體是在被稱為鰭片之半導體突起303A的鰭狀條中形成的三維金屬氧化物半導體場效應電晶體結構。第3C圖所示的橫截面是沿著鰭片的長軸在與源極/汲極區域304A之間的電流流動方向平行的方向上截取的。 可以透過使用微影和蝕刻技術對基板301A進行圖案化來形成鰭片303A。例如，可以使用間隔物圖像轉印(spacer image transfer,SIT)圖案化技術。在此方法中，在基板上方形成犧牲層並使用合適的微影和蝕刻製程對其進行圖案化以形成心軸。使用自對準製程在心軸旁邊形成間隔物。然後透過適當的選擇性蝕刻製程去除犧牲層。然後，每個剩餘的間隔物可以作為硬遮罩，以在基板301A中蝕刻溝槽(例如，使用反應性離子蝕刻(reactive ion etching,RIE))來圖案化各個鰭片303A。第3C圖繪示單個鰭片303A，然而，基板301A可以包括任何數量的鰭片。
在第3C圖中繪示圍繞鰭片303A的下部形成的淺溝槽隔離(shallow trench isolation,STI)區域305A。可以透過沉積一種或多種介電材料(例如，氧化矽)以完全地填充鰭片周圍的溝槽，接著使介電材料的頂表面下陷來形成淺溝槽隔離區域305A。淺溝槽隔離區域305A之介電材料的沉積可以使用高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDP-CVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)、次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition,SACVD)、可流動化學氣相沉積(flowable chemical vapor deposition,FCVD)、旋轉塗佈和/或類似的製程或其組合。在沉積之後，可以執行退火製程 或固化製程。在一些情況下，淺溝槽隔離區域305A可以包括襯墊(例如，透過氧化矽表面而生長的熱氧化物襯墊)。下陷製程可以使用例如平坦化製程(例如，化學機械平坦化(chemical mechanical polish,CMP))，隨後可以使用選擇性蝕刻製程(例如，濕式蝕刻、乾式蝕刻或其組合)以使淺溝槽隔離區域305A中的介電材料的頂表面凹陷，使得鰭片303A的上部從周圍的絕緣淺溝槽隔離區域305A突出。在部份情況下，也可以透過平坦化製程去除用於形成鰭片303A之圖案化的硬遮罩。
在部分實施例中，第3C圖所示的鰭式場效應電晶體元件302A的閘極結構306A可以是使用後閘極製程(gate-last process)流程形成的高介電常數金屬閘極(high-k metal gate,HKMG)閘極結構。在後閘極製程流程中，在形成淺溝槽隔離區域305A之後形成犧牲虛設閘極結構(未繪示)。虛設閘極結構可以包括虛設閘極介電質、虛設閘極和硬遮罩。首先，可以沉積虛設閘極介電材料(例如，氧化矽、氮化矽等)。接下來，可以在虛設閘極介電質上沉積虛設閘極材料(例如，非晶矽、多晶矽等)，然後使其平坦化(例如，透過化學機械平坦化)。可以在虛設閘極材料上形成硬遮罩層(例如，氮化矽、碳化矽等)。然後，可透過對硬遮罩進行圖案化，並使用適當的微影和蝕刻技術將此圖案轉移到虛設閘極介電質和虛設閘極材料上，來形成虛設閘極結構。虛設閘極結構可以沿著突出鰭片的複數個側面延伸，並且在淺溝槽隔離區域 305A的表面上方的鰭片之間延伸。如以下更詳細地描述的，虛設閘極結構可以由如第3C圖所示的高介電常數金屬閘極閘極結構306A代替。可以使用任何合適的方法(例如，化學氣相沉積、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition,PECVD)、原子層沉積(atomic layer deposition,ALD)、電漿增強原子層沉積(plasma-enhanced atomic layer deposition,PEALD)等，或透過半導體表面的熱氧化或其組合)來沉積用於形成虛設閘極結構和硬遮罩的材料。
如第3C圖所示，使鰭式場效應電晶體302A的源極/汲極區域304A和間隔物307A形成為例如與虛設閘極結構自對準。可以在虛設閘極圖案化完成之後進行間隔物介電層的沉積和各向異性蝕刻以形成間隔物307A。間隔物介電層可以包括一種或多種介電質(例如，氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽等或其組合)。各向異性蝕刻製程從虛設閘極結構的頂部上方去除間隔物介電層，從而留下沿著虛設閘極結構的側壁橫向地延伸到鰭片303A之部分表面的間隔物307A。
源極/汲極區域304A是與半導體鰭片303A直接接觸的半導體區域。在部分實施例中，源極/汲極區域304A可以包括高度摻雜的區域和相對輕度摻雜的汲極(lightly-doped drain,LDD)延伸區域。通常，使用間隔物307A將高度摻雜的區域與虛設閘極結構間隔開， 而輕度摻雜的汲極區域可以在形成間隔物307A之前形成，因此會在間隔物307A下方延伸，並且在部分實施例中，進一步延伸至虛設閘極結構下方之半導體鰭片303A的一部分。可以透過諸如離子佈植製程佈植摻雜劑(例如，砷(As)、磷(P)、硼(B)、銦(In)等)來形成輕度摻雜的汲極區域。
源極/汲極區域304A可以包括磊晶生長的區域。例如，在形成輕度摻雜的汲極區域之後，可以形成間隔物307A，隨後，可以透過先蝕刻鰭片303A以形成凹槽，然後，透過選擇性磊晶生長(selective epitaxial growth,SEG)製程在凹槽中沉積晶體半導體材料來形成與間隔物307A自對準之高度摻雜的源極和汲極區域(其中選擇性磊晶生長製成可以填充凹槽並且可以進一步延伸超過鰭片303A的原始表面以形成凸起的源極/汲極磊晶結構)。晶體半導體材料可以是元素的(例如，矽(Si)或鍺(Ge)等)，或者是合金的(例如，矽碳(Si1-xCx)或矽鍺(Si1-xGex)等)。選擇性磊晶生長製程可以使用任何合適的磊晶生長方法(例如，氣相磊晶/固相磊晶/液相磊晶或金屬有機化學氣相沉積或分子束磊晶等)。可在選擇性磊晶生長期間原位或在選擇性磊晶生長之後執行離子佈植製程(或其組合)，將高劑量(例如，約1014cm-2至1016cm-2)的摻雜劑引入到高度摻雜的源極/汲極區域304A中。
一旦形成源極/汲極區域304A，就在源極/汲極區 域304A上沉積第一層間介電層(例如，層間介電層341A的下部)。在部分實施例中，可以在沉積層間介電材料之前沉積合適的介電質(例如，氮化矽、碳化矽等或其組合)的接觸蝕刻停止層(contact etch stop layer,CESL)(未繪示)。可以執行平坦化製程(例如，化學機械平坦化)以從虛設閘極上方去除過量的層間介電材料和任何剩餘的硬遮罩材料以形成一頂表面，其中，虛設閘極材料的此頂表面被暴露並且可以與第一層間介電層的頂表面實質上共平面。接著，可形成如第3C圖所示的高介電常數金屬閘極閘極結構306A。高介電常數金屬閘極閘極結構306A的形成步驟包括先使用一種或多種蝕刻技術去除虛設閘極結構，從而在各個間隔物307A之間形成溝槽。接下來，沉積包括一種或多種介電質的替代閘極介電層GD，隨後沉積包括一種或多種金屬的替代閘極金屬層GM以完全地填充溝槽。可以使用諸如化學機械平坦化製程從第一層間介電質的頂表面上方去除閘極結構層的多餘部分。所得到的結構(如第3C圖所示)可以包括嵌入在相應的間隔物307A之間之高介電常數金屬閘極閘極層GD和GM的剩餘部分。
閘極介電層GD包括諸如高介電常數介電材(例如，金屬的氧化物和/或金屬的矽酸鹽(例如，鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)和其他金屬的氧化物和/或矽酸鹽)、氮化矽、氧化矽等、或其組合或其多層)。在部分實施例中，閘極金屬層GM 可以是多層金屬閘極疊層，其包括依次地形成在閘極介電層GD之上的阻障層、功函數層和閘極填充層。阻障層的示例材料包括氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、鉭(Ta)等或它們的多層組合。對於p型場效應電晶體，功函數層可以包括氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)；對於n型場效應電晶體，功函數層可以包括鈦(Ti)、銀(Ag)、鋁化鉭(TaAl)、碳鋁化鉭(TaAlC)、氮鋁化鈦(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鋯(Zr)。可以使用其他合適的功函數材料或其組合或其多層。填充溝槽的其餘部分的閘極填充層可以包括諸如銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、釕(Ru)等的金屬或者其組合或者其多層。可以透過任何合適的方法(例如，化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、原子層沉積、電漿增強原子層沉積、電化學電鍍(electrochemical plating,ECP)、無電鍍(electroless plating)和/或類似的方法)來沉積形成閘極結構的材料。
在形成高介電常數金屬閘極結構306A之後，在第一層間介電層上方沉積第二層間介電層，並且將第一層間介電層和第二層間介電層一起稱為層間介電層341A(如第3C圖所示)。在部分實施例中，形成第一層間介電層和第二層間介電層的絕緣材料可包括氧化矽、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼矽酸鹽玻璃 (borosilicate glass,BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)、低介電常數介電質(例如，氟矽酸鹽玻璃(fluorosilicate glass,FSG)、碳氧化矽(silicon oxycarbide,SiOCH)、碳摻雜的氧化物(carbon-doped oxide,CDO)、可流動的氧化物或多孔的氧化物(例如，乾凝膠/氣凝膠)等或它們的組合)。可以使用任何合適的方法(例如，化學氣相沉積、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積、電漿增強原子層沉積、電漿增強化學氣相沉積、次大氣壓化學氣相沉積、可流動化學氣相沉積、旋轉塗佈等或其組合)來沉積用於形成第一層間介電層和第二層間介電層的介電材料。
接觸件308A分別地形成在鰭式場效應電晶體302A的閘極結構306A和源極/汲極區域304A上方。可以使用微影、蝕刻和沈積技術來形成接觸件308A。例如，圖案化的遮罩可以形成在層間介電層341A上方，並且可以使用此圖案化的遮罩蝕刻延伸穿過層間介電層341A以暴露閘極結構306A和源極/汲極區域304A的開口。之後，可以在層間介電層341A中的開口中形成導電襯墊。隨後，用導電填充材料填充此開口。襯墊包括阻障金屬，此阻障金屬用於減少導電材料從接觸件308A向外擴散到周圍的介電材料中。在部分實施例中，襯墊可包括兩個阻障金屬層。第一阻障金屬與源極/汲極區域304A中的半導體材料 接觸，並且隨後可以與源極/汲極區域304A中高度摻雜的半導體產生化學反應以形成低電阻歐姆接觸，此後可去除未反應的金屬。例如，如果源極/汲極區域304A中高度摻雜的半導體是矽或矽鍺合金半導體，則第一阻障金屬可以包括鈦(Ti)、鎳(Ni)、鉑(Pt)、鈷(Co)、其他合適的金屬或其合金。導電襯墊的第二阻障金屬層可以另外地包括其他金屬(例如，氮化鈦(TiN)、氮化鉭(TaN)、鉭(Ta)或其他合適的金屬或其合金)。可以使用任何可接受的沉積技術(例如，化學氣相沉積、原子層沉積、電漿增強原子層沉積、電漿增強化學氣相沉積、物理氣相沉積、電化學電鍍、無電鍍等或其任何組合)，將導電填充材料(例如，鎢(W)、鋁(Al)、鈷(Cu)、釕(Ru)、鎳(Ni)、鈷(Co)、它們的合金或其組合等)沉積在導電襯層上以填充接觸開口。接下來，可以使用平坦化製程(例如，化學機械平坦化)以從層間介電層341A的表面上方去除所有導電材料的多餘部分。所得的導電插塞延伸到層間介電層341A中並構成接觸件308A，從而形成到電子元件(例如，第3C圖所示的三閘極鰭式場效應電晶體302A)的電極的物理和電連接。在部分實施例中，繪示為垂直連接器的源極/汲極接觸件308A可以延伸以形成橫向地傳輸電流的導線。
在形成接觸件308A之後，可以根據積體電路設計所採用的後端(back-end-of-line,BEOL)方案，在層間介電層341A上方垂直堆疊地形成包括複數個互連 層的互連結構330A。互連結構330A使一個或多個主動和/或被動元件302A電連接，以在積體電路結構300A內形成功能性電路。互連結構330A可以包括金屬化層M1A至M6A，這些金屬化層M1A至M6A使用佈局300的金屬化層M1至M6(如第3A圖和3B所示)的佈局圖案製造，因此，金屬化層M1A至M6A繼承了佈局300的佈局圖案的幾何形狀比例(如下面更詳細描述的)。
金屬化層M1A至M6A分別地包括金屬間介電(inter-metal dielectric,IMD)層351A至356A和金屬間介電層361A至366A。金屬間介電層361A至366A形成在相應的金屬間介電層351A至356A之上。金屬化層M1A至M6A包括水平互連(例如，分別在金屬間介電層361A至366A中水平或橫向地延伸的金屬線311A至316A)，以及垂直互連(例如，分別在金屬間介電層351A至356A中垂直地延伸的金屬通孔321A至326A)。可將金屬化層M1A至M6A的形成稱為後端製程。
金屬化層M1A至M6A可以使用任何合適的方法(例如，單鑲嵌製程、雙鑲嵌製程等)形成。作為示例而非限制，金屬化層M1A的製造包括在層間介電層341A上方形成金屬間介電層351A，使用在佈局300中具有通孔321的佈局圖案的光罩對金屬間介電層351A進行圖案化以在金屬間介電層351A中形成通孔開口，在通孔開口中沉積一種或多種金屬，平坦化(例如，使用化學機械平 坦化)一種或多種金屬直到到達金屬間介電層351A的頂表面，以在通孔開口中留下金屬通孔321A，在金屬通孔321A上方形成金屬間介電層361A，使用在佈局300中具有金屬線311的佈局圖案的另一光罩對金屬間介電層361A進行圖案化以在金屬間介電層361A中形成溝槽，將一種或多種金屬沉積到金屬間介電層361A中的溝槽中，然後，平坦化(例如，使用化學機械平坦化)一種或多種金屬直到到達金屬間介電層361A的頂表面為止，以將金屬線311A留在金屬間介電層361A中的溝槽中。其他金屬化層M2A至M6A的製造類似於金屬化層M1A的製造，因此，為了簡潔起見不重複。
在部分實施例中，層間介電層341A和金屬間介電層351A至356A、361A至366A可以包括設置在這些金屬特徵之間具有低介電常數(例如，介電常數小於約4.0或甚至小於2.0)的介電材料。在部分實施例中，層間介電層和金屬間介電層可以由諸如磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、碳氧化矽(SiOxCy)、旋轉塗佈玻璃、旋轉塗佈聚合物、氧化矽、氮氧化矽和它們的組合等製成，並且其可透過任何合適的方法(例如，旋轉塗佈、化學氣相沉積、電漿增強化學氣相沉積等)形成。金屬線311A至316A和金屬通孔321A至326A可以包括導電材料(例如，銅、鋁、鎢和其組合等)。在部分實施例中，金屬線311A至316A和金屬通孔321A至326A可以進一步包括一個或複數個阻障層/黏合層(未繪示)以 保護相應的金屬間介電層351A至356A和361A至366A免受金屬擴散(例如，銅擴散)和金屬毒化(metallic poisoning)的影響。一個或複數個阻障層/黏合層可以包括鈦、氮化鈦、鉭、氮化鉭等，並且可以使用物理氣相沉積、化學氣相沉積、原子層沉積等形成。儘管第3C圖所示的金屬線311A至316A和金屬通孔321A至326A具有垂直的側壁，然而，它們也可以具有錐形的側壁(如第3C圖中的金屬線311A和金屬通孔321A中的虛線所示)。這是因為在金屬間介電層351A至356A和361A至366A中形成通孔開口和溝槽的蝕刻製程可能會導致在通孔開口和溝槽中的錐形側壁。
金屬線311A至316A和金屬通孔321A至326A具有與佈局300中相應的金屬線311至316和金屬通孔321至326相同的幾何形狀比例。更詳細地，金屬線311A、313A和315A沿第一方向(例如，如第3A圖的立體圖所示的X方向)延伸並且沿第二方向(例如，如第3A圖的立體圖所示的Y方向)彼此間隔開。金屬線312A、314A和316A沿著第二方向(如第3A圖所示的Y方向)延伸並且沿著第一方向(如第3A圖所示的X方向)彼此間隔開。因此，金屬線311A、313A和315A的長度方向垂直於金屬線312A、314A和316A的長度方向。
如第3A圖所示，金屬線311A、313A、315A具有在Y方向上測量之相應的線寬W31、W33、W35， 並且在Y方向上以相應的線至線間距S31、S33、S35配置。如第3A圖所示，金屬線312A、314A、316A具有在X方向上測量之相應的線寬W32、W34、W36，並且在X方向上以相應的線至線間距S32、S34、S36配置。
金屬線311A的線寬W31小於金屬線312A的線寬W32，並且線寬W32小於金屬線313A的線寬W33。此外，金屬線311A的線至線間距S31小於金屬線312A的線至線間距S32，並且線至線間距S32小於金屬線313A的線至線間距S33。因此，下面的金屬化層M1A的佈線密度大於上面的金屬化層M2A和M3A的佈線密度，這將有助於連接在金屬化層M1A下方的鰭式場效應電晶體302A。此外，由於上面的金屬化層M2A和M3A的線寬W32和W33大於下面的金屬化層M1A的線寬W31，所以上面的金屬化層M2A和M3A有助於降低電路網的電阻。
此外，金屬線312A、313A的線寬W32、W33大於在金屬線313A上方延伸的金屬線314A的線寬W34。因此，金屬線312A、313A具有比金屬線314A低的電阻。如此，可以在金屬化層M3A和/或金屬化層M2A上佈線較長的電路網(即，較長的導電路徑)以減小較長的電路網的電阻，並且可以在金屬化層M4A上佈線較短的電路網(即，較短的導電路徑)。
此外，金屬線315A的線寬W35大於金屬線314A的線寬W34，並且金屬線316A的線寬W36大於 線寬W35。此外，金屬線314A的線至線間距S34小於金屬線315A的線至線間距S35、金屬線316A的線至線間距S36、金屬線313A的線至線間距S33和金屬線312A的線至線間距S32。因此，金屬化層M4A的佈線密度大於上面的金屬化層M5A和M6A以及下面的金屬化層M3A和M2A的佈線密度，這將有助於在金屬化層M4A上佈線比在金屬化層M2A、M3A、M5A和M6A上更多的電路網。此外，由於上面的金屬化層M5A和M6A的線寬W35、W36大於下面的金屬化層M4A的線寬W34，所以上面的金屬化層M5A和M6A可以有助於降低電路網的電阻。
第4A圖繪示在佈局400中(佈局400中的金屬化層類似於佈局300中的金屬化層)佈線示例性長電路網N1和示例性短電路網N2的示意圖。佈局400可用於製造如第4B圖所示的積體電路400A(亦可稱之為積體電路結構)。
如上所述，佈局400包括第一組金屬化層模型Group_1和堆疊在第一組金屬化層模型Group_1上方的第二組金屬化層模型Group_2。第一組金屬化層模型Group_1包括第一金屬化層M1、位於第一金屬化層M1上方的第二金屬化層M2和位於第二金屬化層M2上方的第三金屬化層M3。第二組金屬化層模型Group_2包括第四金屬化層M4、在第四金屬化層M4上方的第五金屬化層M5和在第五金屬化層M5上方的第六金屬化層M6。金屬 化層M1至M6中的金屬線411至416和金屬通孔421至426的幾何形狀比例與第3A圖至第3B圖所示之佈局300中的金屬線311至316和金屬通孔321至326的幾何形狀比例相同，因此，為了簡潔起見不再重複。
連接兩個半導體元件的長電路網N1佈線在金屬化層M3上，而不是佈線在上面的金屬化層(例如，第六金屬化層M6)上。因此，減少了用於長電路網N1的通孔數量。例如，在所繪示的佈局400中，長電路網N1佈線在第三金屬化層M3上，此長電路網N1使用六個通孔(例如，兩個通孔421、兩個通孔422和兩個通孔423)。相反地，如果長電路網N1佈線在第六金屬化層M6上，則此長電路網N1會使用十二個通孔(例如，兩個通孔421、兩個通孔422、兩個通孔423、兩個通孔424、兩個通孔425和兩個通孔426)，這將導致電阻增加。因此，在比上面的金屬化層低的金屬化層上佈線長電路網N1可以使長電路網N1的電阻減小。此外，因為連接其他半導體元件的短電路網N2的長度(例如，電路網之金屬線的總長度)比長電路網N1的長度短，所以可以在比金屬化層M3更高的金屬化層上佈線短電路網N2。作為示例而非限制，因為與長電路網N1相比，短電路網N2對信號延遲的擔憂較為寬鬆，因此將短電路網N2佈線在比金屬化層M3高且具有比金屬化層M3的金屬線線寬和線至線間距小的金屬化層M4上。
第4B圖是根據本公開的部分實施例使用佈局 400製造的積體電路結構400A的剖面圖，因此，積體電路結構400A繼承了佈局400中那些圖案的幾何形狀比例。可以在第1圖所示的製造流程100的步驟122中製造積體電路結構400A。積體電路結構400A是用於促進本公開的說明的非限制性示例。
積體電路結構400A包括四個元件402A，電連接兩個元件402A的長電路網N1和連接兩個元件402A的短電路網N2。在所繪示的實施例中，元件402A是鰭式場效應電晶體，每個鰭式場效應電晶體包括從基板401A突出並且具有由淺溝槽隔離區域405A橫向地圍繞其下部的鰭片403A，在鰭片403A中形成的源極/汲極區域404A，橫向地在源極/汲極區域404A之間的高介電常數金屬閘極閘極結構406A和在閘極結構406A的相對側壁上的閘極間隔物407A。基板401A、鰭片403A、源極/汲極區域404A、淺溝槽隔離區域405A、閘極結構406A和閘極間隔物407A的示例材料和製造與先前關於第3C圖所討論的鰭式場效應電晶體302A相似，因此，為了簡潔起見不再重複。
積體電路結構400A還包括在鰭式場效應電晶體402A上方的層間介電層441A，以及延伸穿過層間介電層441A以到達鰭式場效應電晶體402A的閘極結構406A和/或源極/汲極區域404A的接觸件408A。層間介電層441A和接觸件408A的示例性材料和製造與先前關於第3C圖所討論的層間介電層341A和接觸件308A的示例 性材料和製造相似，因此，為了簡潔起見不再重複。
積體電路結構400A還包括互連結構430A，此互連結構包括使用如第4A圖所示的佈局400的金屬化層M1至M6的佈局圖案製造的複數個金屬化層M1A至M6A，並且因此金屬化層M1A至M6A繼承佈局400中金屬化層M1至M6的佈局圖案的幾何形狀比例。金屬化層M1A至M6A分別地包括金屬間介電層451A至456A和461A至466A。金屬間介電層461A至466A形成在相應的金屬間介電層451A至456A之上。金屬化層M1A至M6A包括水平互連(例如，分別在金屬間介電層461A至466A中水平或橫向地延伸的金屬線411A至416A)，以及垂直互連(例如，分別在金屬間介電層451A至456A中垂直地延伸的金屬通孔421A至426A)。積體電路結構400A的金屬化層M1A至M6A的示例材料和製造與先前關於第3C圖所討論的積體電路結構300A的示例性材料和製造相似，因此，為了簡潔起見不再重複。
連接兩個鰭式場效應電晶體402A的長電路網N1佈線在金屬化層M3A上，而不是佈線在上面的金屬化層(例如，第六金屬化層M6A)上。因此，減少了用於長電路網N1的通孔數量。例如，在所繪示的積體電路結構400A中，將長電路網N1佈線在第三金屬化層M3A上，此長電路網N1會使用六個通孔(例如，兩個通孔421A、兩個通孔422A和兩個通孔423A)。相反地，如果將長電路網N1佈線在第六金屬化層M6A上，則此長電路網 N1會使用十二個通孔(例如，兩個通孔421A、兩個通孔422A、兩個通孔423A、兩個通孔424A、兩個通孔425A和兩個通孔426A)，這將導致電阻增加。因此，在比上面的金屬化層低的金屬化層上佈線長電路網N1可以減小長電路網N1的電阻。此外，因為連接其他鰭式場效應電晶體402A的短電路網N2的長度(例如，電路網之金屬線的總長度)比長電路網N1的長度短，所以可以在比金屬化層M3更高的金屬化層上佈線短電路網N2。作為示例而非限制，由於與長電路網N1相比，短電路網N2對信號延遲的擔憂較為寬鬆，因此可將短電路網N2佈線在比金屬化層M3高並且具有比金屬化層M3A的金屬線線寬和線至線間距小的金屬化層M4A上。
第5A圖是在本公開的部分實施例中包括群組化的金屬層之其他示例性模型的佈局500的立體圖。第5B圖繪示在第5A圖的佈局中，金屬化層之間的金屬線線寬差異的示意圖。佈局500可用於製造如第5C圖所示的積體電路結構500A。
佈局500包括第三組金屬化層模型Group_3和堆疊在第三組金屬化層模型Group_3上的第四組金屬化層模型Group_4。模型Group_3和Group_4與先前關於第3A圖和第3B圖所討論的模型Group_1和Group_2不同，並且也可以在庫208中定義(如第2圖所示)。模型Group_3僅包括兩個金屬化層(例如，第一金屬化層M1和在第一金屬化層M1之上的第二金屬化 層M2)。模型Group_4也僅包括兩個金屬化層(例如，在第二金屬化層M2上方的第三金屬化層M3和在第三金屬化層M3上方的第四金屬化層M4)。
金屬化層M1至M4包括水平互連(例如，水平或橫向地延伸的金屬線511至514)，以及相應的垂直互連(例如，分別垂直地延伸的金屬通孔521至524)。金屬線511和金屬線513沿著第一方向(例如，如第5A圖的立體圖所示的X方向)延伸，並且沿著第二方向(例如，如第5A圖的立體圖所示的Y方向)彼此間隔開。金屬線512和514沿著第二方向(如第5A圖所示的Y方向)延伸並且沿著第一方向(如第5A圖所示的X方向)彼此間隔開。因此，金屬線511和513的長度方向垂直於金屬線512和514的長度方向。
金屬線511、513具有在Y方向上測量之對應的線寬W51、W53，並且以在Y方向上測量之對應的線至線間距S51、S53配置。金屬線512、514具有在X方向上測量之對應的線寬W52、W54，並且以在X方向上測量之對應的線至線間距S52、S54配置。金屬線511、513的線寬W51、W53小於金屬線512、514的線寬W52、W54。金屬線511、513的線至線間距S51、S53小於金屬線512、514的線至線間距S52、S54。因此，金屬化層M1的佈線密度大於金屬化層M2的佈線密度，這將有助於連接在第一金屬化層M1下面按比例縮小尺寸的元件(例如，在10nm、7nm、5nm或3nm技術節點處的電 晶體)。此外，因為金屬線512的線寬W52大於在金屬線512上方的金屬線513的線寬W53，所以金屬線512的電阻低於金屬線513的電阻。以此方式，可以在金屬化層M2上佈線較長的電路網(即，金屬線總長度較長的電路網)，以減小較長的電路網的電阻，並且可以在金屬化層M3上佈線較短的電路網(即，金屬線總長度較短的電路網)。
在部分實施例中，金屬線511的線寬W51和線至線間距S51與金屬線513的線寬W53和線至線間距S53相同，並且線寬金屬線512的線寬W52和線至線間距S52與金屬線514的線寬W54和線至線間距S54相同。換句話說，群組化的金屬化層模型Group_3和Group_4可以具有相同的尺寸參數(例如，相同的金屬化層數量、在相應的金屬化層中相同的線寬和相同的線間距)。例如，模型Group_3的金屬化層M1具有與模型Group_4的金屬化層M3相同的線寬和線間距，並且模型Group_3的金屬化層M2具有與模型Group_4的金屬化層M4相同的線寬和線間距。然而，在部份其他實施例中，金屬化層M1的線寬W51和線至線間距S51可以不同於金屬化層M3的線寬W53和線至線間距S53，並且金屬化層M2的線寬W52和線至線間距S52可以不同於金屬化層M4的線寬W54和線至線間距S54。
在部分實施例中，作為示例而非限制，金屬線511、513的線高H51、H53(如第5A圖所示在垂直於X-Y 平面的Z方向上測量的高度)小於金屬線512、514的線高H52、H54。在部分實施例中，作為示例而非限制，金屬線511、513的線高H51、H53小於通孔521至524的通孔高度，但是金屬線512、514的線高H52、H54大於通孔521至524的通孔高度。如做為示例而非限制之第5A圖和第5B圖的實施例所示，金屬線511至514的線寬可以滿足關係式W51=W53<W52=W54，金屬線511至514的線至線間距可以滿足關係式S51=S53<S52=S54，並且金屬線511至514的線高可以滿足關係式H51=H53<H52=H54。
第5C圖是根據本公開的部分實施例使用佈局500製造的積體電路結構500A的剖面圖，因此，積體電路結構500A繼承了佈局500中那些圖案的幾何形狀比例(如下面更詳細的訊息)。如第1圖所示，可以在製造流程100的步驟122中在製造廠中製造積體電路結構500A。積體電路結構500A是用於促進本公開說明的非限制性示例。
積體電路結構500A包括可以是鰭式場效應電晶體的元件502A，此鰭式場效應電晶體包括從基板501A突出並具有由淺溝槽隔離區域505A橫向地圍繞其下部的鰭片503A，形成在鰭片503A中的源極/汲極區域504A，橫向地在源極/汲極區域504A之間的高介電常數金屬閘極閘極結構和在閘極結構506A的相對側壁上的閘極間隔物507A。基板501A、鰭片503A、源極/汲極區域504A、 淺溝槽隔離區域505A、閘極結構506A和閘極間隔物507A的示例材料和製造與先前關於第3C圖中所討論的鰭式場效應電晶體302A相似，因此，為了簡潔起見不再重複。
積體電路結構500A還包括在鰭式場效應電晶體502A之上的層間介電層541A，以及延伸穿過層間介電層541A以到達鰭式場效應電晶體502A的閘極結構506A和/或源極/汲極區域504A的接觸件508A。層間介電層541A和接觸件508A的示例性材料和製造與先前關於第3C圖所討論的層間介電層341A和接觸件308A的示例性材料和製造相似，因此，為了簡潔起見不再重複。
積體電路結構500A還包括互連結構530A，此互連結構530A包括複數個金屬化層M1A至M4A，其使用如第5A圖所示之佈局500的金屬化層M1至M4的佈局圖案製造，並且因此金屬化層M1A至M4A繼承佈局500中金屬化層M1至M4的佈局圖案的幾何形狀比例。金屬化層M1A至M4A分別地包括金屬間介電層551A至554A和561A至564A。金屬間介電層561A至564A形成在相應的金屬間介電層551A至554A之上。金屬化層M1A至M4A包括水平互連(例如，分別在金屬間介電層561A至564A中水平或橫向地延伸的金屬線511A至514A)，以及垂直互連(例如，分別在金屬間介電層551A至554A中垂直地延伸的金屬通孔521A至524A)。積體電路結構500A的金屬化層M1A至M4A的示例材料和 製造與先前關於第3C圖所討論的積體電路結構300A的材料和製造相似，因此，為了簡潔起見不再重複。
金屬線511A至514A和金屬通孔521A至524A具有與佈局500中相應的金屬線511至514和金屬通孔521至524相同的幾何形狀比例。更詳細地，金屬線511A和513A沿著第一方向(例如，如第5A圖的立體圖所示的X方向)延伸，並且沿著第二方向(例如，如第5A圖的立體圖所示的Y方向)彼此間隔開。金屬線512A和514A沿著第二方向(如第5A圖所示的Y方向)延伸，並且沿著第一方向(如第5A圖所示的X方向)彼此間隔開。因此，金屬線511A和513A的長度方向垂直於金屬線512A和514A的長度方向。
金屬線511A、513A的線寬W51、W53小於金屬線512A、514A的線寬W52、W54。金屬線511A、513A的線至線間距S51、S53小於金屬線512A、514A的線至線間距S52、S54。因此，金屬化層M1A的佈線密度大於金屬化層M2A的佈線密度，這將有助於連接在第一金屬化層M1A下面按比例縮小的元件(例如，處於10nm、7nm、5nm或3nm技術節點的電晶體)。此外，因為金屬線512A的線寬W52大於在金屬線512A上方的金屬線513A的線寬W53，所以金屬線512A具有比金屬線513A低的電阻。以此方式，可以在金屬化層M2A上佈線較長的電路網(即，具有較長的金屬線總長度的電路網)以減少較長的電路網的電阻，並且可以在金屬化層 M3A上佈線較短的電路網(即，具有較短的金屬線總長度的電路網)。
在第5A圖至第5C圖中，將兩個相同的模型堆疊在一起。然而，沒有限制相同模型的重複次數。例如，第6A圖至第6C圖繪示在佈局中堆疊在一起之三個相同的模型。第6A圖是在本公開的部分實施例中包括堆疊在一起之三個相同模型的佈局600的立體圖。第6B圖繪示在第6A圖的佈局中，金屬化層之間的金屬線線寬差異的示意圖。佈局600可用於製造如第6C圖所示的積體電路結構600A。
佈局600中的模型Group_3和Group_4的細節已在先前關於第5A圖和第5B圖中討論過，因此，為了簡潔起見不再重複。佈局600還包括堆疊在模型Group_4上並且具有與模型Group_3和Group_4相同的尺寸參數的第五組金屬化層模型Group_5。例如，模型Group_5僅包括兩個金屬化層(例如，第五金屬化層M5和在第五金屬化層M5上方的第六金屬化層M6)。金屬化層M5至M6包括水平互連(例如，水平或橫向地延伸的金屬線615至616)，以及相應的垂直互連(例如，分別垂直地延伸的金屬通孔625至626)。金屬線615沿著X方向延伸並且沿著Y方向彼此間隔開，因此，金屬線615沿平行於金屬線513和511並且垂直於金屬線514和512的方向延伸。金屬線616沿著Y方向延伸並且沿著X方向彼此間隔開，因此，金屬線616沿平行於金屬線514和 512並且垂直於金屬線615、513和511的方向延伸。
金屬線615具有在Y方向上測量的線寬W65和在Y方向上測量的線高H65，並且金屬線615以在Y方向上測量的線至線間距S65配置。金屬線615的線寬W65、線高H65和線至線間距S65分別與金屬線513的線寬W53、線高H53和線至線間距S53相同，並且也分別與金屬線511的線寬W51、線高H51和線至線間距S51相同。金屬線616具有在X方向上量測的線寬W66和在Z方向上量測的線高H66，並且金屬線616以在X方向上測量的線至線間距S66配置。金屬線616的線寬W66、線高H66和線至線間距S66分別與金屬線514的線寬W54、線高H54和線至線間距S54相同，並且也分別與金屬線512的相應線寬W52、線高H52和線至線間距S52相同。因此，第五組金屬化層模型Group_5具有與模型Group_3和Group_4相同的尺寸參數。
更詳細地，金屬線511、513、615的線寬W51、W53、W65小於金屬線512、514、616的線寬W52、W54、W66。金屬線511、513、615的線至線間距S51、S53、S65小於金屬線512、514、616的線至線間距S52、S54、S66。因此，金屬線514的電阻比金屬線615的電阻低。以此方式，可以在金屬化層M4上佈線較長的電路網(即，金屬線總長度較長的電路網)，以減小較長的電路網的電阻，而可以在金屬化層M5上佈線較短的電路網(即，金屬線總長度較短的電路網)。
第6C圖是根據本公開的部分實施例使用佈局600製造的積體電路結構600A的剖面圖，因此，積體電路結構600A繼承了佈局600中那些圖案的幾何形狀比例(如下面更詳細的訊息)。如第1圖所示，可以在製造流程100的步驟122在製造廠中製造積體電路結構600A。積體電路結構600A是用於促進本公開說明的非限制性示例。
積體電路結構600A類似於積體電路結構500A，除了互連結構630A還包括在金屬化層M4A之上的金屬化層M5A和在金屬化層M5A之上的金屬化層M6A之外。如第6A圖所示，使用佈局600的金屬化層M5至M6的佈局圖案來製造金屬化層M5A至M6A，因此，金屬化層M5A至M6A繼承了佈局600中金屬化層M5至M6的佈局圖案的幾何形狀比例。金屬化層M5A至M6A分別地包括金屬間介電層655A至656A和665A至666A。金屬間介電層665A至666A形成在相應的金屬間介電層655A至656A之上。金屬化層M5A至M6A包括水平互連(例如，分別在金屬間介電層665A至666A中水平或橫向地延伸的金屬線615A至616A)，以及垂直互連(例如，分別在金屬間介電層655A至656A中垂直地延伸的金屬通孔625A至626A)。積體電路結構600A的金屬化層M5A至M6A的示例材料和製造與先前關於第3C圖所討論的積體電路結構300A的示例性材料和製造相似，因此，為了簡潔起見不再重複。
金屬線615A至616A和金屬通孔625A至626A具有與佈局500中相應的金屬線615至616和金屬通孔625至626相同的幾何形狀比例，因此，為了簡潔起見，不再重複。金屬化層M1A至M4A與先前關於第5C圖所討論的積體電路結構500A的金屬化層相同，因此，為了簡潔起見不再重複。
在部分實施例中，不同的模型具有不同數量的金屬化層(如第7A圖至第7C圖所示)。第7A圖是在本公開的部分實施例中包括群組化的金屬層的示例性模型的佈局700的立體圖。第7B圖繪示在第7A圖的佈局中，金屬化層之間的金屬線線寬差異的示意圖。佈局700可用於製造如第7C圖所示的積體電路結構700A。
佈局700包括第六組金屬化層模型Group_6和堆疊在第六組金屬化層模型Group_6上方的第七組金屬化層模型Group_7。模型Group_6和Group_7定義在庫208中，並且至少在金屬化層的數量上不同。例如，模型Group_6僅包括兩個金屬化層(例如，第一金屬化層M1和在第一金屬化層M1上方的第二金屬化層M2)，但是模型Group_7包括三個金屬化層(例如，在第二金屬化層M2上方的第三金屬化層M3、在第三金屬化層M3上方的第四金屬化層M4和在第四金屬化層M4上方的第五金屬化層M5)。
金屬化層M1至M5包括水平互連(例如，水平或橫向地延伸的金屬線711至715)，以及相應的垂直互連 (例如，分別垂直地延伸的金屬通孔721至725)。金屬線711、713和715沿著第一方向(例如，如第7A圖的立體圖所示的X方向)延伸，並且沿著第二方向(例如，如第7A圖的立體圖所示的Y方向)彼此間隔開。金屬線712和714沿著第二方向(如第7A圖所示的Y方向)延伸並且沿著第一方向(如第7A圖所示的X方向)彼此間隔開。因此，金屬線711、713和715的長度方向垂直於金屬線712和714的長度方向。
金屬線711、713、715具有在Y方向上測量之對應的線寬W71、W73、W75，並且以在Y方向上測量之對應的線至線間距S71、S73、S75配置。金屬線712、714具有在X方向上測量之對應的線寬W72、W74，並且以在X方向上測量之對應的線至線間距S72、S74配置。金屬線711、713的線寬W71、W73小於金屬線712、714的線寬W72、W74。金屬線711、713的線至線間距S71、S73小於金屬線712、714的線至線間距S72、S74。因此，金屬化層M1的佈線密度大於金屬化層M2的佈線密度，這將助於連接在第一金屬化層M1下方按比例縮小尺寸的元件(例如，在10nm、7nm、7nm或3nm技術節點處的電晶體)。此外，因為金屬線712的線寬W72大於在金屬線712上方的金屬線713的線寬W73，所以金屬線712的電阻低於金屬線713的電阻。以這種方式，可以在金屬化層M2上佈線較長的電路網(即，金屬線總長度較長的電路網)以減小較長的電路網的電阻，並 且可以在金屬化層M3上佈線較短的電路網(即，金屬線總長度較短的電路網)。在部分實施例中，金屬線715的線寬W75和線至線間距S75分別與金屬線714的線寬W74和線至線間距S74相同。作為示例而非限制，金屬線711至715的線寬可以滿足關係式W71=W73<W72<W74=W75，並且金屬線711至715的線至線間距可以滿足關係式S71=S73<S72<S74=S75。
在部分實施例中，作為示例而非限制，金屬線711、712、713的線高H71、H72、H73(如第7A圖所示，在垂直於X-Y平面的Z方向上測量)小於金屬線714、715的線高H74、H75。在部分實施例中，作為示例而非限制，金屬線711、712、713的線高H71、H72、H73小於通孔721至725的通孔高度，但是金屬線714、715的線高H74、H75大於通孔721至725的通孔高度。作為示例而非限制，金屬線711至715的線高可以滿足關係式H71=H72=H73<H74=H75或H71=H73<H72<H74=H75。
第7C圖是根據本公開的部分實施例使用佈局700製造的積體電路結構700A的剖面圖，因此，積體電路結構700A繼承了佈局700中那些圖案的幾何形狀比例(如下面更詳細的訊息)。如第1圖所示，可以在製造流程100的步驟122中在製造商中製造積體電路結構700A。積體電路結構700A是用於促進本公開的說明的非限制性示例。
積體電路結構700A包括可以是鰭式場效應電晶體的元件702A，其包括從基板701A突出並具有由淺溝槽隔離區域705A橫向地圍繞的其下部的鰭片703A，形成在鰭片703A中的源極/汲極區域704A，橫向地在源極/汲極區域704A之間的高介電常數金屬閘極閘極結構706A以及在閘極結構706A的相對側壁上的閘極間隔物707A。基板701A、鰭片703A、源極/汲極區域704A、淺溝槽隔離區域705A、閘極結構706A和閘極間隔物707A的示例材料和製造與先前在第3C圖中所討論的鰭式場效應電晶體302A相似，因此，為了簡潔起見不再重複。
積體電路結構700A還包括在鰭式場效應電晶體702A上方的層間介電層741A，以及延伸穿過層間介電層741A以到達鰭式場效應電晶體702A的閘極結構706A和/或源極/汲極區域704A的接觸件708A。層間介電層741A和接觸件708A的示例性材料和製造與先前關於第3C圖所討論的層間介電層341A和接觸件308A的示例性材料和製造相似，因此，為了簡潔起見不再重複。
積體電路結構700A還包括互連結構730A，此互連結構730A包括複數個金屬化層M1A至M5A，其使用如第7A圖所示的佈局700的金屬化層M1至M5的佈局圖案製造，並且因此金屬化層M1A至M5A繼承佈局700中的金屬化層M1至M4的佈局圖案的幾何形狀比例。金屬化層M1A至M5A分別地包括金屬間介電層751A至 755A和761A至765A。金屬間介電層761A至765A形成在相應的金屬間介電層751A至755A之上。金屬化層M1A至M5A包括水平互連(例如，分別在金屬間介電層761A至765A中水平或橫向地延伸的金屬線711A至715A)，以及垂直互連(例如，分別在金屬間介電層751A至755A中垂直地延伸的金屬通孔721A至725A)。積體電路結構700A的金屬化層M1A至M5A的示例材料和製造與先前關於第3C圖所討論的積體電路結構300A的材料和製造相似，因此，為了簡潔起見不再重複。金屬線711A至715A和金屬通孔721A至725A具有與佈局700中相應的金屬線711至715和金屬通孔721至725相同的幾何形狀比例，因此，為了簡潔起見不再重複。
第8A圖是在本公開的部分實施例中包括群組化的金屬層的示例性模型的佈局800的立體圖。第8B圖繪示在第8A圖的佈局中，金屬化層之間的金屬線線寬差異的示意圖。佈局800可用於製造如第8C圖所示的積體電路結構800A。
佈局800包括第八組金屬化層模型Group_8和堆疊在第八組金屬化層模型Group_8上的第九組金屬化層模型Group_9。模型Group_8和Group_9定義在庫208中，並且至少在金屬化層的數量上不同。例如，模型Group_8包括三個金屬化層(例如，第一金屬化層M1、在第一金屬化層M1上方的第二金屬化層M2和在第二金屬化層M2上方的第三金屬化層M3)，但是模型Group_9 僅包括兩個金屬化層(例如，在第三金屬化層M3上方的第四金屬化層M4，以及在第四金屬化層M4上方的第五金屬化層M5)。
金屬化層M1至M5包括水平互連(例如，水平或橫向地延伸的金屬線811至815)，以及相應的垂直互連(例如，分別垂直地延伸的金屬通孔821至825)。金屬線811、813和815沿著第一方向(例如，如第8A圖的立體圖所示的X方向)延伸，並且沿著第二方向(例如，如第8A圖的立體圖所示的Y方向)彼此間隔開。金屬線812和814沿著第二方向(如第8A圖所示的Y方向)延伸並且沿著第一方向(如第8A圖所示的X方向)彼此間隔開。因此，金屬線811、813和815的長度方向垂直於金屬線812和814的長度方向。
金屬線811、813、815具有在Y方向上測量之對應的線寬W81、W83、W85，並且以在Y方向上測量之對應的線至線間距S81、S83、S85配置。金屬線812、814具有在X方向上測量之對應的線寬W82、W84，並且以在X方向上測量之對應的線至線間距S82、S84配置。金屬線811、812、814的線寬W81、W82、W84小於金屬線813、815的線寬W83、W85。金屬線811、812、814的線至線間距S81、S82、S84小於金屬線813、815的線至線間距S83、S85。因此，金屬化層M1的佈線密度大於金屬化層M3的佈線密度，這將有助於連接在第一金屬化層M1下方按比例縮小的元件(例如，處於10nm、 8nm、8nm或3nm技術節點的電晶體)。此外，因為金屬線813的線寬W83大於在金屬線813上方的金屬線814的線寬W84，所以金屬線813的電阻低於金屬線814的電阻。以這種方式，可以在金屬化層M3上佈線較長的電路網(即，具有較長的金屬線總長度的電路網)，以減小較長的電路網的電阻，並且可以在金屬化層M4上佈線較短的電路網(即，具有較短的金屬線總長度的電路網)。作為示例而非限制，金屬線811至815的線寬可以滿足關係式W81<W82=W84<W83=W85，並且金屬線811至815的線至線間距可以滿足關係式S81<S82=S84<S83=S85。
在部分實施例中，作為示例而非限制，金屬線811、812、814的線高H81、H82、H84(如第8A圖所示，在垂直於X-Y平面的Z方向上測量)小於金屬線813、815的線高H83、H85。在部分實施例中，作為示例而非限制，金屬線811、812、814的線高H81、H82、H84小於通孔821至825的通孔高度，但是金屬線813、815的線高H83、H85大於通孔821至825的通孔高度。作為示例而非限制，金屬線811至815的線高可以滿足關係式H81=H82=H84<H83=H85或H81<H82=H84<H83=H85。
第8C圖是根據本公開的部分實施例使用佈局800製造的積體電路結構800A的剖面圖，因此，積體電路結構800A繼承了佈局800中那些圖案的幾何形狀比例 (如下面更多詳細的訊息)。如第1圖所示，可以在製造流程100的步驟122中在製造廠中製造積體電路結構800A。積體電路結構800A是用於促進本公開說明的非限制性示例。
積體電路結構800A包括可以是鰭式場效應電晶體的元件802A，其包括從基板801A突出並且具有由淺溝槽隔離區域805A橫向地圍繞其下部的鰭片803A，形成在鰭片803A中的源極/汲極區域804A，橫向地在源極/汲極區域804A之間的高介電常數金屬閘極閘極結構，和在閘極結構806A的相對側壁上的閘極間隔物807A。基板801A、鰭片803A、源極/汲極區域804A、淺溝槽隔離區域805A、閘極結構806A和閘極間隔物807A的示例材料和製造與先前關於第3C圖所討論的鰭式場效應電晶體302A相似，因此，為了簡潔起見不再重複。
積體電路結構800A還包括在鰭式場效應電晶體802A之上的層間介電層841A，以及延伸穿過層間介電層841A以到達鰭式場效應電晶體802A的閘極結構806A和/或源極/汲極區域804A的接觸件808A。層間介電層841A和接觸件808A的示例性材料和製造與先前關於第3C圖所討論的層間介電層341A和接觸件308A的示例性材料和製造相似，因此，為了簡潔起見不再重複。
積體電路結構800A還包括互連結構830A，此互連結構830A包括使用如第8A圖所示的佈局800的金屬化層M1至M5的佈局圖案製造的複數個金屬化層M1A 至M5A，並且因此金屬化層M1A至M5A繼承佈局800中的金屬化層M1至M5的佈局圖案的幾何形狀比例。金屬化層M1A至M5A分別地包括金屬間介電層851A至855A和861A至865A。金屬間介電層861A至865A形成在相應的金屬間介電層851A至855A之上。金屬化層M1A至M5A包括水平互連(例如，分別在金屬間介電層861A至865A中水平或橫向地延伸的金屬線811A至815A)，以及垂直互連(例如，分別在金屬間介電層851A至855A中垂直地延伸的金屬通孔821A至825A)。積體電路結構800A的金屬化層M1A至M5A的示例材料和製造與先前關於第3C圖所討論的積體電路結構300A的示例性材料和製造相似，因此，為了簡潔起見不再重複。金屬線811A至815A和金屬通孔821A至825A具有與佈局800中相應的金屬線811至815和金屬通孔821至825相同的幾何形狀比例，因此，為了簡潔起見不再重複。
第9A圖是在本公開的部分實施例中包括群組化的金屬層的示例性模型的佈局900的立體圖。第9B圖繪示在第9A圖的佈局中，金屬化層之間的金屬線線寬差異的示意圖。佈局900可用於製造如第9C圖所示的積體電路結構900A。
佈局900包括第十組金屬化層模型Group_10，堆疊在第十組金屬化層模型Group_10上的第十一組金屬化層模型Group_11，以及堆疊在第十一組金屬化層模型Group_11上的第十二組金屬化層模型Group_12。模型 Group_10、Group_11和Group_12定義在庫209中，並且至少在金屬化層的數量上不同。例如，模型Group_10包括一個金屬化層M1，模型Group_11包括兩個金屬化層(例如，在第一金屬化層上方的第二金屬化層M2和在第二金屬化層M2上方的第三金屬化層M3)，以及模型Group_12包括三個金屬化層(例如，在第三金屬化層M3上方的第四金屬化層M4，在第四金屬化層M4上方的第五金屬化層M5和在第五金屬化層M5上方的第六金屬化層M6)。
金屬化層M1至M6包括水平互連(例如，水平或橫向地延伸的金屬線911至916)，以及相應的垂直互連(例如，分別垂直地延伸的金屬通孔921至926)。金屬線911、913和915沿著第一方向(例如，如第9A圖的立體圖所示的X方向)延伸，並且沿著第二方向(例如，如第9A圖的立體圖所示的Y方向)彼此間隔開。金屬線912、914和916沿著第二方向(如第9A圖所示的Y方向)延伸並且沿著第一方向(如第9A圖所示的X方向)彼此間隔開。因此，金屬線911、913和915的長度方向垂直於金屬線912、914和916的長度方向。
金屬線911、913、915具有在Y方向上測量之對應的線寬W91、W93、W95和在Z方向上測量之對應的線高H91、H93、H95，並且以在Y方向上測量之對應的線至線間距S91、S93、S95配置。金屬線912、914、916具有在X方向上測量之對應的線寬W92、W94、W96 和在Z方向上測量之對應的線高H92、H94、H96，並且以在X方向上測量之對應的線至線間距S92、S94、S96配置。作為示例而非限制，金屬線911至916的線寬可以滿足關係式W94=W95=W96<W92<W91=W93，金屬線911至916的線至線間距可以滿足關係式S94=S95=S96<S92<S91=S93，金屬線911至916的線高可以滿足關係式H94=H95=H96=H92<H91=H93或H94=H95=H96<H92<H91=H93。
因為金屬線913的線寬W93大於在金屬線913上方的金屬線914的線寬W94，所以金屬線913的電阻小於金屬線914的電阻。以此方式，可以在金屬化層M3上佈線較長的電路網(即，金屬線總長度較長的電路網)，以減小較長的電路網的電阻，並且可以在金屬化層M4上佈線較短的電路網(即，金屬線總長度較短的電路網)。
第9C圖是根據本公開的部分實施例使用佈局900製造的積體電路結構900A的剖面圖，因此，積體電路結構900A繼承了佈局900中那些圖案的幾何形狀比例(如下面更多詳細的訊息)。如第1圖所示，可以在製造流程100的步驟122中在製造廠中製造積體電路結構900A。積體電路結構900A是用於促進本公開說明的非限制性示例。
積體電路結構900A包括可以為鰭式場效應電晶體的元件902A，其包括從基板901A突出並具有被淺溝槽隔離區域905A橫向地圍繞其下部的鰭片903A，形成 在鰭片903A中的源極/汲極區域904A，橫向地在源極/汲極區域904A之間的高介電常數金屬閘極閘極結構，以及在閘極結構906A的相對側壁上的閘極間隔物907A。基板901A、鰭片903A、源極/汲極區域904A、淺溝槽隔離區域905A、閘極結構906A和閘極間隔物907A的示例材料和製造與先前關於第3C圖所討論之鰭式場效應電晶體302A的示例材料和製造相似，因此，為了簡潔起見不再重複。
積體電路結構900A還包括在鰭式場效應電晶體902A上方的層間介電層941A，以及延伸穿過層間介電層941A以到達鰭式場效應電晶體902A的閘極結構906A和/或源極/汲極區域904A的接觸件908A。層間介電層941A和接觸件908A的示例性材料和製造與先前關於第3C圖所討論的層間介電層341A和接觸件308A的示例性材料和製造相似，因此，為了簡潔起見不再重複。
積體電路結構900A還包括互連結構930A，此互連結構包括使用第9A圖所示的佈局900的金屬化層M1至M6的佈局圖案製造的複數個金屬化層M1A至M6A，並且因此金屬化層M1A至M6A繼承佈局900中的金屬化層M1至M6的佈局圖案的幾何形狀比例。金屬化層M1A至M6A分別地包括金屬間介電層951A至956A和961A至966A。金屬間介電層961A至966A形成在相應的金屬間介電層951A至956A之上。金屬化層M1A至M6A包括水平互連(例如，分別在金屬間介電 層961A至966A中水平或橫向地延伸的金屬線911A至916A)，以及垂直互連(例如，分別地在金屬間介電層951A至956A中垂直地延伸的金屬通孔921A至926A)。積體電路結構900A的金屬化層M1A至M6A的示例材料和製造與先前關於第3C圖所討論的積體電路結構300A的示例性材料和製造相似，因此，為了簡潔起見不再重複。金屬線911A至916A和金屬通孔921A至926A具有與佈局900中相應的金屬線911至916和金屬通孔921至926相同的幾何形狀比例，因此，為了簡潔起見不再重複。
第10A圖是在本公開的部分實施例中包括群組化的金屬層之更多示例性模型的佈局1000的立體圖。第10B圖是繪示第10A圖的佈局中金屬化層之間的金屬線寬度差異的示意圖。佈局1000可用於製造如第10C圖所示的積體電路結構1000A。
佈局1000包括依序堆疊的第十三組、第十四組、第十五組、第十六組和第十七組金屬化層模型Group_13、Group_14、Group_15、Group_16和Group_17。模型Group_13包括第一金屬化層M1和在第一金屬化層M1上方的第二金屬化層M2。模型Group_14包括在第二金屬化層M2之上的第三金屬化層M3和在第三金屬化層M3之上的第四金屬化層M4。模型Group_15包括在第四金屬化層M4上方的第五金屬化層M5和在第五金屬化層M5上方的第六金屬化層M6。模型Group_16僅包括在第六金屬化層M6上方的第七金屬化層M7，模型 Group_17僅包括在第七金屬化層M7上方的第八金屬化層M8。
金屬化層M1至M8包括水平互連(例如，水平或橫向地延伸的金屬線1011至1018)，以及相應的垂直互連(例如，分別垂直地延伸的金屬通孔1021至1028)。金屬線1011、1013、1015、1017沿著第一方向(例如，如第10A圖的立體圖所示的X方向)延伸，並且沿著第二方向(例如，如第10A圖的立體圖所示的Y方向)彼此間隔開。金屬線1012、1014、1016、1018沿著第二方向(如第10A圖所示的Y方向)延伸並且沿著第一方向(如第10A圖所示的X方向)彼此間隔開。因此，金屬線1011、1013、1015、1017的長度方向垂直於金屬線1012、1014、1016、1018的長度方向。
金屬線1011、1013、1015、1017具有在Y方向上測量之對應的線寬W101、W103、W105、W107和在Z方向上測量之對應的線高H101、H103、H105、H107，並且以在Y方向測量之對應的線至線間距S101、S103、S105、S107配置。金屬線1012、1014、1016、1018具有在X方向上測量之相應的線寬W102、W104、W106、W108和在Z方向上測量之對應的線高H102、H104、H106、H108，並以在X方向上測量之線至線間距S102、S104、S106、S108配置。作為示例而非限制，金屬線1011至1018的線寬可以滿足以下關係式W103=W105=W108<W104=W107<W101=W102= W106，金屬線1011至1018的線至線間距可以滿足關係S103=S105=S108<S104=S107<S101=S102=S106，金屬線1011至1018的線高可以滿足關係式H103=H105=H108=H104=H107<H101=H102=H106或H103=H105=H108<H104=H107<H101=H102=H106。
第10C圖是根據本公開的部分實施例使用佈局1000製造的積體電路結構1000A的剖面圖，因此，積體電路結構1000A繼承了佈局1000中那些圖案的幾何形狀比例(如下面更多詳細的訊息)。如第1圖所示，可以在製造流程100的步驟122在製造廠中製造積體電路結構1000A。積體電路結構1000A是用於促進本公開說明的非限制性示例。
積體電路結構1000A包括可以是鰭式場效應電晶體的元件1002A，其包括從基板1001A突出並具有由淺溝槽隔離區域1005A橫向地圍繞其下部的鰭片1003A，形成在鰭片1003A中的源極/汲極區域1004A，橫向地在源極/汲極區域1004A之間的高介電常數金屬閘極閘極結構1006A，以及在閘極結構1006A的相對側壁上的閘極間隔物1007A。基板1001A、鰭片1003A、源極/汲極區域1004A、淺溝槽隔離區域1005A、閘極結構1006A和閘極間隔物1007A的示例材料和製造與先前關於第3C圖所討論的鰭式場效應電晶體302A的示例材料和製造相似，因此，為了簡潔起見不再重複。
積體電路結構1000A還包括在鰭式場效應電晶體1002A上方的層間介電層1041A，以及延伸穿過層間介電層1041A以到達鰭式場效應電晶體1002A的閘極結構1006A和/或源極/汲極區域1004A的接觸件1008A。層間介電層1041A和接觸件1008A的示例性材料和製造與先前關於第3C圖所討論的層間介電層341A和接觸件308A的材料和製造類似，因此，為了簡潔起見不再重複。
積體電路結構1000A還包括互連結構1030A，此互連結構1030A包括複數個金屬化層M1A至M8A，其使用如第10A圖所示的佈局1000的金屬化層M1至M8的佈局圖案製造，因此，金屬化層M1A至M8A繼承佈局1000中的金屬化層M1至M8的佈局圖案的幾何形狀比例。金屬化層M1A至M8A分別地包括金屬間介電層1051A至1058A和1061A至1068A。金屬間介電層1061A至1068A形成在相應的金屬間介電層1051A至1058A之上。金屬化層M1A至M8A包括水平互連(例如，分別在金屬間介電層1061A至1068A中水平或橫向地延伸的金屬線1011A至1018A)，以及垂直互連(例如，分別在金屬間介電層1051A至1058A中垂直地延伸的金屬通孔1021A至1028A)。積體電路結構1000A的金屬化層M1A至M8A的示例材料和製造與先前關於第3C圖所討論的積體電路結構300A的示例材料和製造相似，因此，為了簡潔起見不再重複。金屬線1011A至1018A和金屬通孔1021A至1028A具有與佈局1000 中相應的金屬線1011至1018和金屬通孔1021至1028相同的幾何形狀比例，因此，為了簡潔起見不再重複。
第11圖是繪示根據本公開的部分實施例，自動擺置和佈線功能的一部分的流程圖。在程序1101中，首先從庫208(如第2圖所示)中選擇群組化的金屬化層中的一個或複數個模型並將其擺置在佈局中。作為示例而非限制，選擇模型Group_1和Group_2並將其擺置在佈局中以構建如第3A圖所示的佈局300。
在程序1102中，檢查從程序1101生成的佈局，以決定此佈局是否滿足合格的電路相關特性(例如，寄生電阻和電容)、製造標準和/或設計規範。如果檢查結果不理想，則自動擺置和佈線功能進行到程序1103，以從庫208中選擇一個或複數個其他模型來替換最初選擇的模型。作為示例而非限制，可以將初始選擇的模型Group_1和Group_2替換為模型Group_3、Group_4和Group_5，從而得到如第5A圖所示的佈局500。然後，在程序1102中再次檢查從程序1103產生之重組的佈局。如果檢查結果可接受，則在程序1104中完成自動擺置和佈線功能，並由此生成佈局和佈線。
第12圖是根據部分實施例的電子設計自動化(electronic design automation,EDA)系統1200的示意圖。根據部分實施例，可使用諸如電子設計自動化系統1200來實現本公開所述之生成設計佈局(例如，佈局300、400、500、600、700、800、900和/或1000) 的方法。在部分實施例中，電子設計自動化系統1200是通用電腦裝置，其包括硬體處理器1202和非暫態電腦可讀取儲存媒體(non-transitory,computer-readable storage medium)1204。除此之外，電腦可讀取儲存媒體1204被編碼(即，儲存)可執行的指令1206集、設計佈局1207、設計規則檢查(design rule check,DRC)平台1209或用於執行指令集的任何中間數據。每個設計佈局1207包括積體晶片的圖形表示(例如，GSII文件)。每個設計規則檢查平台1209包括特定用於製造設計佈局1207而選擇的半導體製程之設計規則的列表。由硬體處理器1202執行的指令1206、設計佈局1207和設計規則檢查平台1209(至少部分地)代表根據一個或複數個實現本公開描述的方法(以下稱為所提到的過程和/或方法)的電子設計自動化工具。
處理器1202透過匯流排1208電耦合到電腦可讀取儲存媒體1204。處理器1202還透過匯流排1208電耦合到輸入/輸出(I/O)介面1210。網路介面1212也透過匯流排1208電耦合到處理器1202。網路介面1212連接到網路1214，以便處理器1202和電腦可讀取儲存媒體1204能夠透過網路1214連接到外部元素。為了使電子設計自動化系統1200可用於執行如第1圖所示之流程100的部分或全部的程序步驟102至118，處理器1202用以執行編碼在電腦可讀取儲存媒體1204中的指令1206。例如，處理器1202用以執行以下步驟：提供設計規範、生 成電路網表、執行佈局前模擬、生成佈局的設計數據、在庫中定義群組化的金屬化層的模型、進行佈局和佈線程序以生成佈局、執行佈局後模擬並驗證佈局後模擬結果。在一個或複數個實施例中、處理器1202是中央處理器(central processing unit,CPU)、多處理器、分佈式處理系統、特殊應用積體電路(application specific integrated circuit,ASIC)和/或合適的製程元件。
在一個或複數個實施例中，電腦可讀取儲存媒體1204是電的、磁的、光的、電磁的、紅外的和/或半導體的系統(或裝置或設備)。例如，電腦可讀取儲存媒體1204包括半導體或固態記憶體、磁帶、可移動電腦磁碟、隨機存取記憶體(random access memory,RAM)、唯讀記憶體(read-only memory,ROM)、剛性磁碟和/或光碟。在使用光碟的一個或多個實施例中，電腦可讀取儲存媒體1204包括唯讀光碟(compact disk-read only memory,CD-ROM)、讀/寫光碟(CD-R/W)和/或數位影音光碟(digital video disc,DVD)。
在一個或複數個實施例中，電腦可讀取儲存媒體1204儲存指令1206、設計佈局1207(例如，之前討論的佈局300、400、500、600、700、800、900和1000)、設計規則檢查平台1209，以用以使電子設計自動化系統1200(其中這樣的執行(至少部分地)表示電子設計自動化工具)可執行所提到的製程和/或方法的一部分或全部。在一個或複數個實施例中，儲存媒體1204還儲存有助於 執行如第1圖所示的流程100之部分或全部的程序步驟102至118的訊息。例如，儲存媒體1204可以儲存在自動擺置和佈線程序中使用之群組化的金屬化層模型(例如，前面討論的模型Group_1至Group_17)。
電子設計自動化系統1200包括I/O介面1210。I/O介面1210耦合到外部電路。在一個或複數個實施例中，I/O介面1210包括鍵盤、小鍵盤、鼠標、軌跡球、觸控板、觸摸屏和/或光標方向鍵，以用於將訊息和指令傳達給處理器1202。
電子設計自動化系統1200還包括耦合到處理器1202的網路介面1212。網路介面1212允許電子設計自動化系統1200與一個或複數個其他電腦系統連接到的網路1214通訊。網路介面1212包括無線網路介面(例如，藍牙(BLUETOOTH)、無線網路(WIFI)、全球互通微波存取(WIMAX)、通用封包無線服務(GPRS)或寬頻分碼多重進接(WCDMA))；或有線網路介面(例如，乙太網路(ETHERNET)、通用序列匯流排(USB)或IEEE-131212)。在一個或複數個實施例中，在兩個或更多個電子設計自動化系統1200中執行所述過程和/或方法的一部分或全部。
將電子設計自動化系統1200配置為透過I/O介面1210接收訊息。透過I/O介面1210接收的訊息包括指令、數據、設計規則、標準元件庫和/或其他參數中的一個或複數個，以供處理器1202處理。訊息經匯流排1208 傳輸到處理器1202。將電子設計自動化系統1200配置為透過I/O介面1210接收與使用者界面(userinterface,UI)1216有關的訊息。此訊息儲存在電腦可讀取媒體1204中作為使用者介面1216。
在部分實施例中，可以使用諸如從CADENCE DESIGN SYSTEMS公司獲得的VIRTUOSO®工具或另一種合適的佈局生成工具來產生包括標準元件的佈局圖。
在部分實施例中，這些過程被實現為儲存在非暫態電腦可讀取記錄媒體中的程式的功能。非暫態電腦可讀取記錄媒體的示例包括但不限於外部/可移除和/或內部/內置儲存或記憶體元件(例如，光碟(例如，數位影音光碟)、磁碟(例如，硬碟)、半導體記憶體(例如，唯讀記憶體、隨機存取記憶體、記憶卡等)中的一個或多個)。
在第12圖中還繪示遮罩室1230，其透過諸如網路1214從電子設計自動化系統1200接收經驗證的佈局。遮罩室1230具有遮罩製造工具1232(例如，遮罩寫入器)，以基於由電子設計自動化系統1200產生之經驗證的佈局製造一個或複數個光罩(例如，用於製造諸如積體電路300A、400A、500A、600A、700A、800A、900A和/或1000A的光罩)。積體電路製造商1220可以透過諸如網路1214連接到遮罩室1230和電子設計自動化系統1200。積體電路製造商1220包括積體電路製造工具1222，以使用由遮罩室1230製造的光罩製造積體電路晶 片(例如，積體電路300A、400A、500A、600A、700A、800A、900A和/或1000A)。作為示例而非限制，積體電路製造工具1222可以是用於製造積體電路晶片的集結式加工機台(cluster tool)。集結式加工機台可以是多反應室型複合裝置，包括：在其中心處插入有晶片處理機器人的多面體傳輸室；位在多面體傳輸室的每個壁面上的多個處理室(例如，化學氣相沉積室、物理氣相沉積室、蝕刻室、退火室等)；以及安裝在傳輸室的另一壁面上的樣品傳送室(loadlock chamber)。
在部分實施例中，電子設計自動化系統1200、遮罩室1230和積體電路製造商1220中的兩個或更多個由單個公司擁有。例如，電子設計自動化系統1200、遮罩室1230和積體電路製造商1220中的兩個或更多個在公共設施中共存並使用公共資源。在部份其他實施例中，電子設計自動化系統1200由設計室擁有，此設計室是與遮罩室1230和積體電路製造商1220不同的企業。在這樣的實施例中，遮罩室1230、積體電路製造商1220和設計室各自擁有與一個或多個其他企業進行交互的電子設計自動化系統1200，並向一個或多個其他企業提供服務和/或從其接收服務。
基於以上討論，可以看出本公開提供了益處。然而，應當理解，其他實施例可以提供附加的益處，並且在本文中不必公開所有益處，並且對於所有實施例都不需要特定的益處。其中一個益處是，對於群組化的金屬化層，佈線 器可以在較低的金屬化層上使用較粗的金屬線來降低淨電阻，從而減少信號延遲。另一個益處是，因為減少了信號延遲，時脈樹合成可以在積體電路佈局中擺置較少的緩衝器，從而在最終積體電路晶片中減少了緩衝器，因而可以進一步等比例縮小晶片面積。
在部分實施例中，積體電路結構包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第一金屬化層和第二金屬化層。第一電晶體、第二電晶體、第三電晶體和第四電晶體形成在基板上。第一金屬化層在第一電晶體、第二電晶體、第三電晶體和第四電晶體上方。第一金屬化層具有沿第一方向橫向地延伸並且具有在垂直於第一方向的第二方向上測量的第一線寬的複數個第一金屬線。複數個第一金屬線中的一個或複數個是電連接第一電晶體和第二電晶體的第一電路網的一部分。第二金屬化層在第一金屬化層上方。第二金屬化層具有沿著第二方向橫向地延伸並具有在第一方向上測量的第二線寬的複數個第二金屬線。第二金屬線的第二線寬小於第一金屬線的第一線寬。複數個第二金屬線中的一個或複數個是電連接第三電晶體和第四電晶體的第二電路網的一部分，並且第二電路網的總長度小於第一電路網的總長度。
於部分實施例中，積體電路結構還包含一第三金屬化層，在該第一金屬化層下，該第三金屬化層具有複數個第三金屬線，該些第三金屬線沿該第二方向延伸並具有在該第一方向上測量的一第三線寬，其中該些第三金屬線的 該第三線寬小於該些第一金屬線的該第一線寬。
於部分實施例中，該些第三金屬線的該第三線寬大於該些第二金屬線的該第二線寬。
於部分實施例中，積體電路結構還包含一第四金屬化層，在該第二金屬化層上，該第四金屬化層包含複數個第四金屬線，該些第四金屬線沿該第一方向延伸並具有沿該第二方向測量的一第四線寬，其中該些第四金屬線的該第四線寬小於該些第一金屬線的該第一線寬。
於部分實施例中，該些第四金屬線的該第四線寬大於該些第二金屬線的該第二線寬。
於部分實施例中，該些第四金屬線的該第四線寬與該些第三金屬線的該第三線寬相同。
於部分實施例中，積體電路結構還包含一第四金屬化層，在該第三金屬化層下，該第四金屬化層包含複數個第四金屬線，該些第四金屬線沿該第一方向延伸並具有沿該第二方向測量的一第四線寬，其中該些第四金屬線的該第四線寬小於該些第三金屬線的該第三線寬。
於部分實施例中，該些第四金屬線的該第四線寬與該些第二金屬線的該第二線寬相同。
於部分實施例中，積體電路結構還包含一第三金屬化層，在該第二金屬化層上，該第三金屬化層具有複數個第三金屬線，該些第三金屬線沿該第二方向延伸並具有沿該第一方向測量的一第三線寬，其中該些第三金屬線的該第三線寬大於該些第二金屬線的該第二線寬。
於部分實施例中，該些第三金屬線的該第三線寬與該些第一金屬線的該第一線寬相同。
於部分實施例中，該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體是複數個鰭式場效應電晶體。
在部分實施例中，積體電路結構包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第一金屬化層和第二金屬化層。第一金屬化層在第一電晶體、第二電晶體、第三電晶體和第四電晶體上方。第一金屬化層包括複數個第一金屬線，這些第一金屬線沿著第一方向橫向地延伸並且以第一線至線間距配置。複數個第一金屬線中的一個或多個是電連接第一電晶體和第二電晶體的第一電路網的一部分。第二金屬化層在第一金屬化層上方。第二金屬化層包括複數個第二金屬線，這些第二金屬線沿著垂直於第一方向的第二方向橫向地延伸並且以第二線至線間距配置。第一線至線間距大於第二線至線間距。複數個第二金屬線中的一個或多個是連接第三電晶體和第四電晶體的第二電路網的一部分，並且第二電路網的總長度小於第一電路網的總長度。
於部分實施例中，積體電路結構還包含一第三金屬化層，在該第二金屬化層上，該第三金屬化層包含複數個第三金屬線，該些第三金屬線沿該第一方向延伸並以一第三線至線間距配置，其中該第三線至線間距大於該第二線至線間距。
於部分實施例中，該第三線至線間距與該第一線至線間距相同。
於部分實施例中，積體電路結構還包含一第三金屬化層，在該第一金屬化層下，該第三金屬化層沿該第二方向延伸並以一第三線至線間距配置，其中該第三線至線間距小於該第一線至線間距。
於部分實施例中，該第三線至線間距與該第二線至線間距相同。
在部分實施例中，一種形成積體電路結構的方法方法包括：在儲存媒體中儲存群組化的金屬化層的複數個模型；在佈局中，將複數個群組化的金屬化層模型中的第一個擺置在元件上；在佈局中，將複數個群組化的金屬化層模型中的第二個擺置在複數個群組化的金屬化層模型中的第一個之上，其中，複數個群組化的金屬化層模型中的第二個的最底部的金屬化層的線寬小於複數個群組化的金屬化層模型中的第一個的最頂部的金屬化層的線寬；在複數個群組化的金屬化層的複數個模型中的第一個的最頂部的金屬化層上至少部分地佈線第一電路網；在複數個群組化的金屬化層的複數個模型中的第二個的最底部的金屬化層上至少部分地佈線第二電路網；並基於佈局製造積體電路。第二電路網的總長度小於第一電路網的總長度。
於部分實施例中，該些群組化的金屬化層的該些模型中的該第一個和該第二個具有相同數量之金屬化層。
於部分實施例中，該些群組化的金屬化層的該些模 型中的該第一個具有比該些群組化的金屬化層的該些模型中的該第二個更多的金屬化層。
於部分實施例中，該些群組化的金屬化層的該些模型中的該第一個具有比該些群組化的金屬化層的該些模型中的該第二個更少的金屬化層。
前述內容概述了幾個實施例的特徵，使得本領域中具有通常知識者可以更好地理解本公開的各方面。本領域中具有通常知識者應該理解，他們可以容易地將本公開作為設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的益處。本領域中具有通常知識者還應該理解，這樣的等同構造並不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，可以進行各種改變、替換和變更。
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Claims (10)

  1. 一種積體電路結構，包含：一第一電晶體、一第二電晶體、一第三電晶體和一第四電晶體，形成在一基板上；一第一金屬化層，在該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體上，該第一金屬化層具有複數個第一金屬線，該些第一金屬線沿一第一方向橫向地延伸並具有在垂直於該第一方向的一第二方向上測量的一第一線寬，其中該些第一金屬線中的一個或複數個是電連接該第一電晶體和該第二電晶體的一第一電路網的一部分；以及一第二金屬化層，在該第一金屬化層上，該第二金屬化層具有複數個第二金屬線，該些第二金屬線沿該第二方向橫向地延伸並具有在該第一方向測量的一第二線寬，其中該些第二金屬線的該第二線寬小於該些第一金屬線的該第一線寬，該些第二金屬線中的一個或複數個是電連接該第三電晶體和該第四電晶體的一第二電路網的一部分，並且該第二電路網的沿該第二方向的一總長度小於該第一電路網的沿該第一方向的一總長度。
  2. 根據請求項1所述的積體電路結構，更包含：一第三金屬化層，在該第一金屬化層下，該第三金屬化層具有複數個第三金屬線，該些第三金屬線沿該第二方向延伸並具有在該第一方向上測量的一第三線寬，其中該些 第三金屬線的該第三線寬小於該些第一金屬線的該第一線寬。
  3. 根據請求項1所述的積體電路結構，更包含：一第三金屬化層，在該第二金屬化層上，該第三金屬化層具有複數個第三金屬線，該些第三金屬線沿該第二方向延伸並具有沿該第一方向測量的一第三線寬，其中該些第三金屬線的該第三線寬大於該些第二金屬線的該第二線寬。
  4. 一種積體電路結構，包含：一第一電晶體、一第二電晶體、一第三電晶體和一第四電晶體，形成在一基板上；一第一金屬化層，在該第一電晶體、該第二電晶體、該第三電晶體和該第四電晶體上，該第一金屬化層包含複數個第一金屬線，該些第一金屬線沿一第一方向橫向地延伸並以一第一線至線間距配置，其中該些第一金屬線中的一個或複數個是電連接該第一電晶體和該第二電晶體的一第一電路網的一部分；以及一第二金屬化層，在該第一金屬化層上，該第二金屬化層包含複數個第二金屬線，該些第二金屬線沿垂直於該第一方向的一第二方向橫向地延伸並以一第二線至線間距配置，其中該第一線至線間距大於該第二線至線間距，該些第二金屬線中的一個或複數個是連接該第三電晶體和該第 四電晶體的一第二電路網的一部分，並且該第二電路網的沿該第二方向的一總長度小於該第一電路網的沿該第一方向的一總長度。
  5. 根據請求項4所述的積體電路結構，更包含：一第三金屬化層，在該第二金屬化層上，該第三金屬化層包含複數個第三金屬線，該些第三金屬線沿該第一方向延伸並以一第三線至線間距配置，其中該第三線至線間距大於該第二線至線間距。
  6. 根據請求項4所述的積體電路結構，更包含：一第三金屬化層，在該第一金屬化層下，該第三金屬化層沿該第二方向延伸並以一第三線至線間距配置，其中該第三線至線間距小於該第一線至線間距。
  7. 一種形成積體電路結構的方法，包含：儲存複數個群組化的金屬化層的複數個模型於一儲存媒體中；在一佈局中，將該些群組化的金屬化層的該些模型中的一第一個擺置在複數個半導體元件上；在該佈局中，將該些群組化的金屬化層的該些模型中的一第二個擺置在該些群組化的金屬化層的該些模型中的該第一個上，其中，該些群組化的金屬化層的該些模型中的該第二個的一最底部的金屬化層的一金屬線寬小於該些群 組化的金屬化層的該些模型中的該第一個的一最頂部的金屬化層的一金屬線寬；佈線一第一電路網，使該第一電路網至少部分地在該些群組化的金屬化層的該些模型中的該第一個的該最頂部的金屬化層上，該第一個的該最頂部的金屬化層沿一第一方向延伸；佈線一第二電路網，使該第二電路網至少部分地在該些群組化的金屬化層的該些模型中的該第二個的該最底部的金屬化層上，該第二個的該最底部的金屬化層沿一第二方向延伸，其中該第二電路網的沿該第二方向的一總長度小於該第一電路網的沿該第一方向的一總長度；以及根據該佈局製造一積體電路。
  8. 根據請求項7所述的方法，其中該些群組化的金屬化層的該些模型中的該第一個和該第二個具有相同數量之金屬化層。
  9. 根據請求項7所述的方法，其中該些群組化的金屬化層的該些模型中的該第一個具有比該些群組化的金屬化層的該些模型中的該第二個更多的金屬化層。
  10. 根據請求項7所述的方法，其中該些群組化的金屬化層的該些模型中的該第一個具有比該些群組化的金屬化層的該些模型中的該第二個更少的金屬化層。
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