[go: up one dir, main page]

TWI782571B - 半導體裝置及半導體記憶裝置 - Google Patents

半導體裝置及半導體記憶裝置 Download PDF

Info

Publication number
TWI782571B
TWI782571B TW110121173A TW110121173A TWI782571B TW I782571 B TWI782571 B TW I782571B TW 110121173 A TW110121173 A TW 110121173A TW 110121173 A TW110121173 A TW 110121173A TW I782571 B TWI782571 B TW I782571B
Authority
TW
Taiwan
Prior art keywords
layer
oxide semiconductor
region
aluminum
atomic concentration
Prior art date
Application number
TW110121173A
Other languages
English (en)
Other versions
TW202238856A (zh
Inventor
田島光
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202238856A publication Critical patent/TW202238856A/zh
Application granted granted Critical
Publication of TWI782571B publication Critical patent/TWI782571B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/694—Electrodes comprising noble metals or noble metal oxides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6728—Vertical TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

實施形態之半導體裝置具備：氧化物半導體層；閘極電極；閘極絕緣層；第1電極及第2電極，其等電性連接於氧化物半導體層；第1導電層，其設置於氧化物半導體層與第1電極間、及氧化物半導體層與第2電極間之至少一個位置，包含選自由鈦(Ti)、釩(V)、鋯(Zr)、鈮(Nb)及鉻(Cr)所組成之群之至少一種金屬元素、鋁(Al)及氮(N)，且包含第1部分與第2部分，第1部分之金屬元素之原子濃度高於第1部分之鋁原子濃度，第2部分之鋁原子濃度高於第2部分之金屬元素之原子濃度；及第2導電層，其設置於氧化物半導體層與第1導電層間。

Description

半導體裝置及半導體記憶裝置
本發明之實施形態係關於一種半導體裝置及半導體記憶裝置。
於氧化物半導體層形成通道之氧化物半導體電晶體具備斷開動作時之通道洩漏電流極小之優異特性。因此，研討例如將氧化物半導體電晶體應用於動態隨機存取記憶體(DRAM，Dynamic Random Access Memory)之記憶胞之開關電晶體。
例如，將氧化物半導體電晶體應用於記憶胞之開關電晶體之情形時，氧化物半導體電晶體歷經伴隨形成記憶胞或配線之熱處理。因此，期待實現即使歷經熱處理，特性變化亦較少的高耐熱性之氧化物半導體電晶體。
本發明欲解決之問題在於提供一種高耐熱性之半導體裝置。
實施形態之半導體裝置具備：氧化物半導體層，其包含第1區域、第2區域、及上述第1區域與上述第2區域間之第3區域；閘極電極；閘極絕 緣層，其設置於上述第3區域與上述閘極電極間；第1電極，其電性連接於上述第1區域；第2電極，其電性連接於上述第2區域；第1導電層，其設置於上述第1區域與上述第1電極間、及上述第2區域與上述第2電極間之至少一個位置，包含選自由鈦(Ti)、釩(V)、鋯(Zr)、鈮(Nb)及鉻(Cr)所組成之群之至少一種金屬元素、鋁(Al)及氮(N)，且包含第1部分與第2部分，上述第1部分位於上述第2部分與上述氧化物半導體層間，或上述第2部分位於上述第1部分與上述氧化物半導體層間，上述第1部分之上述至少一種金屬元素之原子濃度高於上述第1部分之鋁原子濃度，上述第2部分之鋁原子濃度高於上述第2部分之上述至少一種金屬元素之原子濃度；及第2導電層，其設置於上述氧化物半導體層與上述第1導電層間，包含選自由銦(In)、鋅(Zn)、錫(Sn)及鎘(Cd)所組成之群之至少一種元素與氧(O)。
根據上述之構成，可提供高耐熱性之半導體裝置。
10:氧化物半導體層
10a:第1區域
10b:第2區域
10c:第3區域
12:閘極電極
14:閘極絕緣層
16:源極電極
18:汲極電極
20:障壁層
20a:第1高鈦濃度部分
20b:第1高鋁濃度部分
20c:第2高鈦濃度部分
20d:第2高鋁濃度部分
20e:第3高鈦濃度部分
22:接觸層
24:第1絕緣層
26:第2絕緣層
32:層間絕緣層
40:配線層
42:接觸插塞
44:層間絕緣層
71:胞電極
72:平板電極
73:電容器絕緣膜
100:電晶體
200:電晶體
201:電容器
210:記憶胞陣列
212:字元線驅動器電路
214:列解碼器電路
215:感測放大器電路
217:行解碼器電路
221:控制電路
250:矽基板
260:層間絕緣層
300:半導體記憶體
400:接觸構造
500:電晶體
A:路徑
B:路徑
BL:位元線
BLx:位元線
C:路徑
MC1:第1記憶胞
MC2:第2記憶胞
PL:平板電極線
WL:字元線
WLx:字元線
WLy:字元線
圖1係第1實施形態之半導體裝置之模式剖視圖。
圖2係第1實施形態之半導體裝置之一部分放大模式剖視圖。
圖3係第1實施形態之半導體裝置之作用及效果之說明圖。
圖4係第2實施形態之半導體裝置之模式剖視圖。
圖5係第2實施形態之半導體裝置之模式剖視圖。
圖6係第3實施形態之半導體記憶裝置之方塊圖。
圖7係第3實施形態之半導體記憶裝置之記憶胞陣列之模式剖視圖。
圖8係第3實施形態之半導體記憶裝置之記憶胞陣列之模式剖視圖。
圖9係第3實施形態之半導體記憶裝置之第1記憶胞之模式剖視圖。
圖10係第3實施形態之半導體記憶裝置之第2記憶胞之模式剖視圖。
圖11係第4實施形態之半導體裝置之模式剖視圖。
圖12係第5實施形態之半導體裝置之模式剖視圖。
圖13係第5實施形態之半導體裝置之模式剖視圖。
以下，一面參照圖式，一面說明本發明之實施形態。另，以下之說明中，對相同或類似構件等標註相同符號，對說明過一次之構件等適當省略其說明。
又，本說明書中，為方便起見，有時使用「上」或「下」等用語。「上」或「下」只不過為顯示圖式內之相對位置關係之用語，並非規定相對於重力之位置關係之用語。
構成本說明書中之半導體裝置及半導體記憶裝置之構件之化學組成之定性分析及定量分析可藉由例如以下方法進行：次級離子質譜法(Secondary Ion Mass Spectrometry：SIMS)、能量分散式X射線光譜法(Energy Dispersive X-ray Spectroscopy：EDX)、拉塞福背向散射譜法(Rutherford Back-Scattering Spectroscopy：RBS)、電子能量損失能譜法(Electron Energy-Loss Spectroscopy：EELS)。又，可使用例如透過型電子顯微鏡(Transmission Electron Microscope：TEM)測定構成半導體裝置之構件之厚度、構件間之距離、結晶粒徑等。
(第1實施形態)第1實施形態之半導體裝置具備：氧化物半導體層，其包含第1區域、第2區域、及第1區域與第2區域間之第3區域；閘極電極；閘極絕緣層，其設置於第3區域與閘極電極間；第1電極，其電性連接於第1區域；第2電極，其電性連接於第2區域；第1導電層，其設置於第1區域與第1電極間、及第2區域與第2電極間之至少一個位置，包含選自由鈦(Ti)、釩(V)、鋯(Zr)、鈮(Nb)及鉻(Cr)所組成之群之至少一種金屬元素、鋁(Al)及氮(N)，且包含第1部分與第2部分，第1部分位於第2部分與氧化物半導體層間，或第2部分位於第1部分與氧化物半導體層間，第1部分之至少一種金屬元素之原子濃度高於第1部分之鋁原子濃度，第2部分之鋁原子濃度高於第2部分之至少一種金屬元素之原子濃度；及第2導電層，其設置於氧化物半導體層與第1導電層間，包含選自由銦(In)、鋅(Zn)、錫(Sn)及鎘(Cd)所組成之群之至少一種元素與氧(O)。
圖1係第1實施形態之半導體裝置之模式剖視圖。
第1實施形態之半導體裝置為電晶體100。電晶體100為於氧化物半導體層形成通道之氧化物半導體電晶體。電晶體100為於形成通道之氧化物半導體層之下側設置有閘極電極，於上側設置有源極電極及汲極電極之所謂底閘極型電晶體。電晶體100係將電子作為載子之n通道型電晶體。
電晶體100具備氧化物半導體層10、閘極電極12、閘極絕緣層14、源極電極16、汲極電極18、障壁層20、接觸層22、第1絕緣層24及第2絕緣 層26。
源極電極16為第1電極之一例。汲極電極18為第2電極之一例。障壁層20為第1導電層之一例。接觸層22為第2導電層之一例。
於氧化物半導體層10，形成於電晶體100之接通動作時成為電流路徑之通道。將通道中電子流動之方向稱為通道長度方向。圖1中以兩箭頭表示通道長度方向。
氧化物半導體層10為氧化物半導體。氧化物半導體層10為金屬氧化物。氧化物半導體層10例如為非晶質。
氧化物半導體層10包含例如鎵(Ga)與鋁(Al)中之至少一者、銦(In)、及鋅(Zn)。銦、鎵、鋁及鋅之原子濃度總和相對於氧化物半導體層10中所含之金屬元素之原子濃度總和之比例如為90%以上。又，銦、鎵、鋁及鋅之原子濃度總和相對於氧化物半導體層10中所含之氧以外元素之原子濃度總和之比例如為90%以上。例如，氧化物半導體層10中，除氧以外之元素中不存在具有大於銦、鎵、鋁及鋅之任一者之原子濃度之元素。
氧化物半導體層10具有第1區域10a、第2區域10b及第3區域10c。第3區域10c為第1區域10a與第2區域10b間之區域。
氧化物半導體層10包含例如氧缺陷。氧化物半導體層10中之氧缺陷 作為施體發揮功能。
氧化物半導體層10之厚度例如為10nm以上100nm以下。
氧化物半導體層10藉由例如原子層沈積法(Atomic Layer Deposition 法：ALD法)形成。
閘極電極12設置於氧化物半導體層10之下側。閘極電極12例如為金屬、金屬化合物或半導體。閘極電極12例如為氮化鈦(TiN)或鎢(W)。閘極電極12之閘極長度例如為20nm以上100nm以下。閘極電極12之閘極長度為閘極電極12之通道長度方向之長度。
閘極絕緣層14設置於氧化物半導體層10與閘極電極12間。閘極絕緣層14設置於第3區域10c與閘極電極12間。
閘極絕緣層14例如為氧化物或氮氧化物。閘極絕緣層14例如為氧化矽或氧化鋁。閘極絕緣層14之厚度例如為2nm以上10nm以下。
另，亦可於氧化物半導體層10與閘極絕緣層14間，設置與閘極絕緣層14不同材料之未圖示之氧化物層。
源極電極16設置於氧化物半導體層10之上側。氧化物半導體層10被夾於閘極電極12與源極電極16間。
源極電極16設置於第1區域10a之上側。源極電極16電性連接於第1區域10a。
源極電極16例如為金屬或金屬化合物。源極電極16例如為具有與障壁層20不同之化學組成之金屬。
源極電極16例如為鈦、氮化鈦、鎢、氮化鎢、銅、鋁、鉭、氮化鉭、或鉬。
汲極電極18設置於氧化物半導體層10之上側。氧化物半導體層10被夾於閘極電極12與汲極電極18間。
汲極電極18設置於第2區域10b之上側。汲極電極18電性連接於第2區域10b。
汲極電極18例如為鈦、氮化鈦、鎢、氮化鎢、銅、鋁、鉭、氮化鉭、或鉬。
障壁層20設置於氧化物半導體層10與源極電極16間。障壁層20設置於第1區域10a與源極電極16間。障壁層20例如與源極電極16相接。障壁層20作為自氧化物半導體層10向源極電極16側擴散之氧之擴散障壁發揮功能。
障壁層20設置於氧化物半導體層10與汲極電極18間。障壁層20設置於第2區域10b與汲極電極18間。障壁層20例如與汲極電極18相接。障壁層20作為自氧化物半導體層10向汲極電極18側擴散之氧之擴散障壁發揮功能。
障壁層20包含選自由鈦(Ti)、釩(V)、鋯(Zr)、鈮(Nb)及鉻(Cr)所組成之群之至少一種金屬元素、鋁(Al)、及氮(N)。障壁層20所含之鋁(Al)及氮(N)以外元素之原子濃度中，上述至少一種金屬元素之原子濃度最高。以下，亦將上述至少一種金屬元素簡記作金屬元素。
障壁層20為包含鋁(Al)之上述至少一種金屬元素之氮化物。
障壁層20之鋁原子濃度相對於金屬元素之原子濃度與鋁原子濃度之和的比例為例如10%以上50%以下。
障壁層20之厚度例如較接觸層22之厚度薄。障壁層20之厚度及接觸層22之厚度為自氧化物半導體層10朝向源極電極16之方向之厚度。
障壁層20之厚度例如為接觸層22之厚度之二分之一以下。障壁層20之厚度例如為1nm以上10nm以下。
以下，以障壁層20所含之金屬元素為鈦(Ti)之情形為例進行說明。以 障壁層20為包含鋁(Al)之氮化鈦之情形為例進行說明。
圖2係第1實施形態之半導體裝置之一部分放大模式剖視圖。圖2係包含障壁層20之剖視圖。
障壁層20包含第1高鈦濃度部分20a、第1高鋁濃度部分20b、第2高鈦濃度部分20c、第2高鋁濃度部分20d、及第3高鈦濃度部分20e。
第1高鈦濃度部分20a為第1部分之一例。第1高鋁濃度部分20b為第2部分之一例。第2高鈦濃度部分20c為第3部分之一例。第2高鋁濃度部分20d為第4部分之一例。
第1高鈦濃度部分20a之鈦原子濃度高於鋁原子濃度。第2高鈦濃度部分20c之鈦原子濃度高於鋁原子濃度。第3高鈦濃度部分20e之鈦原子濃度高於鋁原子濃度。
第1高鈦濃度部分20a、第2高鈦濃度部分20c及第3高鈦濃度部分20e可包含鋁，亦可不包含鋁。
第1高鋁濃度部分20b之鋁原子濃度高於鈦原子濃度。第2高鋁濃度部分20d之鋁原子濃度高於鈦原子濃度。
第1高鋁濃度部分20b及第2高鋁濃度部分20d可包含鈦，亦可不包含 鈦。
第1高鈦濃度部分20a位於第1高鋁濃度部分20b與氧化物半導體層10間。第1高鈦濃度部分20a位於第1高鋁濃度部分20b與接觸層22間。
第1高鋁濃度部分20b位於第1高鈦濃度部分20a與第2高鈦濃度部分20c間。第2高鈦濃度部分20c位於第1高鋁濃度部分20b與第2高鋁濃度部分20d間。第2高鋁濃度部分20d位於第2高鈦濃度部分20c與第3高鈦濃度部分20e間。
第1高鈦濃度部分20a例如與接觸層22相接。第3高鈦濃度部分20e例如與源極電極16相接。
第1高鈦濃度部分20a、第1高鋁濃度部分20b、第2高鈦濃度部分20c、第2高鋁濃度部分20d及第3高鈦濃度部分20e之厚度分別為例如0.2nm以上0.5nm以下。第1高鈦濃度部分20a、第1高鋁濃度部分20b、第2高鈦濃度部分20c、第2高鋁濃度部分20d及第3高鈦濃度部分20e之厚度為自接觸層22朝向源極電極16之方向之厚度。
如圖2所示，障壁層20具備交替重複高鈦濃度部分與高鋁濃度部分之構造。另，圖2中，以高鈦濃度部分之數量為3個，高鋁濃度部分之數量為2個之情形為例進行了說明，但高鈦濃度部分之數量及高鋁濃度部分之數量只要各為1個以上即可，並非特別限定者。
障壁層20藉由例如ALD法形成。障壁層20藉由利用例如ALD法，交替重複供給鈦(Ti)材料氣體與氨氣(NH3)之第1處理、及供給鋁(Al)材料氣體與氨氣(NH3)之第2處理而形成。藉由重複第1處理及第2處理，交替形成高鈦濃度部分與高鋁濃度部分。
接觸層22設置於氧化物半導體層10與障壁層20間。接觸層22設置於第1區域10a與源極電極16間。又，接觸層22設置於第2區域10b與汲極電極18間。
接觸層22例如與障壁層20相接。接觸層22例如與氧化物半導體層10相接。接觸層22例如與第1區域10a相接。接觸層22例如與第2區域10b相接。
接觸層22具備降低第1區域10a與源極電極16間之電阻之功能。接觸層22具備降低第2區域10b與汲極電極18間之電阻之功能。
接觸層22包含選自由銦(In)、鋅(Zn)、錫(Sn)、及鎘(Cd)所組成之群之至少一種元素與氧(O)。接觸層22為氧化物。接觸層22為金屬氧化物。
接觸層22包含例如銦(In)及錫(Sn)。接觸層22例如為包含銦(In)及錫(Sn)之氧化物。
接觸層22之厚度例如較障壁層20之厚度厚。接觸層22之厚度及障壁層20之厚度為自氧化物半導體層10朝向源極電極16之方向之厚度。
接觸層22之厚度例如為障壁層20之厚度之2倍以上。接觸層22之厚度例如為5nm以上30nm以下。
接觸層22藉由例如濺鍍法或ALD法形成。
第1絕緣層24設置於氧化物半導體層10之下側。第1絕緣層24例如為氧化物、氮化物或氮氧化物。第1絕緣層24例如為氧化矽、氮化矽或氮氧化矽。
第2絕緣層26設置於氧化物半導體層10之上側。第2絕緣層26設置於源極電極16與汲極電極18間。
第2絕緣層26將源極電極16與汲極電極18電性分離。第2絕緣層26例如為氧化物、氮化物或氮氧化物。第2絕緣層26例如為氧化矽、氮化矽或氮氧化矽。
以下，針對第1實施形態之半導體裝置之作用及效果進行說明。
例如，將氧化物半導體電晶體應用於記憶胞之開關電晶體之情形時，氧化物半導體電晶體歷經伴隨形成記憶胞或配線之熱處理。有因歷經 熱處理，而產生氧化物半導體電晶體之閾值電壓變動情況。
氧化物半導體電晶體之閾值電壓變動係因形成通道之氧化物半導體層中之氧逃逸至源極電極或汲極電極之側而產生。因氧化物半導體層中之氧逃逸，於氧化物半導體層中產生氧缺陷。
氧缺陷於氧化物半導體層中作為施體發揮功能。因此，例如氧化物半導體電晶體為n通道型電晶體之情形時，當產生氧缺陷時，氧化物半導體電晶體之閾值電壓降低。
第1實施形態之電晶體100於氧化物半導體層10與源極電極16間、及氧化物半導體層10與汲極電極18間，具備抑制氧擴散之障壁層20。藉由具備障壁層20，抑制氧化物半導體層10中之氧逃逸至源極電極16或汲極電極18之側。因此，抑制電晶體100之閾值電壓變動。
圖3係第1實施形態之半導體裝置之作用及效果之說明圖。圖3顯示形成障壁層20之包含鋁之氮化鈦(以下為含鋁之氮化鈦)之結晶構造。
氮化鈦之結晶構造為氯化鈉型結晶構造。含鋁之氮化鈦之結晶構造亦同樣為氯化鈉型結晶構造。
形成障壁層20之含鋁之氮化鈦中，例如如圖3所示，交替積層有由鈦原子與氮原子構成之原子層、及由鋁原子與氮原子構成之原子層。由鈦原 子與氮原子構成之原子層例如與第1高鈦濃度部分20a、第2高鈦濃度部分20c及第3高鈦濃度部分20e對應。又，由鋁原子與氮原子構成之原子層例如與第1高鋁濃度部分20b、及第2高鋁濃度部分20d對應。
含鋁之氮化鈦中所含之氧原子於晶格間位置穩定。由2個鈦原子、2個鋁原子及4個氮原子構成之正四面體之重心為氧原子之穩定位置。
為了使氧原子移動至相鄰之穩定位置，存在應越過之3種過渡狀態。3種過渡狀態為由2個鈦原子與2個氮原子包圍之第1過渡狀態、由1個鈦原子、1個鋁原子及2個氮原子包圍之第2過渡狀態、及由2個鋁原子與2個氮原子包圍之第3過渡狀態。
為了使氧原子移動至相鄰之穩定位置，存在經過3種過渡狀態各者之3種路徑。3種路徑為圖3所示之路徑A、路徑B及路徑C。
路徑A經過第1過渡狀態。路徑B經過第2過渡狀態。路徑C經過第3過渡狀態。
藉由由發明者進行之模擬，明確路徑A之擴散障壁為4.8eV，路徑B之擴散障壁為1.5eV，路徑C之擴散障壁為1.4eV。不包含鋁之氮化鈦之情形時，氧原子移動至相鄰之穩定位置之路徑之擴散障壁為0.9eV。
藉由使氧化鈦含有鋁，氧原子移動至相鄰之穩定位置之路徑之擴散 障壁變高。因此，藉由使氧化鈦含有鋁，可抑制氧擴散。尤其，藉由具備由2個鈦原子與2個氮原子包圍之第1過渡狀態，可有效抑制氧擴散。
認為藉由使氧化鈦含有鋁而氧原子之擴散障壁變高是因為含有鋁會使得結晶之晶格常數變小。
第1實施形態之電晶體100之障壁層20自接觸層22朝向源極電極16或汲極電極18，交替積層高鈦濃度部分與高鋁濃度部分。藉由使高鈦濃度部分具備高擴散障壁之第1過渡狀態，抑制氧自接觸層22向源極電極16或汲極電極18擴散。因此，抑制氧化物半導體層10中之氧逃逸至源極電極16或汲極電極18之側。因此，抑制電晶體100之閾值電壓變動。
另，圖3中，例示出高鈦濃度部分與高鋁濃度部分之各者由1個原子層構成之情形，但高鈦濃度部分與高鋁濃度部分並非限定於1個原子層者。例如，高鈦濃度部分與高鋁濃度部分之各者亦可由複數個原子層構成。又，高鈦濃度部分中亦可包含鋁原子。又，高鋁濃度部分中亦可包含鈦原子。
障壁層20之鋁原子濃度相對於金屬元素之原子濃度與鋁原子濃度之和的比例較佳為10%以上50%以下，更佳為20%以上40%以下。藉由高於上述下限值，障壁層20可具備一定量之第1至第3過渡狀態，抑制氧擴散效果提高。又，藉由低於上述上限值，障壁層20可具備一定量之第1過渡狀態，抑制氧擴散效果提高。又，藉由低於上述上限值，可降低障壁層20 之電阻，降低源極電極16與氧化物半導體層10間之電阻。又，可降低汲極電極18與氧化物半導體層10間之電阻。
障壁層20之厚度較佳為1nm以上10nm以下，更佳為2nm以上8nm以下，進而佳為5nm以下。藉由高於上述下限值，抑制氧擴散效果提高。藉由低於上述上限值，可降低障壁層20之電阻，降低源極電極16與氧化物半導體層10間之電阻。又，可降低汲極電極18與氧化物半導體層10間之電阻。
較佳為第1高鈦濃度部分20a與接觸層22相接。藉由於最靠近接觸層22之處設置高擴散障壁之第1過渡狀態，而抑制氧自接觸層22向障壁層20侵入。
例如，第1高鋁濃度部分20b與接觸層22相接之情形時，有第1高鋁濃度部分20b被氧化，形成高電阻之氧化鋁之虞。藉由第1高鈦濃度部分20a與接觸層22相接，可抑制氧化鋁之形成。
第1實施形態之電晶體100於氧化物半導體層10與障壁層20間，具備接觸層22。藉由具備接觸層22，例如與不設置接觸層22而將障壁層20直接與氧化物半導體層10相接之情形相比，接觸電阻降低。
電晶體100之接觸層22為包含選自由銦(In)、鋅(Zn)、錫(Sn)、及鎘(Cd)所組成之群之至少一種元素與氧(O)之氧化物。藉由接觸層22為包含 選自由銦(In)、鋅(Zn)、錫(Sn)、及鎘(Cd)所組成之群之至少一種元素與氧(O)之氧化物，可抑制於氧化物半導體層10與接觸層22間，因熱處理而形成高電阻之反應生成物。因此，可降低氧化物半導體層10與接觸層22間之接觸電阻。
基於降低氧化物半導體層10與接觸層22間之接觸電阻之觀點，接觸層22較佳為包含銦(In)及錫(Sn)之氧化物。
障壁層20之厚度較佳為較接觸層22之厚度薄。障壁層20之厚度較佳為接觸層22之厚度之二分之一以下，更佳為三分之一以下。
接觸層22之厚度較佳為較障壁層20之厚度厚。接觸層22之厚度較佳為障壁層20之厚度之2倍以上，更佳為3倍以上。
障壁層20之電阻率例如高於接觸層22之電阻率。藉由使障壁層20之厚度較接觸層22之厚度薄，換言之，使接觸層22之厚度較障壁層20之厚度厚，例如可降低源極電極16與氧化物半導體層10間之電阻。又，可降低汲極電極18與氧化物半導體層10間之電阻。
另，作為金屬元素，已以鈦(Ti)為例進行說明，但作為金屬元素，應用釩(V)、鋯(Zr)、鈮(Nb)或鉻(Cr)取代鈦(Ti)，亦可獲得與鈦之情形相同之作用及效果。釩(V)、鋯(Zr)、鈮(Nb)及鉻(Cr)各者之氮化物與鈦同樣，具備氯化鈉型結晶構造。
以上，根據第1實施形態，實現抑制熱處理後之閾值電壓變動，具備高耐熱性之氧化物半導體電晶體。
(第2實施形態)第2實施形態之半導體裝置於閘極電極包圍氧化物半導體層之點，與第1實施形態之半導體裝置不同。以下，有對與第1實施形態重複之內容，省略一部分描述之情形。
圖4、圖5係第2實施形態之半導體裝置之模式剖視圖。圖5係圖4之AA’剖視圖。圖4中，將水平方向稱為第1方向，將深度方向稱為第2方向，將上下方向稱為第3方向。
第2實施形態之半導體裝置為電晶體200。電晶體200為於氧化物半導體形成通道之氧化物半導體電晶體。電晶體200為閘極電極包圍形成通道之氧化物半導體層而設之所謂環繞閘極式電晶體(SGT，Surrounding Gate Transistor)。電晶體200為所謂縱型電晶體。
電晶體200具備氧化物半導體層10、閘極電極12、閘極絕緣層14、源極電極16、汲極電極18、障壁層20、接觸層22、層間絕緣層32。源極電極16為第1電極之一例。汲極電極18為第2電極之一例。障壁層20為第1導電層之一例。接觸層22為第2導電層之一例。
氧化物半導體層10設置於源極電極16與汲極電極18間。於氧化物半 導體層10，形成於電晶體200之接通動作時成為電流路徑之通道。氧化物半導體層10於第3方向延伸。氧化物半導體層10為於第3方向延伸之柱狀。氧化物半導體層10例如為圓柱狀。
將通道中電子流動之方向稱為通道長度方向。第3方向為電晶體200之通道長度方向。
氧化物半導體層10為氧化物半導體。氧化物半導體層10為金屬氧化物。氧化物半導體層10例如為非晶質。
氧化物半導體層10包含例如鎵(Ga)與鋁(Al)中之至少一者、銦(In)、及鋅(Zn)。銦、鎵、鋁及鋅之原子濃度總和相對於氧化物半導體層10中所含之金屬元素之原子濃度總和的比例如為90%以上。又，銦、鎵、鋁及鋅之原子濃度總和相對於氧化物半導體層10中所含之氧以外元素之原子濃度總和的比例如為90%以上。例如，氧化物半導體層10中，除氧以外之元素中不存在具有大於銦、鎵、鋁及鋅之任一者之原子濃度之元素。
氧化物半導體層10具有第1區域10a、第2區域10b及第3區域10c。第3區域10c為第1區域10a與第2區域10b間之區域。
氧化物半導體層10例如包含氧缺陷。氧化物半導體層10中之氧缺陷作為施體發揮功能。
氧化物半導體層10之第1方向之寬度例如為20nm以上100nm以下。氧化物半導體層10之第3方向之長度例如為80nm以上200nm以下。
閘極電極12包圍氧化物半導體層10而設。閘極電極12設置於氧化物半導體層10周圍。
閘極電極12例如為金屬、金屬化合物或半導體。閘極電極12例如為氮化鈦(TiN)或鎢(W)。閘極電極12之閘極長度例如為20nm以上100nm以下。閘極電極12之閘極長度為閘極電極12之第3方向之長度。
閘極絕緣層14設置於氧化物半導體層10與閘極電極12間。閘極絕緣層14包圍氧化物半導體層10而設。閘極絕緣層14設置於第3區域10c與閘極電極12間。
閘極絕緣層14例如為氧化物或氮氧化物。閘極絕緣層14例如為氧化矽或氧化鋁。閘極絕緣層14之厚度例如為2nm以上10nm以下。
另，亦可於氧化物半導體層10與閘極絕緣層14間，設置與閘極絕緣層14不同材料之未圖示之氧化物層。
源極電極16設置於氧化物半導體層10之下側。源極電極16設置於第1區域10a之下側。源極電極16電性連接於第1區域10a。
源極電極16例如為金屬或金屬化合物。源極電極16例如為具有與障壁層20不同化學組成之金屬。
源極電極16例如為鈦、氮化鈦、鎢、氮化鎢、銅、鋁、鉭、氮化鉭、或鉬。
汲極電極18設置於氧化物半導體層10之上側。汲極電極18設置於第2區域10b之上側。汲極電極18電性連接於第2區域10b。
汲極電極18例如為鈦、氮化鈦、鎢、氮化鎢、銅、鋁、鉭、氮化鉭、或鉬。
障壁層20設置於氧化物半導體層10與源極電極16間。障壁層20設置於第1區域10a與源極電極16間。障壁層20例如與源極電極16相接。障壁層20作為自氧化物半導體層10向源極電極16側擴散之氧之擴散障壁發揮功能。
障壁層20設置於氧化物半導體層10與汲極電極18間。障壁層20設置於第2區域10b與汲極電極18間。障壁層20例如與汲極電極18相接。障壁層20作為自氧化物半導體層10向汲極電極18側擴散之氧之擴散障壁發揮功能。
障壁層20包含選自由鈦(Ti)、釩(V)、鋯(Zr)、鈮(Nb)及鉻(Cr)所組 成之群之至少一種金屬元素、鋁(Al)、及氮(N)。障壁層20所含之鋁(Al)及氮(N)以外元素之原子濃度中，上述至少一種金屬元素之原子濃度最高。以下，亦將上述至少一種金屬元素簡記作金屬元素。
障壁層20為包含鋁(Al)之上述至少一種金屬元素之氮化物。
障壁層20之鋁原子濃度相對於金屬元素之原子濃度與鋁原子濃度之和的比例為例如10%以上50%以下。
障壁層20之厚度例如較接觸層22之厚度薄。障壁層20之厚度及接觸層22之厚度為自氧化物半導體層10朝向源極電極16之方向之厚度。
障壁層20之厚度例如為接觸層22之厚度之二分之一以下。障壁層20之厚度例如為1nm以上10nm以下。
障壁層20包含第1高鈦濃度部分20a、第1高鋁濃度部分20b、第2高鈦濃度部分20c、第2高鋁濃度部分20d、及第3高鈦濃度部分20e。
第1高鈦濃度部分20a為第1部分之一例。第1高鋁濃度部分20b為第2部分之一例。第2高鈦濃度部分20c為第3部分之一例。第2高鋁濃度部分20d為第4部分之一例。
接觸層22設置於氧化物半導體層10與障壁層20間。接觸層22設置於 第1區域10a與源極電極16間。又，接觸層22設置於第2區域10b與汲極電極18間。
接觸層22例如與障壁層20相接。接觸層22例如與氧化物半導體層10相接。接觸層22例如與第1區域10a相接。接觸層22例如與第2區域10b相接。
接觸層22具備降低第1區域10a與源極電極16間之電阻之功能。接觸層22具備降低第2區域10b與汲極電極18間之電阻之功能。
接觸層22包含選自由銦(In)、鋅(Zn)、錫(Sn)、及鎘(Cd)所組成之群之至少一種元素與氧(O)。接觸層22為氧化物。
接觸層22包含例如銦(In)及錫(Sn)。接觸層22例如為包含銦(In)及錫(Sn)之氧化物。
接觸層22之厚度例如較障壁層20之厚度厚。接觸層22之厚度及障壁層20之厚度為自氧化物半導體層10朝向源極電極16之方向之厚度。
接觸層22之厚度例如為障壁層20之厚度之2倍以上。接觸層22之厚度例如為5nm以上30nm以下。
層間絕緣層32設置於閘極電極12、源極電極16及汲極電極18周圍。 層間絕緣層32例如為氧化物、氮化物或氮氧化物。層間絕緣層32例如為氧化矽、氮化矽或氮氧化矽。
以上，根據第2實施形態，與第1實施形態同樣，實現抑制熱處理後之閾值電壓變動，具備高耐熱性之氧化物半導體電晶體。又，根據第2實施形態，由於為SGT，故可於每單位面積以較高密度配置電晶體。
(第3實施形態)第3實施形態之半導體記憶裝置具備：於第1方向延伸之第1配線、於與第1方向交叉之第2方向延伸之第2配線、及記憶胞，記憶胞具備：氧化物半導體層，其包含第1區域、第2區域、及第1區域與第2區域間之第3區域，第1區域電性電性連接於第1配線，第3區域由第2配線之一部分包圍；閘極絕緣層，其設置於第3區域與第2配線之一部分間；電容器，其電性連接於第2區域；第1導電層，其設置於第1區域與第1配線間、及第2區域與電容器間之至少一個位置，包含選自由鈦(Ti)、釩(V)、鋯(Zr)、鈮(Nb)及鉻(Cr)所組成之群之至少一種金屬元素、鋁(Al)及氮(N)，且包含第1部分與第2部分，第1部分位於第2部分與氧化物半導體層間，或第2部分位於第1部分與氧化物半導體層間，第1部分之至少一種金屬元素之原子濃度高於第1部分之鋁原子濃度，第2部分之鋁原子濃度高於第2部分之至少一種金屬元素之原子濃度；及第2導電層，其設置於氧化物半導體層與第1導電層間，包含選自由銦(In)、鋅(Zn)、錫(Sn)及鎘(Cd)所組成之群之至少一種元素與氧(O)。以下，有對於與第1或第2實施形態重複之內容，省略部分描述之情形。
第3實施形態之半導體記憶裝置為半導體記憶體300。第3實施形態之半導體記憶裝置為動態隨機存取記憶體(DRAM，Dynamic Random Access Memory)。半導體記憶體300使用第2實施形態之電晶體200，作為DRAM之記憶胞之開關電晶體。
圖6係第3實施形態之半導體記憶裝置之方塊圖。
如圖6所示，半導體記憶體300具備記憶胞陣列210、字元線驅動器電路212、列解碼器電路214、感測放大器電路215、行解碼器電路217及控制電路221。
圖7、圖8係第3實施形態之半導體記憶裝置之記憶胞陣列之模式剖視圖。圖7係包含第1方向與第3方向之面之剖視圖，圖8係包含第2方向與第3方向之面之剖視圖。第1方向與第2方向交叉。第1方向與第2方向例如垂直。第3方向為相對於第1方向及第2方向垂直之方向。第3方向例如為相對於基板垂直之方向。
第3實施形態之記憶胞陣列210具備立體配置有記憶胞之三維構造。圖7、圖8中由虛線包圍之區域分別表示1個記憶胞。
記憶胞陣列210具備矽基板250。
記憶胞陣列210於矽基板250之上，具備例如複數個位元線BL與複數 個字元線WL。位元線BL於第1方向延伸。字元線WL於第2方向延伸。
位元線BL與字元線WL例如垂直交叉。於位元線BL與字元線WL交叉之區域配置記憶胞。記憶胞包含第1記憶胞MC1及第2記憶胞MC2。第1記憶胞MC1及第2記憶胞MC2為記憶胞之一例。
連接於第1記憶胞MC1及第2記憶胞MC2之位元線BL為位元線BLx。位元線BLx為第1配線之一例。連接於第1記憶胞MC1之字元線WL為字元線WLx。字元線WLx為第2配線之一例。
連接於第2記憶胞MC2之字元線WL為字元線WLy。字元線WLx設置於位元線BLx之一側。字元線WLy設置於位元線BLx之另一側。
記憶胞陣列210具有複數條平板電極線PL。平板電極線PL連接於各記憶胞之平板電極72。
記憶胞陣列210為了將各配線及各電極電性分離而具備層間絕緣層260。
複數個字元線WL電性連接於列解碼器電路214。複數個位元線BL電性連接於感測放大器電路215。
列解碼器電路214具備依照輸入之列位址信號選擇字元線WL之功 能。字元線驅動器電路212具備對由列解碼器電路214選擇之字元線WL施加特定電壓之功能。
行解碼器電路217具備依照輸入之行位址信號選擇位元線BL之功能。感測放大器電路215具備對由行解碼器電路217選擇之位元線BL施加特定電壓之功能。又，具備檢測位元線BL之電位並放大之功能。
控制電路221具備控制字元線驅動器電路212、列解碼器電路214、感測放大器電路215、行解碼器電路217及未圖示之其他電路之功能。
字元線驅動器電路212、列解碼器電路214、感測放大器電路215、行解碼器電路217及控制電路221等電路例如由未圖示之電晶體或配線層構成。電晶體例如使用矽基板250形成。
位元線BL及字元線WL例如為金屬。位元線BL及字元線WL例如為氮化鈦、鎢、或氮化鈦與鎢之積層構造。
圖9係第3實施形態之半導體記憶裝置之第1記憶胞之模式剖視圖。圖10係第3實施形態之半導體記憶裝置之第2記憶胞之模式剖視圖。
第1記憶胞MC1設置於矽基板250與位元線BLx間。於矽基板250與第2記憶胞MC2間設有位元線BLx。
第1記憶胞MC1設置於位元線BLx之下側。第2記憶胞MC2設置於位元線BLx之上側。
第1記憶胞MC1設置於位元線BLx之一側。第2記憶胞MC2設置於位元線BLx之另一側。
第2記憶胞MC2具有使第1記憶胞MC1上下反轉之構造。第1記憶胞MC1及第2記憶胞MC2各自具備電晶體200及電容器201。
電晶體200具備氧化物半導體層10、閘極電極12、閘極絕緣層14、源極電極16、汲極電極18、障壁層20及接觸層22。閘極電極12為第2配線之一部分之一例。源極電極16為第1電極之一例。汲極電極18為第2電極之一例。障壁層20為第1導電層之一例。接觸層22為第2導電層之一例。電晶體200具備與第2實施形態之電晶體200相同之構成。
氧化物半導體層10具有第1區域10a、第2區域10b及第3區域10c。第3區域10c為第1區域10a與第2區域10b間之區域。第3區域10c由閘極電極12包圍。閘極電極12視作字元線WL之一部分。
障壁層20包含第1高鈦濃度部分20a、第1高鋁濃度部分20b、第2高鈦濃度部分20c、第2高鋁濃度部分20d、及第3高鈦濃度部分20e。
第1高鈦濃度部分20a為第1部分之一例。第1高鋁濃度部分20b為第2 部分之一例。第2高鈦濃度部分20c為第3部分之一例。第2高鋁濃度部分20d為第4部分之一例。
電容器201具備胞電極71、平板電極72及電容器絕緣膜73。胞電極71及平板電極72例如為氮化鈦。又，電容器絕緣膜73例如具有氧化鋯、氧化鋁、氧化鋯之積層構造。
電容器201電性連接於第1記憶胞MC1及第2記憶胞MC2之氧化物半導體層10之一端。電容器201之胞電極71連接於汲極電極18。平板電極72連接於平板電極線PL。
源極電極16連接於位元線BL。閘極電極12連接於字元線WL。
另，圖7、圖8、圖9、圖10中，以位元線BL與源極電極16、及字元線WL與閘極電極12由相同材料同時形成之情形為例予以顯示。位元線BL與源極電極16及字元線WL與閘極電極12亦可為由各不相同之材料分開形成者。
於第1記憶胞MC1之氧化物半導體層10之與連接電容器201之端部為相反側之端部(另一端)，電性連接有位元線BLx。於第2記憶胞MC2之氧化物半導體層10之與連接電容器201之端部為相反側之端部(另一端)，電性連接有位元線BLx。
於第1記憶胞MC1之閘極電極12，電性連接字元線WLx。又，於第2記憶胞MC2之閘極電極12，電性連接字元線WLy。
電晶體200於氧化物半導體層10與源極電極16及汲極電極18間具備障壁層20。又，於氧化物半導體層10與障壁層20間具備接觸層22。
使用氧化物半導體電晶體作為DRAM之記憶胞之開關電晶體之情形時，形成電晶體後施加高溫且長時間之熱處理。熱處理例如為用以形成電容器之熱處理。因高溫且長時間之熱處理，容易產生氧化物半導體電晶體之閾值電壓變動。
電晶體200於氧化物半導體層10與源極電極16及汲極電極18間具備障壁層20。因此，即使形成電晶體後施加高溫且長時間之熱處理，亦抑制閾值電壓變動。
又，電晶體200於氧化物半導體層10與障壁層20間具備接觸層22。因此，接觸電阻降低。因此，電晶體200之接通電流增加。
根據第3實施形態，藉由使用第2實施形態之電晶體200作為DRAM之開關電晶體，實現抑制熱處理後之閾值電壓變動，具備高耐熱性之半導體記憶體。
(第4實施形態)第4實施形態之半導體裝置具備：氧化物半導體層； 電極；第1導電層，其設置於氧化物半導體層與電極間，包含選自由鈦(Ti)、釩(V)、鋯(Zr)、鈮(Nb)及鉻(Cr)所組成之群之至少一種金屬元素、鋁(Al)及氮(N)，且包含第1部分與第2部分，第1部分位於第2部分與氧化物半導體層間，或第2部分位於第1部分與氧化物半導體層間，第1部分之至少一種金屬元素之原子濃度高於第1部分之鋁原子濃度，第2部分之鋁原子濃度高於第2部分之至少一種金屬元素之原子濃度；及第2導電層，其設置於氧化物半導體層與第1導電層間，包含選自由銦(In)、鋅(Zn)、錫(Sn)及鎘(Cd)所組成之群之至少一種元素與氧(O)。
圖11係第4實施形態之半導體裝置之模式剖視圖。
第4實施形態之半導體裝置包含接觸構造400。接觸構造400具備氧化物半導體層10、障壁層20、接觸層22、配線層40、接觸插塞42、層間絕緣層44。障壁層20為第1導電層之一例。接觸層22為第2導電層之一例。接觸插塞42為電極之一例。
氧化物半導體層10為氧化物半導體。氧化物半導體層10為金屬氧化物。氧化物半導體層10例如為非晶質。
氧化物半導體層10包含例如鎵(Ga)與鋁(Al)中之至少一者、銦(In)、及鋅(Zn)。銦、鎵、鋁及鋅之原子濃度總和相對於氧化物半導體層10中所含之金屬元素之原子濃度總和之比例如為90%以上。又，銦、鎵、鋁及鋅之原子濃度總和相對於氧化物半導體層10中所含之氧以外之元素之原子濃 度總和之比例如為90%以上。例如，氧化物半導體層10中，除氧以外之元素中不存在具有大於銦、鎵、鋁及鋅之任一者之原子濃度之元素。
配線層40例如為金屬或金屬化合物。
接觸插塞42設置於氧化物半導體層10與配線層40間。
接觸插塞42例如為金屬或金屬化合物。接觸插塞42例如為具有與障壁層20不同之化學組成之金屬。
接觸插塞42例如為鈦、氮化鈦、鎢、氮化鎢、銅、鋁、鉭、氮化鉭、或鉬。
障壁層20設置於氧化物半導體層10與接觸插塞42間。障壁層20例如與接觸插塞42相接。障壁層20作為自氧化物半導體層10向接觸插塞42側擴散之氧之擴散障壁發揮功能。
障壁層20包含選自由鈦(Ti)、釩(V)、鋯(Zr)、鈮(Nb)及鉻(Cr)所組成之群之至少一種金屬元素、鋁(Al)、及氮(N)。障壁層20所含之鋁(Al)及氮(N)以外之元素之原子濃度中，上述至少一種金屬元素之原子濃度最高。以下，亦將上述至少一種金屬元素簡記作金屬元素。
障壁層20為包含鋁(Al)之上述至少一種金屬元素之氮化物。
障壁層20之鋁原子濃度相對於金屬元素之原子濃度與鋁原子濃度之和之比例為例如10%以上50%以下。
障壁層20之厚度例如較接觸層22之厚度薄。障壁層20之厚度及接觸層22之厚度為自氧化物半導體層10朝向源極電極16之方向之厚度。
障壁層20之厚度例如為接觸層22之厚度之二分之一以下。障壁層20之厚度例如為1nm以上10nm以下。
障壁層20包含第1高鈦濃度部分20a、第1高鋁濃度部分20b、第2高鈦濃度部分20c、第2高鋁濃度部分20d、及第3高鈦濃度部分20e。
第1高鈦濃度部分20a為第1部分之一例。第1高鋁濃度部分20b為第2部分之一例。第2高鈦濃度部分20c為第3部分之一例。第2高鋁濃度部分20d為第4部分之一例。
接觸層22設置於氧化物半導體層10與障壁層20間。接觸層22例如與障壁層20相接。接觸層22例如與氧化物半導體層10相接。
接觸層22具備降低氧化物半導體層10與接觸插塞42間之電阻之功能。
接觸層22包含選自由銦(In)、鋅(Zn)、錫(Sn)、及鎘(Cd)所組成之群之至少一種元素與氧(O)。接觸層22為氧化物。
接觸層22包含例如銦(In)及錫(Sn)。接觸層22例如為包含銦(In)及錫(Sn)之氧化物。
接觸層22之厚度例如較障壁層20之厚度厚。接觸層22之厚度及障壁層20之厚度為自氧化物半導體層10朝向接觸插塞42之方向之厚度。
接觸層22之厚度例如為障壁層20之厚度之2倍以上。接觸層22之厚度例如為5nm以上30nm以下。
層間絕緣層44設置於氧化物半導體層10與配線層40間。層間絕緣層44例如為氧化矽、氮化矽或氮氧化矽。
接觸構造400不具備障壁層20之情形時，藉由形成接觸構造400後施加之熱處理，將接觸插塞42氧化。即，氧化物半導體層10所含之氧擴散至接觸插塞42，將構成接觸插塞42之金屬氧化，形成金屬氧化物層。
因於氧化物半導體層10與接觸插塞42間形成金屬氧化物層，氧化物半導體層10與接觸插塞42間之接觸電阻增加。
接觸構造400於氧化物半導體層10與接觸插塞42間具備障壁層20。藉 由具備障壁層20，抑制接觸插塞42之氧化。因此，抑制氧化物半導體層10與接觸插塞42間之接觸電阻增加。
又，接觸構造400於氧化物半導體層10與障壁層20間具備接觸層22。因此，氧化物半導體層10與接觸插塞42間之接觸電阻降低。
以上，根據第4實施形態，實現抑制熱處理後之接觸電阻增加，且具備高耐熱性之半導體裝置。
(第5實施形態)第5實施形態之半導體裝置具備：氧化物半導體層，其包含第1區域、第2區域、及第1區域與第2區域間之第3區域；閘極電極；閘極絕緣層，其設置於第3區域與閘極電極間；第1電極，其電性連接於第1區域；第2電極，其電性連接於第2區域；第1導電層，其設置於第1區域與第1電極間、及第2區域與第2電極間之至少一個位置，包含銠(Rh)與銥(Ir)中之至少一種金屬元素與氧(O)；及第2導電層，其設置於氧化物半導體層與第1導電層間，包含選自由銦(In)、鋅(Zn)、錫(Sn)及鎘(Cd)所組成之群之至少一種元素與氧(O)。再者，閘極電極包圍氧化物半導體層。第5實施形態之半導體裝置於第1導電層之材料不同之點上，與第2實施形態之半導體裝置不同。以下，有對於與第2實施形態重複之內容，省略部分描述之情況。
圖12、圖13係第5實施形態之半導體裝置之模式剖視圖。圖13係圖12之BB’剖視圖。圖12中，將水平方向稱為第1方向，將深度方向稱為第2 方向，將上下方向稱為第3方向。
第5實施形態之半導體裝置為電晶體500。電晶體500為於氧化物半導體形成通道之氧化物半導體電晶體。電晶體500為閘極電極包圍形成通道之氧化物半導體層而設之所謂環繞閘極式電晶體(SGT，Surrounding Gate Transistor)。電晶體500為所謂縱型電晶體。
電晶體500具備氧化物半導體層10、閘極電極12、閘極絕緣層14、源極電極16、汲極電極18、障壁層21、接觸層22、層間絕緣層32。源極電極16為第1電極之一例。汲極電極18為第2電極之一例。障壁層21為第1導電層之一例。接觸層22為第2導電層之一例。
氧化物半導體層10設置於源極電極16與汲極電極18間。於氧化物半導體層10，形成於電晶體500接通動作時成為電流路徑之通道。氧化物半導體層10於第3方向延伸。氧化物半導體層10為於第3方向延伸之柱狀。氧化物半導體層10例如為圓柱狀。
將通道中電子流動之方向稱為通道長度方向。第3方向為電晶體500之通道長度方向。
氧化物半導體層10為氧化物半導體。氧化物半導體層10為金屬氧化物。氧化物半導體層10例如為非晶質。
氧化物半導體層10包含例如鎵(Ga)與鋁(Al)中之至少一者、銦(In)、及鋅(Zn)。銦、鎵、鋁及鋅之原子濃度總和相對於氧化物半導體層10中所含之金屬元素之原子濃度總和之比例如為90%以上。又，銦、鎵、鋁及鋅之原子濃度總和相對於氧化物半導體層10中所含之氧以外之元素之原子濃度總和之比例如為90%以上。例如，氧化物半導體層10中，除氧以外之元素中不存在具有大於銦、鎵、鋁及鋅之任一者之原子濃度之元素。
氧化物半導體層10具有第1區域10a、第2區域10b及第3區域10c。第3區域10c為第1區域10a與第2區域10b間之區域。
氧化物半導體層10包含例如氧缺陷。氧化物半導體層10中之氧缺陷作為施體發揮功能。
氧化物半導體層10之第1方向之寬度例如為20nm以上100nm以下。氧化物半導體層10之第3方向之長度例如為80nm以上200nm以下。
閘極電極12包圍氧化物半導體層10而設。閘極電極12設置於氧化物半導體層10周圍。
閘極電極12例如為金屬、金屬化合物或半導體。閘極電極12例如為氮化鈦(TiN)或鎢(W)。閘極電極12之閘極長度例如為20nm以上100nm以下。閘極電極12之閘極長度為閘極電極12之第3方向之長度。
閘極絕緣層14設置於氧化物半導體層10與閘極電極12間。閘極絕緣層14包圍氧化物半導體層10而設。閘極絕緣層14設置於第3區域10c與閘極電極12間。
閘極絕緣層14例如為氧化物或氮氧化物。閘極絕緣層14例如為氧化矽或氧化鋁。閘極絕緣層14之厚度例如為2nm以上10nm以下。
另，亦可於氧化物半導體層10與閘極絕緣層14間，設置與閘極絕緣層14不同材料之未圖示之氧化物層。
源極電極16設置於氧化物半導體層10之下側。源極電極16設置於第1區域10a之下側。源極電極16電性連接於第1區域10a。
源極電極16例如為金屬或金屬化合物。源極電極16例如為具有與障壁層21不同化學組成之金屬。
源極電極16例如為鈦、氮化鈦、鎢、氮化鎢、銅、鋁、鉭、氮化鉭、或鉬。
汲極電極18設置於氧化物半導體層10之上側。汲極電極18設置於第2區域10b之上側。汲極電極18電性連接於第2區域10b。
汲極電極18例如為鈦、氮化鈦、鎢、氮化鎢、銅、鋁、鉭、氮化 鉭、或鉬。
障壁層21設置於氧化物半導體層10與源極電極16間。障壁層21設置於第1區域10a與源極電極16間。障壁層21例如與源極電極16相接。障壁層21作為自氧化物半導體層10向源極電極16側擴散之氧之擴散障壁發揮功能。
障壁層21設置於氧化物半導體層10與汲極電極18間。障壁層21設置於第2區域10b與汲極電極18間。障壁層21例如與汲極電極18相接。障壁層21作為自氧化物半導體層10向汲極電極18側擴散之氧之擴散障壁發揮功能。
障壁層21包含銠(Rh)與銥(Ir)中至少一種金屬元素與氧(O)。障壁層21所含之氧(O)以外之元素之原子濃度中，銠(Rh)或銥(Ir)之原子濃度最高。
障壁層21為氧化物。障壁層21包含例如氧化銠或氧化銥。障壁層21例如為氧化銠或氧化銥。
障壁層21之厚度例如為接觸層22之厚度之二分之一以下。障壁層21之厚度例如為1nm以上10nm以下。
接觸層22設置於氧化物半導體層10與障壁層21間。接觸層22設置於 第1區域10a與源極電極16間。又，接觸層22設置於第2區域10b與汲極電極18間。
接觸層22例如與障壁層21相接。接觸層22例如與氧化物半導體層10相接。接觸層22例如與第1區域10a相接。接觸層22例如與第2區域10b相接。
接觸層22具備降低第1區域10a與源極電極16間之電阻之功能。接觸層22具備降低第2區域10b與汲極電極18間之電阻之功能。
接觸層22包含選自由銦(In)、鋅(Zn)、錫(Sn)、及鎘(Cd)所組成之群之至少一種元素與氧(O)。接觸層22為氧化物。
接觸層22包含例如銦(In)及錫(Sn)。接觸層22例如為包含銦(In)及錫(Sn)之氧化物。
接觸層22之厚度例如較障壁層21之厚度厚。接觸層22之厚度及障壁層21之厚度為自氧化物半導體層10朝向源極電極16之方向之厚度。
接觸層22之厚度例如為障壁層21之厚度之2倍以上。接觸層22之厚度例如為5nm以上30nm以下。
層間絕緣層32設置於閘極電極12、源極電極16及汲極電極18周圍。 層間絕緣層32例如為氧化物、氮化物或氮氧化物。層間絕緣層32例如為氧化矽、氮化矽或氮氧化矽。
第5實施形態之電晶體500於氧化物半導體層10與源極電極16間、及氧化物半導體層10與汲極電極18間，具備抑制氧擴散之障壁層21。藉由具備障壁層21，抑制氧化物半導體層10中之氧逃逸至源極電極16或汲極電極18之側。因此，抑制電晶體500之閾值電壓變動。
以上，根據第5實施形態，實現抑制熱處理後之閾值電壓變動，且具備高耐熱性之氧化物半導體電晶體。又，根據第5實施形態，由於為SGT，故可於每單位面積以較高之密度配置電晶體。
另，亦可使用第5實施形態之障壁層21取代第1實施形態之障壁層20，實現底閘極型電晶體。又，亦可使用第5實施形態之障壁層21取代第3實施形態之障壁層20，實現半導體記憶體。又，亦可使用第5實施形態之障壁層21取代第4實施形態之障壁層20，實現接觸構造。
第1至第4實施形態中，已以於第1區域10a與源極電極16間、及第2區域10b與汲極電極18間之兩個位置，設置障壁層20及接觸層22之電晶體為例進行說明。但，亦可為障壁層20及接觸層22僅設置於第1區域10a與源極電極16間、及第2區域10b與汲極電極18間之任一個位置之電晶體。
第1至第5實施形態中，已以氧化物半導體層10為包含鎵(Ga)與鋁 (Al)中之至少一者、銦(In)及鋅(Zn)之金屬氧化物之情形為例進行說明，但亦可對氧化物半導體層10應用其他金屬氧化物。
以上，雖已說明本發明之若干實施形態，但該等實施形態係作為例而提示者，未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。例如，亦可將一實施形態之構成要件置換或變更為其他實施形態之構成要件。該等實施形態或其變化包含於發明之範圍或主旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案之引用]
本申請案基於2021年3月22日申請之先前日本專利申請案第2021-047615號之優先權之利益，並主張該利益，該案之全部內容以引用之方式併入本文中。
10:氧化物半導體層 10a:第1區域 10b:第2區域 10c:第3區域 12:閘極電極 14:閘極絕緣層 16:源極電極 18:汲極電極 20:障壁層 22:接觸層 24:第1絕緣層 26:第2絕緣層 100:電晶體

Claims (22)

  1. 一種半導體裝置，其具備：氧化物半導體層，其包含第1區域、第2區域、及上述第1區域與上述第2區域間之第3區域；閘極電極；閘極絕緣層，其設置於上述第3區域與上述閘極電極間；第1電極，其電性連接於上述第1區域；第2電極，其電性連接於上述第2區域；第1導電層，其設置於上述第1區域與上述第1電極間、及上述第2區域與上述第2電極間之至少一個位置，包含選自由鈦(Ti)、釩(V)、鋯(Zr)、鈮(Nb)及鉻(Cr)所組成之群之至少一種金屬元素、鋁(Al)及氮(N)，且包含第1部分與第2部分，上述第1部分位於上述第2部分與上述氧化物半導體層間，或上述第2部分位於上述第1部分與上述氧化物半導體層間，上述第1部分之上述至少一種金屬元素之原子濃度高於上述第1部分之鋁原子濃度，上述第2部分之鋁原子濃度高於上述第2部分之上述至少一種金屬元素之原子濃度；及第2導電層，其設置於上述氧化物半導體層與上述第1導電層間，包含選自由銦(In)、鋅(Zn)、錫(Sn)及鎘(Cd)所組成之群之至少一種元素與氧(O)。
  2. 如請求項1之半導體裝置，其中上述第1部分位於上述第2部分與上述氧化物半導體層間。
  3. 如請求項2之半導體裝置，其中上述第1導電層進而包含上述至少一種金屬元素之原子濃度高於鋁原子濃度的第3部分，上述第2部分位於上述第1部分與上述第3部分間。
  4. 如請求項3之半導體裝置，其中上述第1導電層進而包含鋁原子濃度高於上述至少一種金屬元素之原子濃度的第4部分，上述第3部分位於上述第2部分與上述第4部分間。
  5. 如請求項1至4中任一項之半導體裝置，其中上述第1導電層之鋁原子濃度相對於上述至少一種金屬元素之原子濃度與鋁原子濃度之和的比例為50%以下。
  6. 如請求項1之半導體裝置，其中上述第1導電層之厚度較上述第2導電層之厚度薄。
  7. 如請求項1之半導體裝置，其中上述第1導電層之厚度為10nm以下。
  8. 如請求項1之半導體裝置，其中上述第1部分之厚度為0.5nm以下，上述第2部分之厚度為0.5nm以下。
  9. 如請求項1之半導體裝置，其中上述第1部分與上述第2導電層相接。
  10. 如請求項1之半導體裝置，其中上述氧化物半導體層包含鎵(Ga)與鋁(Al)中之至少一者、銦(In)及鋅(Zn)。
  11. 如請求項1之半導體裝置，其中上述閘極電極包圍上述氧化物半導體層。
  12. 一種半導體記憶裝置，其具備：於第1方向延伸之第1配線、於與上述第1方向交叉之第2方向延伸之第2配線、及記憶胞，上述記憶胞具備：氧化物半導體層，其包含第1區域、第2區域、及上述第1區域與上述第2區域間之第3區域，上述第1區域電性連接於上述第1配線，上述第3區域由上述第2配線之一部分包圍；閘極絕緣層，其設置於上述第3區域與上述第2配線之一部分間；電容器，其電性連接於上述第2區域；第1導電層，其設置於上述第1區域與上述第1配線間、及上述第2區域與上述電容器間之至少一個位置，包含選自由鈦(Ti)、釩(V)、鋯(Zr)、鈮(Nb)及鉻(Cr)所組成之群之至少一種金屬元素、鋁(Al)及氮(N)，且包含第1部分與第2部分，上述第1部分位於上述第2部分與上述氧化物半導體層間，或上述第2部分位於上述第1部分與上述氧化物半導體層間，上述第1部分之上述至少一種金屬元素之原子濃度高於上述第1部分之鋁原子濃度，上述第2部分之鋁原子濃度高於上述第2部分之上述至少一種金屬元素之原子濃度；及第2導電層，其設置於上述氧化物半導體層與上述第1導電層間，包含選自由銦(In)、鋅(Zn)、錫(Sn)及鎘(Cd)所組成之群之至少一種元素與氧(O)。
  13. 如請求項12之半導體記憶裝置，其中上述第1部分位於上述第2部分與上述氧化物半導體層間。
  14. 如請求項13之半導體記憶裝置，其中上述第1導電層進而包含上述至少一種金屬元素之原子濃度高於鋁原子濃度的第3部分，上述第2部分位於上述第1部分與上述第3部分間。
  15. 如請求項14之半導體記憶裝置，其中上述第1導電層進而包含鋁原子濃度高於上述至少一種金屬元素之原子濃度的第4部分，上述第3部分位於上述第2部分與上述第4部分間。
  16. 如請求項12至15中任一項之半導體記憶裝置，其中上述第1導電層之鋁原子濃度相對於上述至少一種金屬元素之原子濃度與鋁原子濃度之和的比例為50%以下。
  17. 一種半導體裝置，其具備：氧化物半導體層；電極；第1導電層，其設置於上述氧化物半導體層與上述電極間，包含選自由鈦(Ti)、釩(V)、鋯(Zr)、鈮(Nb)及鉻(Cr)所組成之群之至少一種金屬元素、鋁(Al)及氮(N)，且包含第1部分與第2部分，上述第1部分位於上述第2部分與上述氧化物半導體層間，或上述第2部分位於上述第1部分與上述氧化物半導體層間，上述第1部分之上述至少一種金屬元素之原子濃度高於上述第1部分之鋁原子濃度，上述第2部分之鋁原子濃度高於上述第2部分之上述至少一種金屬元素之原子濃度；及第2導電層，其設置於上述氧化物半導體層與上述第1導電層間，包含選自由銦(In)、鋅(Zn)、錫(Sn)及鎘(Cd)所組成之群之至少一種元素與氧(O)。
  18. 如請求項17之半導體裝置，其中上述第1部分位於上述第2部分與上述氧化物半導體層間。
  19. 如請求項18之半導體裝置，其中上述第1導電層進而包含上述至少一種金屬元素之原子濃度高於鋁原子濃度的第3部分，上述第2部分位於上述第1部分與上述第3部分間。
  20. 如請求項19之半導體裝置，其中上述第1導電層進而包含鋁原子濃度高於上述至少一種金屬元素之原子濃度的第4部分，上述第3部分位於上述第2部分與上述第4部分間。
  21. 一種半導體裝置，其具備：氧化物半導體層，其包含第1區域、第2區域、及上述第1區域與上述第2區域間之第3區域；閘極電極；閘極絕緣層，其設置於上述第3區域與上述閘極電極間；第1電極，其電性連接於上述第1區域；第2電極，其電性連接於上述第2區域；第1導電層，其設置於上述第1區域與上述第1電極間、及上述第2區域與上述第2電極間之至少一個位置，包含銠(Rh)與銥(Ir)中之至少一種金屬元素與氧(O)；及第2導電層，其設置於上述氧化物半導體層與上述第1導電層間，包含選自由銦(In)、鋅(Zn)、錫(Sn)及鎘(Cd)所組成之群之至少一種元素與氧(O)。
  22. 如請求項21之半導體裝置，其中上述第1導電層所包含之氧(O)以外的元素之原子濃度中，銠(Rh)或銥(Ir)之原子濃度最高。
TW110121173A 2021-03-22 2021-06-10 半導體裝置及半導體記憶裝置 TWI782571B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-047615 2021-03-22
JP2021047615A JP2022146577A (ja) 2021-03-22 2021-03-22 半導体装置及び半導体記憶装置

Publications (2)

Publication Number Publication Date
TW202238856A TW202238856A (zh) 2022-10-01
TWI782571B true TWI782571B (zh) 2022-11-01

Family

ID=83284328

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110121173A TWI782571B (zh) 2021-03-22 2021-06-10 半導體裝置及半導體記憶裝置

Country Status (4)

Country Link
US (1) US11978806B2 (zh)
JP (1) JP2022146577A (zh)
CN (1) CN115117173A (zh)
TW (1) TWI782571B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI777078B (zh) * 2018-08-01 2022-09-11 日本商出光興產股份有限公司 結晶構造化合物、氧化物燒結體、濺鍍靶材、結晶質氧化物薄膜、非晶質氧化物薄膜、薄膜電晶體、及電子機器
US20230200075A1 (en) * 2021-12-22 2023-06-22 Intel Corporation Memory with vertical transistors and wrap-around control lines
US12471289B2 (en) 2021-12-22 2025-11-11 Intel Corporation Diagonal memory with vertical transistors and wrap-around control lines
US12432905B2 (en) * 2022-08-22 2025-09-30 Nanya Technology Corporation Semiconductor device structure having channel layer with reduced aperture and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201027626A (en) * 2008-11-19 2010-07-16 Micron Technology Inc Methods for forming a conductive material, methods for selectively forming a conductive material, methods for forming platinum, and methods for forming conductive structures
US20160351598A1 (en) * 2012-01-26 2016-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20190296155A1 (en) * 2018-03-21 2019-09-26 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
TW202103321A (zh) * 2019-05-31 2021-01-16 日商鎧俠股份有限公司 半導體裝置及半導體記憶裝置
US20210082981A1 (en) * 2019-09-17 2021-03-18 Commissariat à I'énergie atomique et aux énergies alternatives Image sensor with increased dynamic range

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100377357C (zh) * 2003-10-22 2008-03-26 松下电器产业株式会社 半导体装置及其制造方法
JP2007221156A (ja) 2003-10-22 2007-08-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3906215B2 (ja) 2004-05-18 2007-04-18 株式会社東芝 半導体装置
JP2008078390A (ja) 2006-09-21 2008-04-03 Fujitsu Ltd 半導体装置およびその製造方法
JP2008135648A (ja) 2006-11-29 2008-06-12 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2008270313A (ja) * 2007-04-17 2008-11-06 Matsushita Electric Ind Co Ltd 半導体記憶素子
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP2011124447A (ja) 2009-12-11 2011-06-23 Toshiba Corp 半導体記憶装置
JP5403527B2 (ja) * 2010-07-02 2014-01-29 合同会社先端配線材料研究所 半導体装置
US20160306084A1 (en) * 2015-04-20 2016-10-20 3M Innovative Properties Company Durable low emissivity window film constructions
JP6538598B2 (ja) * 2016-03-16 2019-07-03 株式会社東芝 トランジスタ及び半導体記憶装置
JP2019160918A (ja) 2018-03-09 2019-09-19 東芝メモリ株式会社 半導体装置およびその製造方法
US11444205B2 (en) * 2018-09-26 2022-09-13 Intel Corporatiion Contact stacks to reduce hydrogen in thin film transistor
JP7361762B2 (ja) 2019-03-26 2023-10-16 株式会社半導体エネルギー研究所 電池パック

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201027626A (en) * 2008-11-19 2010-07-16 Micron Technology Inc Methods for forming a conductive material, methods for selectively forming a conductive material, methods for forming platinum, and methods for forming conductive structures
US20160351598A1 (en) * 2012-01-26 2016-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20190296155A1 (en) * 2018-03-21 2019-09-26 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
TW202103321A (zh) * 2019-05-31 2021-01-16 日商鎧俠股份有限公司 半導體裝置及半導體記憶裝置
US20210082981A1 (en) * 2019-09-17 2021-03-18 Commissariat à I'énergie atomique et aux énergies alternatives Image sensor with increased dynamic range

Also Published As

Publication number Publication date
JP2022146577A (ja) 2022-10-05
CN115117173A (zh) 2022-09-27
TW202238856A (zh) 2022-10-01
US20220302311A1 (en) 2022-09-22
US11978806B2 (en) 2024-05-07

Similar Documents

Publication Publication Date Title
TWI782571B (zh) 半導體裝置及半導體記憶裝置
TWI786507B (zh) 半導體裝置及半導體記憶裝置
TWI847211B (zh) 半導體裝置
US11769810B2 (en) Semiconductor device and semiconductor memory device
TWI797636B (zh) 半導體裝置與半導體記憶裝置
TWI737085B (zh) 半導體裝置及半導體記憶裝置
US11502204B2 (en) Semiconductor device and semiconductor memory device
TWI765295B (zh) 半導體裝置及半導體記憶裝置
TWI872299B (zh) 半導體裝置及半導體記憶裝置
CN115835623B (zh) 半导体存储装置
US12310065B2 (en) Semiconductor device, semiconductor memory device, and method for manufacturing semiconductor device
TWI890949B (zh) 半導體裝置以及半導體記憶裝置