TWI740625B - 封裝結構及其製造方法 - Google Patents

Abstract

本發明係一種封裝結構及其製造方法，包括一晶片、一重佈線路結構、一成型模料結構以及一電磁干擾遮蔽結構。該重佈線路結構設置在該晶片上並形成電性連接。該成型模料結構環繞該晶片以及該重佈線路結構的外圍設置。該電磁干擾遮蔽結構環繞該成型模料結構的外圍設置。透過該成型模料結構環繞該晶片以及該重佈線路結構的外圍設置，以提供對結構的多面保護及強化。透過該電磁干擾遮蔽結構環繞該成型模料結構的外圍設置，以提供對該晶片以及該重佈線路結構的多面電磁干擾防護。藉此達到提升結構強度以及使用可靠性、穩定性的目的。

Description

封裝結構及其製造方法

本發明係關於一種封裝結構以及製造方法，尤指一種能有效保護整體封裝結構強度以及抗電磁干擾防護的封裝結構以及製造方法。

傳統對於晶片的相關製程封裝方式，先於晶圓的背面形成多個切割溝槽。然後於晶圓的背面以及切割溝槽內設置一成型模料層。再於晶圓的正面設置重佈線路結構。最後沿切割溝槽將該晶圓切割成多個晶片。

對於傳統晶片在製作上先設置成型模料層，再設置重佈線路結構，導致無法有效保護重佈線路結構的外側。使得重佈線路結構容易於後續組裝的過程中受損。

此外，傳統晶片在製作上，並未設置用於抗電磁干擾的任何結構，導致晶片於後續使用時，容易受電磁干擾影響。當影響程度輕微時，可能僅造成晶片效能降低。但是，若影響程度嚴重時，可能導致晶片損毀而無法使用。

有鑑於上述現有技術所存在的問題，本發明的主要目的係提供一種封裝結構及其製造方法，藉由在晶片及設置於晶片上的重佈線路結構的外圍依序設置一成型模料層以及一電磁干擾遮蔽結構，以提供對結構的保護及強 化以及對晶片以及重佈線路結構的抗電磁干擾防護。藉此達到提升結構強度以及使用可靠性、穩定性的目的。

為了達成上述目的所提供的一封裝結構，其包括：一晶片；一重佈線路結構，設置在該晶片上並形成電性連接；一成型模料結構，設置於該晶片以及該重佈線路結構的外圍；一電磁干擾遮蔽結構，設置於該成型模料結構的外圍。

在一實施例中，該成型模料結構包括：一第一成型模料層，設置於該晶片的多個外側面以及該重佈線路結構的多個外側面上；一第二成型模料層，設置於該晶片的一底面上，且與該第一成型模料層相連接。

在一實施例中，該電磁干擾遮蔽結構包括一第一電磁干擾遮蔽層，設置於該第一成型模料層的多個外側面、該第二成型模料層的多個外側面以及一底面。

在一實施例中，該成型模料結構包括一第一成型模料層，該第一成型模料層設置於該晶片的多個外側面以及該重佈線路結構的多個外側面上；該電磁干擾遮蔽結構包括一第一電磁干擾遮蔽層，設置於該第一成型模料層的多個外側面。

在一實施例當中，該第二成型模料層的底面進一步設置多個凹槽，該第一電磁干擾遮蔽層填滿該些凹槽。

在一實施例中，該第二成型模料層上進一步設置貫穿該第二成型模料層的多個開孔，該第一電磁干擾遮蔽層填滿該些開孔並與該晶片的底面連接。

在一實施例中，該成型模料結構包括：一第一成型模料層，設置於該晶片的多個外側面以及該重佈線路結構的多個外側面以及一頂面上，且 設置於該重佈線路結構的頂面上的一電連接層部分外露該第一成型模料層；一第二成型模料層，設置於該晶片的一底面上，該第二成型模料層與該第一成型模料層相連接。

在一實施例中，該電磁干擾遮蔽結構包括一第一電磁干擾遮蔽層，設置於該第一成型模料層的多個外側面、該第二成型模料層的多個外側面以及一底面。

在一實施例中，該第二成型模料層上進一步設置多個凹槽，該第一電磁干擾遮蔽層填滿該些凹槽。

在一實施例中，該第二成型模料層上進一步設置貫穿該第二成型模料層的多個開孔，該第一電磁干擾遮蔽層填滿該些開孔並與該晶片連接。

在一實施例中，該電磁干擾遮蔽結構包括：一第一電磁干擾遮蔽層，設置於該第一成型模料層的多個外側面、該第二成型模料層的多個外側面以及一底面；一第二電磁干擾遮蔽層，設置在該重佈線路結構的頂面的第一成型模料層上，且與外露的電連接層相隔設置。

在一實施例中，該第二成型模料層上進一步設置多個凹槽，該第一電磁干擾遮蔽層填滿該些凹槽。

在一實施例中，該第二成型模料層上進一步設置貫穿該第二成型模料層的多個開孔，該第一電磁干擾遮蔽層填滿該些開孔並與該晶片的底面連接。

為了達成上述目的所提供的一封裝結構的製造方法，包括以下步驟：提供一個以上的晶圓；於該晶圓的一頂面上形成一重佈線路結構； 於該晶圓及對應的重佈線路結構上形成多個第一切割溝槽，以形成設有對應的重佈線路結構的多個晶片；於該晶圓及對應的重佈線路結構上和對應的第一切割溝槽內形成一成型模料結構中的一第一成型模料層；從該晶圓的一底面進行處理，以露出該晶圓的晶片的一底面以及形成於該晶圓的第一切割溝槽內的第一成型模料層，並於該晶圓的晶片的底面以及露出的第一成型模料層上形成該成型模料結構中的一第二成型模料層；沿該晶圓中形成於該些第一切割溝槽中的第一成型模料層以及對應的第二成型模料層上形成多個第二切割溝槽，以分離該些晶片；於該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構；使各該晶片上的重佈線路結構外露。

在一實施例中，於使各該晶片上的重佈線路結構外露的步驟中，將位於各該晶片的重佈線路結構的一頂面上的第一成型模料層以及對應的部分電磁干擾遮蔽結構移除，使各該晶片上的重佈線路結構的頂面外露，以及形成於該重佈線路結構上的一電連接層外露。

在一實施例中，於各該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構的步驟之前，於該第二成型模料層上形成多個凹槽；當形成該電磁干擾遮蔽結構時，該電磁干擾遮蔽結構填滿該些凹槽，以構成散熱結構。

在一實施例中，於各該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構的步驟之前，於該第二成型模料層上形成貫通該第二成型模料層的多個開孔；當形成該電磁干擾遮蔽結構時，該電磁干擾遮蔽結構填滿該些開孔並與該晶片的底面連接。

在一實施例中，於使各該晶片上的重佈線路結構外露的步驟中，移除部分第一成型模料層以及對應的部分電磁干擾遮蔽結構，使剩餘部分的第一成型模料層覆蓋於該重佈線路結構的一頂面上，並且使形成於該重佈線路結構上的一電連接層部分外露。

在一實施例中，於各該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構的步驟之前，於該第二成型模料層上形成多個凹槽；當形成該電磁干擾遮蔽結構時，該電磁干擾遮蔽結構填滿該些凹槽。

在一實施例中，於各該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構的步驟之前，於該第二成型模料層上形成貫通該第二成型模料層的多個開孔；當形成該電磁干擾遮蔽結構時，該電磁干擾遮蔽結構填滿該些開孔並與該晶片的底面連接。

在一實施例中，於各該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構的步驟中，於各該晶片上的第一成型模料層的多個外側面上、各該晶片上的第二成型模料層的多個外側面及一底面上形成該電磁干擾遮蔽結構的一第一電磁干擾遮蔽層；以及於各該晶片的重佈線路結構的第一成型模料層上形成該電磁干擾遮蔽結構的一第二電磁干擾遮蔽層，並且與外露的電連接層相隔設置。

在一實施例中，於各該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構的步驟之前，於該第二成型模料層上形成多個凹槽；當形成該電磁干擾遮蔽結構時，該電磁干擾遮蔽結構填滿該些凹槽，以構成散熱結構。

在上述的實施例中，於各該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構的步驟之前，於該第二成型模料 層上形成貫通該第二成型模料層的多個開孔；當形成該電磁干擾遮蔽結構時，該電磁干擾遮蔽結構填滿該些開孔並與該晶片的底面連接。

在一實施例中，當該晶圓為多個時；將該等晶圓設置於一暫時承載板上；於該些晶圓的頂面上設置對應的重佈線路結構並形成電性連接；於該些晶圓及對應的重佈線路結構上形成該些第一切割溝槽，以形成設有對應的重佈線路結構的多個晶片；於該些晶圓及對應的重佈線路結構上和對應的第一切割溝槽內設置該成型模料結構中的第一成型模料層；移除該暫時承載板，且從各該晶圓的底面進行處理，以露出各該晶圓的晶片的底面以及設置於各該晶圓的第一切割溝槽內的第一成型模料層，並於各該晶圓的晶片的底面以及露出的第一成型模料層上設置該成型模料結構中的第二成型模料層；沿各該晶圓中設置於該些第一切割溝槽中的第一成型模料層以及對應的第二成型模料層上形成多個第二切割溝槽，以分離該些晶片；於各該晶片上的第一成型模料層以及該第二成型模料層的外圍設置一電磁干擾遮蔽結構；使各該晶片上的重佈線路結構外露。

根據上述內容，藉由於該晶片以及該重佈線路結構的外圍依序設置該成型模料層以及該重佈線路結構，以提供對結構的多面保護及強化以及多面電磁干擾防護，藉此達到提升結構強度以及使用可靠性、穩定性的目的。

10:晶片

11:第三底面

12:外側面

100:晶圓

101:第一頂面

102:第一底面

103:第一切割溝槽

104:第二切割溝槽

20:重佈線路結構

21:介電層

211:第二頂面

212:第二底面

213:外側面

22:線路層

23:電連接層

30:成型模料結構

31:第一成型模料層

311:第四頂面

312:外側面

32:第二成型模料層

321:第四底面

322:外側面

323:凹槽

323A:開孔

40:電磁干擾遮蔽結構

41:第一電磁干擾遮蔽層

42:第二電磁干擾遮蔽層

A:暫時承載板

S51~S58:步驟

圖1 係本發明封裝結構的第一實施例的示意圖。

圖2 係本發明封裝結構的第一實施例的製造方法的流程圖。

圖3A 係本發明封裝結構的第一實施例的製作過程的第一示意圖。

圖3B 係本發明封裝結構的第一實施例的製作過程的第二示意圖。

圖4 係本發明封裝結構的第一實施例的製作過程的第三示意圖。

圖5 係本發明封裝結構的第一實施例的製作過程的第四示意圖。

圖6 係本發明封裝結構的第一實施例的製作過程的第五示意圖。

圖7 係本發明封裝結構的第一實施例的製作過程的第六示意圖。

圖8 係本發明封裝結構的第一實施例的製作過程的第七示意圖。

圖9 係本發明封裝結構的第一實施例的製作過程的第八示意圖。

圖10 係本發明封裝結構的第二實施例的示意圖。

圖11 係本發明封裝結構的第三實施例的示意圖。

圖12 係本發明封裝結構的第四實施例的示意圖。

圖13 係本發明封裝結構的第五實施例的示意圖。

圖14 係本發明封裝結構的第六實施例的示意圖。

圖15 係本發明封裝結構的第七實施例的示意圖。

圖16 係本發明封裝結構的第八實施例的示意圖。

圖17 係本發明封裝結構的第九實施例的示意圖。

圖18 係本發明封裝結構的第十實施例的示意圖。

關於本發明封裝結構的第一實施例，請參考圖1所示，其包括一晶片10、一重佈線路結構20、一成型模料結構30以及一電磁干擾遮蔽結構40。該重佈線路結構20設置在該晶片10上，並且該重佈線路結構20與該晶片10形成電性連接。該成型模料結構30設置在該晶片10以及該重佈線路結構20的外圍。該電磁干擾遮蔽結構40設置在該成型模料結構30的外圍。

關於該封裝結構的製作方法，請一併參考圖2所示的流程圖，於後續內容進行說明。

請參考圖2、3A、3B所示，如圖2中的步驟S51所示。提供一個以上的晶圓100。在一示例中，為了提升生產效率，可以一次性的提供多個晶圓100，並且設置於一暫時承載板A上。該暫時承載板A可為一電路板(Printed circuit board)，玻璃基板、陶瓷基板以及承載治具。於一示例中，於該暫時承載板A上設置的晶圓100的形狀並不限制，可以為完整的圓形、半圓形、1/4圓形等各種形狀。藉此可以一次性的針對不同形狀的晶圓100進行處理，以大幅提升生產效率。而且利用傳統PCB板的製作方式來處理晶圓100後續的線路製作，亦可有效降低生產成本。基本上，各該晶圓100係由一基板以及設置於該基板上相間隔的多個線路結構所構成。該晶圓100具有相對的一第一頂面101及一第一底面102。在一示例中，該第一頂面101為該晶圓100上的線路結構的主動面。該第一底面102為該晶圓100的基板的底面。為了便於說明，在以下的步驟中，將以多個晶圓100同時製作的方式進行說明。但不論是單個晶圓100或者多個晶圓100的製作方式均相同。差別僅在於當執行至步驟S55時，由於多個晶圓100設置在該暫時承載板A上，所以對於多個晶圓100同時製作的方式需要先移除該暫時承載板A。而對於單個晶圓100的製作方式來說，由於單個晶圓100未設置在該暫時承載板A上，所以則不需要移除該暫時承載板A的步驟。此外，在另外一個示例中，若有需要時，亦可將單個晶圓100設置於該暫時承載板A上，以提升製作上的可靠性，而在此示例的情況下則需要移除該暫時承載板A。具體的應用方式可依實際需求進行選擇。

請參考圖2、3B、4所示，如步驟S52所示。於該些晶圓100的第一頂面101上分別形成對應的重佈線路結構20。各該重佈線路結構20分別包括多個介電層21、多個線路層22。該重佈線路結構20包括相對的一第二頂面211及一第二底面212。該重佈線路結構20的第二底面212設置在該晶圓100的第一頂面101上。該些線路層22分別設置於對應的介電層21中。該些線路層22分別 與該晶圓100的線路結構電性連接。並且，部分線路層22暴露於該重佈線路結構20的第二頂面211。此外，於該重佈線路結構20的第二頂面211上設置一電連接層23。該電連接層23與該重佈線路結構20中暴露出對應的介電層21的線路層22電性連接。

其中，該重佈線路結構20的第二頂面211為最外層的介電層21的頂面。該重佈線路結構20的第二底面212為與該晶圓100接觸的介電層21的底面。

在一示例中，該電連接層23包括多個錫球(Solder ball)，用於後續電性連接時，具有較佳的電性連接效果。

通常該晶圓100上的線路結構的接點面積小，不易連接，透過該重佈線路結構20的線路層22作為延伸線路，可提升線路連接的擴充性、準確性以及可靠性。

於設置完成該些重佈線路結構20後，請參考圖2、4所示。如步驟S53所示，於該些晶圓100及對應的重佈線路結構20上分別形成多個第一切割溝槽103。該些第一切割溝槽103是經由該重佈線路結構20的第二頂面211朝向該晶圓100的第一底面102延伸一深度所形成。在一示例中，該些第一切割溝槽103可透過一雷射切割方法或一輪轂型切割方法等方式形成。

於形成該些第一切割溝槽103後，由於該些第一切割溝槽103僅延伸至該晶圓100的一定深度，所以各該晶圓100上分別形成尚未分離的多個上述晶片10以及對應的重佈線路結構20。各該晶片10分別具有與對應的晶圓100相同的第一頂面101，以及連接在該晶圓100上的一第三底面11(晶片10的被動面)，以及暴露的多個外側面12。該晶圓100的每一個晶片10分別具有對應的一個重佈線路結構20，所以每一個晶片10的線路結構與對應的重佈線路結構20電性連接。

該重佈線路結構20是採整面的方式設置於該晶圓100的第一頂面101上，且該晶圓100的晶片10上分別有對應的線路層22。非該些晶片10的區域上不會有線路層22。也就是說，對應要形成該些第一切割溝槽103的區域不會有線路層22。當形成該些第一切割溝槽103後，各該晶片10上的重佈線路結構20分別還包括暴露的多個外側面213，也就是對應的介電層21的外側面。

該重佈線路結構20的外側面213對應所連接的晶片10的外側面12。在一示例中，該晶片10可為一長方體形狀或一立方體形狀。設置在該晶片10上的重佈線路結構20亦對應為一長方體形狀或一立方體形狀。在一示例中，該晶片10的外側面12包括四個面。設置在該晶片10上的重佈線路結構20的外側面213包括四個面。

於形成該些第一切割溝槽103後，請參考圖2、4、5所示。如步驟S54所示，於各該晶圓100及對應的重佈線路結構20上和對應的第一切割溝槽103內分別形成該成型模料結構30中的一第一成型模料層31。該第一成型模料層31包覆該晶圓100的晶片10的外側面12，以及對應的重佈線路結構20的外側面213、第二頂面211及電連接層23，以及填滿對應的第一切割溝槽103。在一示例中，該第一成型模料層31可為一環氧樹脂成型模料(Epoxy molding Compound)等，但不以此為限。

請參考圖2、5、6、7所示，如步驟S55所示。移除該暫時承載板A，且從各該晶圓100的第一底面102進行處理，以露出各該晶圓100的晶片10的第三底面11以及形成於各該晶圓100上的第一切割溝槽103內的第一成型模料層31。於各該晶片10的第三底面11以及露出的第一成型模料層31上形成該成型模料結構30中的一第二成型模料層32。該第一成型模料層31與該第二成型模料層32相連接以構成該成型模料結構30。

在一示例中，上述對該晶圓100的第一底面102所進行的處理，可為一研磨方法。透過研磨方法，將該晶圓100的部分基板去除，使各該晶圓100的晶片10暫時形成單個個體，以及使得設置在該些第一切割溝槽103內的第一成型模料層31對應該晶片10的第三底面11的一表面暴露。由於該些晶片10被對應的第一成型模料層31及第二成型模料層32固定，而尚未彼此分開。

在一示例中，該成型模料結構30的第二成型模料層32可為一環氧樹脂成型模料(Epoxy molding Compound)，但不此以為限。

請參考圖2、7、8所示，如步驟S56所示。沿各該晶圓100中形成於該些第一切割溝槽103中的第一成型模料層31以及對應的第二成型模料層32上形成多個第二切割溝槽104，以分離該些晶片10。在一示例中中，可透過一雷射切割方法或一輪轂型切割方法等方式，形成該些第二切割溝槽104。。當分離該些晶片10的同時亦分離了該第一成型模料層31以及該第二成型模料層32。使得各該晶片10上分別設有對應的重佈線路結構20、對應的第一成型模料層31以及對應的第二成型模料層32。在一示例中，第二切割溝槽104的一寬度小於該第一切割溝槽103的一寬度。

在上述示例中，該第一成型模料層31具有暴露的一第四頂面311以及暴露的多個外側面312。該第二成型模料層32具有暴露的一第四底面321以及暴露的多個外側面322。

請參考圖2、9所示，如步驟S57所示，於各該晶片10上的第一成型模料層31以及第二成型模料層32的外圍形成一電磁干擾遮蔽結構40。為了簡潔，圖式中僅以一個晶片10示意及說明。在設置一電磁干擾遮蔽結構40之前，可將圖8分離後的晶片10放置於一暫時性膠帶(tape)上，待設置電磁干擾遮蔽結構40後再從暫時性膠帶移除，此部分圖示省略。

該電磁干擾遮蔽結構40包括一第一電磁干擾遮蔽層41。該第一電磁干擾遮蔽層41設置於該第一成型模料層31的外側面312、該第二成型模料層32的第四底面321及外側面322上。

其中，該電磁干擾遮蔽結構40可為一金屬材料。在一示例中，金屬材料包含但不限於銅、鎳、金。

請參考圖1、2、9所示，當設置完成該電磁干擾遮蔽結構40後，如步驟S58所示，使各該晶片10上的重佈線路結構20的第二頂面211以及電連接層23暴露出該第一成型模料層31。

在一示例中，透過一乾蝕刻方法(電漿蝕刻)等方式，將該重佈線路結構20的第二頂面211上的第一成型模料層31以及對應的部分第一電磁干擾遮蔽層41去除。使該重佈線路結構20的第二頂面211以及部分的電連接層23暴露出該第一成型模料層31。

對於第一實施例的結構來說，該重佈線路結構20設置於該晶片10的第一頂面101上。該成型模料結構30設置於該晶片10的外側面12和第三底面11上，以及設置於該重佈線路結構20的外側面213上。也就是，該成型模料結構30的第一成型模料層31設置於該重佈線路結構20的外側面213上以及該晶片10的外側面12上。該成型模料結構30的第二成型模料層32設置於該晶片10的第三底面11上。該電磁干擾遮蔽結構40的第一電磁干擾遮蔽層41設置在該第一成型模料層31的外側面312，以及設置於該第二成型模料層32的第四底面321以及外側面322上。

關於封裝結構的第二實施例，請參考圖10所示，第二實施例與上述實施例大致相同。在第二實施例中，是移除該第二成型模料層32，以及移除設置在該第二成型模料層32的外側面322以及第四底面321上的部分第一電磁干擾遮蔽層41，以露出該晶圓100的第三底面11，以及該第一成型模料層31對 應該晶圓100的第三底面11的一表面，以及該第一電磁干擾遮蔽層41對應該晶圓100的第三底面11的一表面。此實施例提供封裝結構的四面保護。

關於本發明封裝結構的第三實施例，請參考圖11所示。第三實施例與上述第一實施例大致上相同。在第三實施例中，於設置該電磁干擾遮蔽結構40之前，進一步於該第二成型模料層32的第四底面321形成多個凹槽323。當設置該電磁干擾遮蔽結構40的第一電磁干擾遮蔽層41時，使得第一電磁干擾遮蔽層41覆蓋、填滿該些凹槽323，以構成多個散熱結構。由於該第一電磁干擾遮蔽層41經由該些凹槽323，而非常接近該晶片10的第三底面11，因此還可以使該晶片10的熱能經由該第一電磁干擾遮蔽層41向外散熱。

關於本發明封裝結構的第四實施例，請參考圖12所示，第四實施例與上述各實施例大致上相同。在第四實施例中，於設置該電磁干擾遮蔽結構40之前，進一步於該第二成型模料層32的第四底面321形成貫通該第二成型模料層32的多個開孔323A。。當設置該電磁干擾遮蔽結構40的第一電磁干擾遮蔽層41時，使得該第一電磁干擾遮蔽層41覆蓋、填滿該些開孔323A。使該第一電磁干擾遮蔽層41經由該些開孔323A接觸該晶片10的第三底面11，以構成多個散熱結構。在此示例中，該第一電磁干擾遮蔽層41與該晶片10並未電性連接。透過該第一電磁干擾遮蔽層41可將該晶片10的熱能向外散熱。

關於本發明封裝結構的第五實施例，請參考圖13所示。第五實施例與上述各實施例大致上相同。在第五實施例中，於步驟S58中，係移除部分的第一成型模料層31以及對應的部分第一電磁干擾遮蔽層41，使剩餘部分的第一成型模料層31覆蓋於該重佈線路結構20的第二頂面211上，並且使該些電連接層23部分暴露出該第一成型模料層31。此外，該第一電磁干擾遮蔽層41與設置在該重佈線路結構20的第二頂面211上的第一成型模料層31齊平，以有效 提供抗電磁干擾保護。透過該成型模料結構30包圍該晶片10以及該重佈線路結構20，以提供對結構的六面保護。

在一示例中，該電連接層23暴露設置於該重佈線路結構20的第二頂面211上的第一成型模料層31的厚度，為該電連接層23高度的一半以上。藉此，既能提供有效保護，亦能提供有效連接。

關於本發明封裝結構的第六實施例，請參考圖14所示。第六實施例與第五實施例大致上相同。在第六實施例中，於設置該電磁干擾遮蔽結構40之前，進一步可於該第二成型模料層32的第四底面321形成多個凹槽323。當設置該電磁干擾遮蔽結構40的第一電磁干擾遮蔽層41時，使得第一電磁干擾遮蔽層41覆蓋、填滿該些凹槽323，以構成多個散熱結構。由於該第一電磁干擾遮蔽層41經由該些凹槽323，而非常接近該晶片10的第三底面11，因此還可以使該晶片10的熱能經由該第一電磁干擾遮蔽層41向外散熱。

關於本發明封裝結構的第七實施例，請參考圖15所示。第七實施例與第五實施例大致上相同。在第七實施例中，於設置該電磁干擾遮蔽結構40之前，進一步可於該第二成型模料層32的第四底面321形成成貫通該第二成型模料層32的多個開孔323A。當設置該電磁干擾遮蔽結構40的第一電磁干擾遮蔽層41時，使得該第一電磁干擾遮蔽層41覆蓋、填滿該些開孔323A。使該第一電磁干擾遮蔽層41經由該些開孔323A接觸該晶片10的第三底面11，以構成多個散熱結構。在此示例中，該第一電磁干擾遮蔽層41與該晶片10並未電性連接。透過該第一電磁干擾遮蔽層41可將該晶片10的熱能向外導熱以進行散熱。

關於本發明封裝結構的第八實施例，請參考圖16所示。第八實施例與第五實施例大致上相同。在第八實施例中，在該重佈線路結構20的第二頂面211上的第一成型模料層31以及該第一電磁干擾遮蔽層41上，進一步設置該電磁干擾遮蔽結構40的一第二電磁干擾遮蔽層42。該第二電磁干擾遮蔽層42 與該第一電磁干擾遮蔽層41電性連接。該第二電磁干擾遮蔽層42與暴露的該些電連接層23呈相隔設置，也就是二者之間並未電性連接，避免訊號干擾及短路。其中，該第二電磁干擾遮蔽層42係可為一金屬材料。在一示例中，金屬材料包括但不限於銅、鎳、金。透過設置該第二電磁干擾遮蔽層42，以提供該重佈線路結構20的第二頂面211的抗電磁干擾保護，以達到六面抗電磁干擾保護的效果。

關於本發明封裝結構的第九實施例，請參考圖17所示。第九實施例與第八實施例大致上相同。在第八實施例中，於設置該電磁干擾遮蔽結構40之前，進一步可於該第二成型模料層32的第四底面321形成多個凹槽323。當設置該電磁干擾遮蔽結構40的第一電磁干擾遮蔽層41時，使得第一電磁干擾遮蔽層41覆蓋、填滿該些凹槽323，以構成多個散熱結構。由於該第一電磁干擾遮蔽層41經由該些凹槽323，而非常接近該晶片10的第三底面11，因此還可以使該晶片10的熱能經由該第一電磁干擾遮蔽層41向外散熱。

關於本發明封裝結構的第十實施例，請參考圖18所示。第十實施例與第八實施例大致上相同。在第十實施例中，於設置該電磁干擾遮蔽結構40之前，進一步可於該第二成型模料層32的第四底面321上形成貫通該第二成型模料層32的多個開孔323A。當設置該電磁干擾遮蔽結構40的第一電磁干擾遮蔽層41時，使得該第一電磁干擾遮蔽層41覆蓋、填滿該些開孔323A。使該第一電磁干擾遮蔽層41經由該些開孔323A接觸該晶片10的第三底面11，以構成多個散熱結構。在此示例中，該第一電磁干擾遮蔽層41與該晶片10並未電性連接。透過該第一電磁干擾遮蔽層41可將該晶片10的熱能向外導熱以進行散熱。

根據上述內容，透過於該暫時承載板A上設置多個晶圓100並且對所有晶圓100同時製作重佈線路結構20，可提升生產效率。此外，透過該成型模料結構30提供該晶片10以及該重佈線路結構20的結構的多面保護及強化。 以及，透過設置於該成型模料結構30的外圍且同時對應該晶片10及該重佈線路結構20的電磁干擾遮蔽結構40，提供對結構的多面電磁干擾防護。藉此達到提升結構強度以及使用可靠性、穩定性的目的。

在一些實施例中，於該第二成型模料層32上形成對應的散熱結構，可提升散熱的效果，以進一步提升效能。

在上述某些實施例中，透過該第一成型模料層31保護該晶片10的外側面12、該重佈線路結構20的外側面213，以及該第二成型模料層32保護該晶片10的第三底面11，以達到對結構的五面防護。並且，透過該第一電磁干擾遮蔽層41設置於該第一成型模料層31的外側面312，以及該第二成型模料層32的第四底面321以及外側面322，藉此亦達到五面抗電磁干擾防護。

此外，在某些實施例中，還保留覆蓋於該重佈線路結構20的第二頂面211上的第一成型模料層31，藉此可以提供對該重佈線路結構20的保護，以提升後續與一印刷電路板連接時的使用可靠性。對於這些實施例來說，可以達到對結構的六面防護，也就是頂面、底面以及四個外側面。

另外，在某些實施例中，於保留於該重佈線路結構20的第二頂面211上的第一成型模料層31上還設有該第二電磁干擾遮蔽層42，以進一步提升對該重佈線路結構20的電磁干擾防護，或者後續與對應的印刷電路板連接並且運作時的電磁干擾防護。對於這些實施例來說，可以達到六面抗電磁干擾防護的效果，也就是頂面、底面以及四個外側面。

10:晶片

11:第三底面

12:外側面

101:第一頂面

20:重佈線路結構

21:介電層

211:第二頂面

212:第二底面

213:外側面

22:線路層

23:電連接層

30:成型模料結構

31:第一成型模料層

312:外側面

32:第二成型模料層

321:第四底面

322:外側面

40:電磁干擾遮蔽結構

41:第一電磁干擾遮蔽層

Claims (22)

1. 一種封裝結構，其包括：一晶片；一重佈線路結構，設置在該晶片上並形成電性連接；一成型模料結構，設置於該晶片以及該重佈線路結構的外圍；一電磁干擾遮蔽結構，設置於該成型模料結構的外圍；其中該成型模料結構包括：一第一成型模料層，設置於該晶片的多個外側面以及該重佈線路結構的多個外側面上；一第二成型模料層，設置於該晶片的一底面上，且與該第一成型模料層相連接。
2. 如請求項1所述之封裝結構，其中該電磁干擾遮蔽結構包括一第一電磁干擾遮蔽層，設置於該第一成型模料層的多個外側面、該第二成型模料層的多個外側面以及一底面。
3. 如請求項2所述之封裝結構，其中該第二成型模料層的底面進一步設置多個凹槽，該第一電磁干擾遮蔽層填滿該些凹槽。
4. 如請求項2所述之封裝結構，其中該第二成型模料層上進一步設置貫穿該第二成型模料層的多個開孔，該第一電磁干擾遮蔽層填滿該些開孔並與該晶片的底面連接。
5. 如請求項1所述之封裝結構，其中該第一成型模料層更設置於該重佈線路結構的一頂面上，且設置於該重佈線路結構的頂面上的一電連接層部分外露該第一成型模料層。
6. 如請求項5所述之封裝結構，其中該電磁干擾遮蔽結構包括一第一電磁干擾遮蔽層，設置於該第一成型模料層的多個外側面、該第二成型模料層的多個外側面以及一底面。
7. 如請求項6所述之封裝結構，其中該第二成型模料層上進一步設置多個凹槽，該第一電磁干擾遮蔽層填滿該些凹槽。
8. 如請求項6所述之封裝結構，其中該第二成型模料層上進一步設置貫穿該第二成型模料層的多個開孔，該第一電磁干擾遮蔽層填滿該些開孔並與該晶片連接。
9. 如請求項5所述之封裝結構，其中該電磁干擾遮蔽結構包括：一第一電磁干擾遮蔽層，設置於該第一成型模料層的多個外側面、該第二成型模料層的多個外側面以及一底面；一第二電磁干擾遮蔽層，設置在該重佈線路結構的頂面的第一成型模料層上，且與外露的電連接層相隔設置。
10. 如請求項9所述之封裝結構，其中該第二成型模料層上進一步設置多個凹槽，該第一電磁干擾遮蔽層填滿該些凹槽。
11. 如請求項9所述之封裝結構，其中該第二成型模料層上進一步設置貫穿該第二成型模料層的多個開孔，該第一電磁干擾遮蔽層填滿該些開孔並與該晶片的底面連接。
12. 一種封裝結構的製造方法，包括以下步驟：提供一個以上的晶圓；於該晶圓的一頂面上形成一重佈線路結構；於該晶圓及對應的重佈線路結構上形成多個第一切割溝槽，以形成設有對應的重佈線路結構的多個晶片； 於該晶圓及對應的重佈線路結構上和對應的第一切割溝槽內形成一成型模料結構中的一第一成型模料層；從該晶圓的一底面進行處理，以露出該晶圓的晶片的一底面以及形成於該晶圓的第一切割溝槽內的第一成型模料層，並於該晶圓的晶片的底面以及露出的第一成型模料層上形成該成型模料結構中的一第二成型模料層；沿該晶圓中形成於該些第一切割溝槽中的第一成型模料層以及對應的第二成型模料層上形成多個第二切割溝槽，以分離該些晶片；於該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構；使各該晶片上的重佈線路結構外露。
13. 如請求項12所述之封裝結構的製造方法，其中於使各該晶片上的重佈線路結構外露的步驟中，將位於各該晶片的重佈線路結構的一頂面上的第一成型模料層以及對應的部分電磁干擾遮蔽結構移除，使各該晶片上的重佈線路結構的頂面外露，以及形成於該重佈線路結構上的一電連接層外露。
14. 如請求項13所述之封裝結構的製造方法，其中於各該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構的步驟之前，於該第二成型模料層上形成多個凹槽；當形成該電磁干擾遮蔽結構時，該電磁干擾遮蔽結構填滿該些凹槽，以構成散熱結構。
15. 如請求項13所述之封裝結構的製造方法，其中於各該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構的步驟之前，於該第二成型模料層上形成貫通該第二成型模料層的多個開孔；當形成該電磁干擾遮蔽結構時，該電磁干擾遮蔽結構填滿該些開孔並與該晶片的底面連接。
16. 如請求項12所述之封裝結構的製造方法，其中於使各該晶片上的重佈線路結構外露的步驟中，移除部分第一成型模料層以及對應的部分電磁干擾遮蔽結構，使剩餘部分的第一成型模料層覆蓋於該重佈線路結構的一頂面上，並且使形成於該重佈線路結構上的一電連接層部分外露。
17. 如請求項16所述之封裝結構的製造方法，其中於各該晶片上的第一成型模料層以及該第二成型模料層的外圍設置一電磁干擾遮蔽結構的步驟之前，於該第二成型模料層上形成多個凹槽；當設置該電磁干擾遮蔽結構時，該電磁干擾遮蔽結構填滿該些凹槽。
18. 如請求項16所述之封裝結構的製造方法，其中於各該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構的步驟之前，於該第二成型模料層上形成貫通該第二成型模料層的多個開孔；當形成該電磁干擾遮蔽結構時，該電磁干擾遮蔽結構填滿該些開孔並與該晶片的底面連接。
19. 如請求項16所述之封裝結構的製造方法，其中於各該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構的步驟中，於各該晶片上的第一成型模料層的多個外側面上、各該晶片上的第二成型模料層的多個外側面及一底面上形成該電磁干擾遮蔽結構的一第一電磁干擾遮蔽層；以及於各該晶片的重佈線路結構的第一成型模料層上形成該電磁干擾遮蔽結構的一第二電磁干擾遮蔽層，並且與外露的電連接層相隔設置。
20. 如請求項19所述之封裝結構的製造方法，其中於各該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構的步驟之前，於該第二成型模料層上形成多個凹槽；當形成該電磁干擾遮蔽結構時，該電磁干擾遮蔽結構填滿該些凹槽，以構成散熱結構。
21. 如請求項19所述之封裝結構的製造方法，其中於各該晶片上的第一成型模料層以及該第二成型模料層的外圍形成一電磁干擾遮蔽結構的步驟之前，於該第二成型模料層上形成貫通該第二成型模料層的多個開孔；當形成該電磁干擾遮蔽結構時，該電磁干擾遮蔽結構填滿該些開孔並與該晶片的底面連接。
22. 如請求項12所述之封裝結構的製造方法，其中當該晶圓為多個時；將該等晶圓設置於一暫時承載板上；於該些晶圓的頂面上設置對應的重佈線路結構並形成電性連接；於該些晶圓及對應的重佈線路結構上形成該些第一切割溝槽，以形成設有對應的重佈線路結構的多個晶片；於該些晶圓及對應的重佈線路結構上和對應的第一切割溝槽內設置該成型模料結構中的第一成型模料層；移除該暫時承載板，且從各該晶圓的底面進行處理，以露出各該晶圓的晶片的底面以及設置於各該晶圓的第一切割溝槽內的第一成型模料層，並於各該晶圓的晶片的底面以及露出的第一成型模料層上設置該成型模料結構中的第二成型模料層；沿各該晶圓中設置於該些第一切割溝槽中的第一成型模料層以及對應的第二成型模料層上形成多個第二切割溝槽，以分離該些晶片；於各該晶片上的第一成型模料層以及該第二成型模料層的外圍設置一電磁干擾遮蔽結構；使各該晶片上的重佈線路結構外露。

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