TWI637371B - 移位暫存電路 - Google Patents

Abstract

第n級移位暫存器具有輸入單元、上拉單元、下拉控制單元、及下拉單元。輸入單元依據第(n-i)級掃描信號控制第一節點電壓。上拉單元依據第一時脈信號輸出第n級掃描信號至輸出端。下拉控制單元依據第二時脈信號產生下拉控制信號。下拉單元依據下拉控制信號調整輸出端電壓。上拉單元包括耦接於第一節點與第二節點之間的電壓耦合單元、及第一電晶體，其控制端耦接第(n-j)級的第一節點、第一端接收第一時脈信號、第二端耦接第二節點。下拉單元包括第二電晶體，其第一端耦接第二節點、第二端耦接參考電壓、控制端接收下拉控制信號。

Description

移位暫存電路

本發明是有關於一種顯示驅動電路，且特別是有關於一種使用移位暫存器的顯示驅動電路。

用於顯示面板的顯示驅動電路包括閘極驅動電路(gate driver)，閘極驅動電路可利用多個移位暫存器依序地輸出多個掃描信號，掃描信號分別傳送至顯示面板的多個閘極線以驅動面板的像素陣列。隨著顯示面板的影像解析度日漸提升以及畫面更新率(frame rate)的增加，如何設計適合的移位暫存器乃目前業界致力課題之一。

本發明係有關於一種移位暫存電路，可以有效減少輸出掃描信號的下降時間。

根據本發明之一方面，提出一種移位暫存電路，包括多級移位暫存器，其中的第n級移位暫存器包括：輸入單元、上拉單元、下拉控制單元、及下拉單元。輸入單元依據第(n-i)級掃描信號控制第一節點的電壓位準。上拉單元耦接於第一節點與輸出端之間，依據第一時脈信號輸出第n級掃描信號至輸出端。下拉 控制單元耦接第一節點，依據第二時脈信號產生下拉控制信號。下拉單元耦接第一節點，依據下拉控制信號將輸出端的電壓位準調整至第一參考電壓。上拉單元包括：第一電晶體及電壓耦合單元。第一電晶體的控制端耦接第(n-j)級的第一節點，第一電晶體的第一端用以接收第一時脈信號，第一電晶體的第二端耦接一第二節點。電壓耦合單元耦接於第一節點與第二節點之間。下拉單元包括第二電晶體，第二電晶體的第一端耦接第二節點，第二電晶體的第二端耦接至第一參考電壓，第二電晶體的控制端用以接收下拉控制信號。其中n,i,j皆為正整數。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

1‧‧‧移位暫存電路

101‧‧‧輸入單元

102、102'‧‧‧上拉單元

103‧‧‧下拉控制單元

104、104'‧‧‧下拉單元

105‧‧‧電壓耦合單元

106‧‧‧重置單元

A(n)‧‧‧下拉控制信號

D2U‧‧‧反向掃描控制信號

G(1)、G(2)、G(3)、G(4)、G(n-i)、G(n)、G(n-2)、G(n-1)、G(n+2)‧‧‧輸出端

HC1、HC2、HC3、HC4‧‧‧時脈信號

M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13、M14、M15‧‧‧電晶體

Q(n)、Q(n-j)、Q(n-1)‧‧‧第一節點

R1‧‧‧電阻

RST‧‧‧重置信號

SR(1)、SR(2)、SR(3)、SR(4)、SR(n)‧‧‧移位暫存器

ST(n)‧‧‧第二節點

t1、t2、t3、t4、t5、t6、t7、t8‧‧‧時間點

U2D‧‧‧順向掃描控制信號

VGH‧‧‧第二參考電壓

VGL‧‧‧第一參考電壓

第1圖繪示依照本發明第一實施例的移位暫存電路示意圖。

第2圖繪示依照本發明第一實施例的第n級移位暫存器示意圖。

第3圖繪示依照本發明第一實施例的上拉單元示意圖。

第4圖繪示依照本發明第一實施例的下拉單元示意圖。

第5圖繪示對應於第2圖電路的信號時序圖。

第6圖繪示依照本發明第一實施例包含重置單元的第n級移位暫存器示意圖。

第7圖繪示依照本發明第一實施例單向掃描的第n級移位暫存器電路圖。

第8圖繪示依照本發明第一實施例雙向掃描的第n級移位暫存器電路圖。

第9圖繪示對應於第8圖電路於反向掃描操作時的信號時序圖。

以下將以圖式及詳細敘述清楚說明本揭示內容之精神，任何所屬技術領域中具有通常知識者在瞭解本揭示內容之實施例後，當可由本揭示內容所教示之技術，加以改變及修飾，其並不脫離本揭示內容之精神與範圍。

關於本文中所使用之『第一』、『第二』、…等，並非特別指稱次序或順位的意思，亦非用以限定本發明，其僅為了區別以相同技術用語描述的元件或操作。

關於本文中所使用之『電性耦接』，可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，而『電性耦接』還可指二或多個元件相互操作或動作。

關於本文中所使用之『包含』、『包含』、『具有』、『含有』等等，均為開放性的用語，即意指包含但不限於。

關於本文中所使用之『及/或』，係包含所述事物的任一或全部組合。

關於本文中所使用之用詞(terms)，除有特別註明 外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。

第1圖繪示依照本發明第一實施例的移位暫存電路1示意圖。移位暫存電路1包括多級移位暫存器SR(1)、SR(2)、SR(3)、SR(4)等等，第1圖雖繪示四級移位暫存器，然而應當理解移位暫存電路1包括的移位暫存器數量不僅限於四級，其數量可以相關於顯示面板的閘極線數量。多個移位暫存器SR(1)~SR(4)依序串接，在各自的輸出端G(1)~G(4)分別輸出掃描信號傳送至顯示面板的閘極線。

第1圖為表示多個移位暫存器彼此連接的簡化示意圖，移位暫存器之間的信號傳輸不僅限於第1圖的方式。以順向掃描(forward scanning)為例，移位暫存器SR(2)可以接收來自移位暫存器SR(1)的信號，例如是輸出端G(1)的掃描信號或是移位暫存器SR(1)內部的其他信號，據以使移位暫存器SR(2)產生輸出端G(2)的掃描信號。而移位暫存器SR(3)可以接收來自移位暫存器SR(1)及/或移位暫存器SR(2)的信號，據以產生輸出端G(3)的掃描信號。亦即，各個移位暫存器所接收的信號不僅限於來自於前一級移位暫存器，亦可以來自前兩級的移位暫存器。以反向掃描(reverse scanning)為例，移位暫存器SR(1)可以接收來自移位暫 存器SR(2)及/或移位暫存器SR(3)的信號，據以產生輸出端G(1)的掃描信號。本發明並不以此為限。

此外，各個移位暫存器SR(1)~SR(4)可以接收相同或不同的時脈信號。舉例而言，若是於移位暫存電路1使用兩種相位的第一時脈信號與第二時脈信號，且第一時脈信號與第二時脈信號具有相位差(phase offset)，則移位暫存器SR(1)與SR(3)可依據第一時脈信號產生輸出端G(1)與G(3)的掃描信號，移位暫存器SR(2)與SR(4)可依據第二時脈信號產生輸出端G(2)與G(4)的掃描信號。若是使用四種相位(multi-phase)的時脈信號，第一時脈信號、第二時脈信號、第三時脈信號、與第四時脈信號彼此之間具有相位差，則移位暫存器SR(1)可依據第一時脈信號產生輸出端G(1)的掃描信號，移位暫存器SR(2)可依據第二時脈信號產生輸出端G(2)的掃描信號，移位暫存器SR(3)可依據第三時脈信號產生輸出端G(3)的掃描信號，移位暫存器SR(4)可依據第四時脈信號產生輸出端G(4)的掃描信號。當移位暫存電路1串接更多級的移位暫存器時，其餘移位暫存器的作動可根據上述內容以此類推，於此不再重複贅述。

請參考第2圖，第2圖繪示依照本發明第一實施例的第n級移位暫存器示意圖。第n級移位暫存器SR(n)包括：輸入單元101、上拉單元102、下拉控制單元103、及下拉單元104。輸入單元101可耦接至第(n-i)級移位暫存器的輸出端G(n-i)，依據第(n-i)級掃描信號控制第一節點Q(n)的電壓位準，i為正整數。例 如當i=1時，輸入單元101接收第(n-1)級移位暫存器SR(n-1)輸出端G(n-1)提供的第(n-1)級掃描信號；當i=2時，輸入單元101接收第(n-2)級移位暫存器SR(n-2)輸出端G(n-2)提供的第(n-2)級掃描信號。上拉單元102耦接於第一節點Q(n)與輸出端G(n)之間，上拉單元102依據時脈信號HC1輸出第n級掃描信號至輸出端G(n)。下拉控制單元103耦接第一節點Q(n)，下拉控制單元103依據時脈信號HC3產生下拉控制信號A(n)。下拉單元104耦接第一節點Q(n)，下拉單元104依據下拉控制信號A(n)將輸出端G(n)的電壓位準調整至第一參考電壓VGL，例如為低參考電壓。其中時脈信號HC1與時脈信號HC3之間的相位差例如為180度。其中n為正整數。

移位暫存器SR(n)內第一節點Q(n)的電壓位準相關於移位暫存器SR(n)的操作模式，例如當第一節點Q(n)為低電壓位準時，移位暫存器SR(n)為非操作狀態，輸出端G(n)維持低電壓位準；當第一節點Q(n)為高電壓位準時，即表示要驅動對應的閘極線，移位暫存器SR(n)為操作狀態，輸出端G(n)會提供高電壓位準的掃描信號。

上拉單元102可使得輸出端G(n)的電壓位準上升，下拉單元104可使得輸出端G(n)的電壓位準下降。上拉單元102包括電晶體M1及電壓耦合單元105。電晶體M1的控制端耦接第(n-j)級的第一節點Q(n-j)，其中j為正整數。舉例而言，第(n-j)級移位暫存器SR(n-j)與第n級移位暫存器SR(n)具有相同的結 構，在第(n-j)級移位暫存器SR(n-j)內部同樣具有第一節點Q(n-j)，位置即如同第2圖所示第n級移位暫存器SR(n)內部第一節點Q(n)的位置。第n級移位暫存器SR(n)的電晶體M1，其控制端耦接第(n-j)級移位暫存器SR(n-j)的第一節點Q(n-j)。電晶體M1的第一端用以接收時脈信號HC1，電晶體M1的第二端耦接第二節點ST(n)。電壓耦合單元105耦接於第一節點Q(n)與第二節點ST(n)之間，電壓耦合單元105可以例如是電容。

下拉單元104耦接第一節點Q(n)、第二節點ST(n)、及輸出端G(n)。下拉單元104包括電晶體M2，電晶體M2的第一端耦接第二節點ST(n)，電晶體M2的第二端耦接至第一參考電壓VGL，電晶體M2的控制端用以接收下拉控制信號A(n)。在第2圖所示的實施例中，電晶體皆是使用n型薄膜電晶體(n-type thin-film transistor，以下簡稱N型電晶體)作為例子，然而應當理解圖中所示的電晶體亦可使用其他類型的電晶體取代，而驅動波型也應該作適應性改變。本說明書以下將使用N型電晶體作為範例，以維持說明一致並且易於理解。

第3圖繪示依照本發明第一實施例的上拉單元示意圖。於本發明揭露之一實施例，上拉單元102包括電晶體M3，電晶體M3的控制端耦接第一節點Q(n)，電晶體M3的第一端用以接收第一時脈信號HC1，電晶體M3的第二端耦接輸出端G(n)用以輸出第n級掃描信號。如第3圖所示，電晶體M3可作為輸出端G(n)的上拉電晶體使用。當第一節點Q(n)為高電壓位準時，電晶體M3 導通，電晶體M3可藉由時脈信號HC1的時序，將輸出端G(n)的電壓位準拉高至接近於時脈信號HC1的高電壓位準用以輸出第n級掃描信號。需說明的是，第3圖所示僅為一種上拉單元102的實施例，電晶體M3亦可取代為多個電晶體的組合，本發明並不以此為限。

第4圖繪示依照本發明第一實施例的下拉單元示意圖。於本發明揭露之一實施例，下拉單元104具有電晶體M4及電晶體M5，其中每個電晶體均具有第一端、第二端、及控制端。電晶體M2、電晶體M4、電晶體M5的控制端皆耦接於下拉控制信號A(n)，電晶體M5的第一端耦接於第一節點Q(n)以作為第一節點Q(n)的下拉電晶體，電晶體M2的第一端耦接於第二節點ST(n)以作為第二節點ST(n)的下拉電晶體，電晶體M4的第一端耦接於輸出端G(n)以作為輸出端G(n)的下拉電晶體。第4圖所示僅為一種下拉單元104的實施例，各個節點的下拉電晶體亦可取代為多個電晶體的組合，本發明並不以此為限。

以下將說明第n級移位暫存器SR(n)的操作模式，請參考第5圖，第5圖繪示對應於第2圖電路的信號時序圖，其中上拉單元102可參考第3圖、下拉單元104可參考第4圖，於此例中使用四種相位的時脈信號HC1、HC2、HC3、HC4，彼此之間具有的相位差為90度。第一節點Q(n)的電壓位準提升(從時間點t3到時間點t6)可以區分為三個階段，以下對於各階段分別描述。在以下的 範例中，係使用i=2以及j=2作為範例說明，然而本發明並不限於此，於不同實施例中亦可選擇耦接至不同的前級移位暫存器。

於第一階段：時間點t3到時間點t5，第一節點Q(n)電壓是由輸入單元101依據第(n-2)級移位暫存器輸出端G(n-2)提供的第(n-2)級掃描信號而提升。輸出端G(n-2)的掃描信號在時間點t3電壓上升，使得第一節點Q(n)在時間點t3電壓上升。

於第二階段：時間點t5到時間點t6，時脈信號HC1在時間點t5時上升到高電壓位準，此時第(n-1)級的第一節點Q(n-1)仍為高電壓，電晶體M1為導通，時脈信號HC1會傳送到第二節點ST(n)。經由電壓耦合單元105的耦合效應，以及電晶體M3的耦合效應，於時間點t5時電壓上升的時脈信號HC1，會使得第一節點Q(n)的電壓更進一步上升。如第5圖所示，第一節點Q(n)在第二階段的電壓比在第一階段的電壓更高。

於第三階段：時間點t6到時間點t7，由於時脈信號HC1電壓下降且第(n-1)級的第一節點Q(n-1)電壓下降，此時第一節點Q(n)的電壓會低於第二階段。然而，第一節點Q(n)於第三階段的電壓會高於第一階段的電壓，詳細說明如下。

請先觀察第(n-1)級的第一節點Q(n-1)電壓變化，在時間點t5時，時脈信號HC1電壓上升，經由如第3圖所示電晶體M1的耦合效應，可以稍微提高第(n-1)級的第一節點Q(n-1)的電壓。同樣的，在第(n+1)級移位暫存器SR(n+1)內，時脈信號HC2於時間點t6的電壓上升，經由第(n+1)級移位暫存器SR(n+1)內部 的電晶體M1的耦合效應，可以稍微提高第n級的第一節點Q(n)的電壓。

如上所述，藉由電晶體M1，可以使得第一節點Q(n)在第三階段的電壓位準提高，如此即提高了電晶體M3閘極到源極的電壓差，等效減小了電晶體M3的電阻值，可以使得流經電晶體M3的電流變大。此時電晶體M4將輸出端G(n)的電壓位準往下拉至第一參考電壓VGL，由於電流變大，放電速度變快，而可以減少輸出端G(n)掃描信號的下降時間(fall time)，能夠實現更快速的操作。亦即，第一節點Q(n)第三階段的電壓可對應到輸出端G(n)電壓下降的速度，藉由提升第一節點Q(n)第三階段的電壓，能夠提升電路的操作速度。

於時間點t7時，時脈信號HC3電壓上升，下拉控制單元103產生的下拉控制信號A(n)電壓隨之上升，啟動下拉單元104操作，可透過電晶體M5將第一節點Q(n)電壓往下拉。電晶體M2可提供穩壓作用，在移位暫存器SR(n)非操作時段，亦即第一節點Q(n)維持低電壓位準時，透過電晶體M2路徑對第二節點ST(n)放電，可使得第二節點ST(n)穩定維持在低電壓位準，清空電壓耦合單元105儲存的電荷。

以下更說明移位暫存器SR(n)的多個實施例。第6圖繪示依照本發明第一實施例包含重置單元的第n級移位暫存器示意圖。相較於第2圖，第6圖所示實施例更包括重置單元106，重置單元106可依據重置信號RST調整下拉控制信號A(n)的電壓位 準，當進行重置時(例如重置信號RST為高電壓位準)，可使得下拉控制信號A(n)為高電壓位準，如第4圖所示，電晶體M5、M2、M4分別下拉第一節點Q(n)、第二節點ST(n)、輸出端G(n)的電壓位準。其中重置單元106包含電晶體M9，電晶體M9的第一端耦接於電晶體M9的控制端，用以接收重置信號RST，電晶體M9的第二端耦接於下拉控制單元103的輸出端，以調整下拉控制信號A(n)的電壓位準。

第7圖繪示依照本發明第一實施例單向掃描的第n級移位暫存器電路圖，第7圖繪示如第6圖各個單元的一種範例電路實作方式，此範例中i=2，j=1，然而本發明並不僅限於此數值。

於本發明揭露之一實施例，移位暫存器SR(n)還可包括電晶體M8，電晶體M8的第一端耦接輸入單元101，電晶體M8的第二端耦接第一節點Q(n)，電晶體M8的控制端耦接第二參考電壓VGH，例如為高參考電壓。由於電晶體M8的控制端是接到直流的第二參考電壓VGH，因此可視為一個維持導通的開關元件，電晶體M8的第一端及第二端可視為具有實質相等的電壓位準，故電晶體M8為可選擇性設置，在前述第2圖及第6圖實施例中即未包含電晶體M8。電晶體M8的作用在於使得輸入單元101所看到的移位暫存器SR(n)的電路負載(RC loading)不會太大。

移位暫存器SR(n)還可包括電晶體M7，電晶體M7的第一端耦接輸入單元101，電晶體M7的第二端耦接輸出端G(n)，電晶體M7的控制端耦接輸出端G(n)。由於電晶體即使在 關閉時仍可能存在漏電電流，為了避免第一節點Q(n)的電壓經由電晶體M8及電晶體M5組成的路徑漏電，因此設置耦接至輸出端G(n)的電晶體M7，可以達到防止漏電的效果。電晶體M7亦為可選擇性設置，在前述第2圖及第6圖實施例中即未包含電晶體M7。

輸入單元101包括電晶體M12，當第(n-2)級掃描信號為高電壓位準時電晶體M12導通，提升第一節點Q(n)的電壓位準。重置單元106包括電晶體M9，電晶體M9為二極體連接形式(diode-connected)的電晶體，當重置信號RST為高電壓位準時，提升下拉控制信號A(n)的電壓位準。

下拉控制單元103包括電晶體M10、電晶體M11、及電阻R1，電晶體M10的控制端耦接時脈信號HC3，電晶體M11的控制端耦接第一節點Q(n)。當移位暫存器SR(n)在操作階段時，即第一節點Q(n)為高電壓位準時，下拉控制信號A(n)為低電壓位準，藉由設置電阻R1可以確保下拉控制信號A(n)的電壓位準足夠低，電阻R1為可選擇性設置。當時脈信號HC3電壓上升時，電晶體M10導通，則可使得下拉控制信號A(n)的電壓上升，進而啟動下拉單元104對多個節點下拉電壓。

於本發明揭露之一實施例，上拉單元102內的電壓耦合單元105可以是以電晶體M6形成的等效電容，電晶體M6的控制端耦接第一節點Q(n)，電晶體M6的第一端及第二端皆耦接第二節點ST(n)，因此電晶體M6的作用相當於電容。

於本發明揭露之一實施例，下拉單元104除了如第4圖所示的電晶體M5、M2、M4，還包括電晶體M13。電晶體M13的控制端用以接收第(n+2)級掃描信號，電晶體M13的第一端耦接至輸出端G(n)，電晶體M13的第二端耦接至第一參考電壓VGL。此處使用例子為i=2，i亦可以是其他正整數，則電晶體M12的控制端用以接收第(n-i)級掃描信號，電晶體M13的控制端用以接收第(n+i)級掃描信號。透過電晶體M13與電晶體M4耦接於第一參考電壓VGL與輸出端G(n)之間，可以增加對於輸出端G(n)的下拉強度，下拉單元104受控於下拉控制信號A(n)以及後級掃描信號G(n+i)，電晶體M13為可選擇性設置。

於本發明揭露之一實施例，顯示面板的閘極驅動電路可支援雙向掃描功能，例如可從面板上方依序掃描至面板下方的順向掃描，亦可從面板下方依序掃描至面板上方的反向掃描。請參考第8圖，第8圖繪示依照本發明第一實施例雙向掃描的第n級移位暫存器電路圖。與第7圖所示的實施例的差異包括輸入單元101以及上拉單元102。

於第8圖所示的實施例中，輸入單元101包括電晶體M12與電晶體M14，電晶體M12的控制端接收第(n-2)級掃描信號，電晶體M14的控制端接收第(n+2)級掃描信號。此處使用例子為i=2，i亦可以是其他正整數，輸入單元101依據第(n-i)級掃描信號、第(n+i)級掃描信號、順向掃描控制信號U2D、及反向掃描控制信號D2U，調整第一節點Q(n)的電壓位準，其中順向掃描控 制信號U2D及反向掃描控制信號D2U可以是兩個相位互補的訊號，亦可以為兩個電壓位準相反的訊號，本發明不以此為限。

與第7圖相比，第8圖實施例所示上拉單元102'還包括電晶體M15，電晶體M15的控制端耦接第(n+j)級的第一節點(第8圖使用的例子為j=1)，電晶體M15的第一端用以接收第一時脈信號HC1，電晶體M15的第二端耦接第二節點ST(n)。

當顯示面板執行順向掃描時(從上往下)，順向掃描控制信號U2D為高電壓位準，反向掃描控制信號D2U為低電壓位準，時脈信號HC1可透過電晶體M1提高前級移位暫存器SR(n-1)的第一節點Q(n-1)於第三階段的電壓位準；當顯示面板執行反向掃描時(從下往上)，順向掃描控制信號U2D為低電壓位準，反向掃描控制信號D2U為高電壓位準，時脈信號HC1可透過電晶體M15提高前級移位暫存器SR(n+1)的第一節點Q(n+1)於第三階段的電壓位準。

第9圖繪示對應於第8圖電路於反向掃描操作時的信號時序圖。操作原理類似於第5圖所敘述，僅是改變為由下往上掃描。第一節點Q(n)的電壓位準提升同樣可區分為三個階段。第一階段：時間點t3到時間點t5，第一節點Q(n)電壓是由輸入單元101依據第(n+2)級移位暫存器輸出端G(n+2)提供的第(n+2)級掃描信號而提升。第二階段：時間點t5到時間點t6，於時間點t5時電壓上升的時脈信號HC1，會使得第一節點Q(n)的電壓更進一步上升。第三階段：時間點t6到時間點t7，時脈信號HC2於時間點t6 的電壓上升，經由第(n-1)級移位暫存器SR(n-1)內部的電晶體M15的耦合效應，可以提高第n級的第一節點Q(n)於第三階段的電壓。

根據本發明實施例所提出的移位暫存電路，藉由於上拉單元與下拉單元設置適當的電晶體，可以使得移位暫存器內第一節點在第三階段的電壓位準提高，而能夠縮短移位暫存器輸出端掃描信號的下降緣的下降時間(falling time)，提高電路操作速度，故能適用於多種高速應用，例如遊戲應用、高解析度、高畫面更新率的顯示面板。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (11)

1. 一種移位暫存電路，包括複數級移位暫存器，該複數級移位暫存器其中的一第n級移位暫存器包括：一輸入單元，依據一第(n-i)級掃描信號控制一第一節點的電壓位準；一上拉單元，耦接於該第一節點與一輸出端之間，依據一第一時脈信號輸出一第n級掃描信號至該輸出端；一下拉控制單元，耦接該第一節點，依據一第二時脈信號產生一下拉控制信號；以及一下拉單元，耦接該第一節點，依據該下拉控制信號將該輸出端的電壓位準調整至一第一參考電壓；其中該上拉單元包括：一第一電晶體，該第一電晶體的控制端耦接一第(n-j)級的第一節點，該第一電晶體的第一端用以接收該第一時脈信號，該第一電晶體的第二端耦接一第二節點；以及一電壓耦合單元，耦接於該第一節點與該第二節點之間；其中該下拉單元包括：一第二電晶體，該第二電晶體的第一端耦接該第二節點，該第二電晶體的第二端耦接至該第一參考電壓，該第二電晶體的控制端用以接收該下拉控制信號；其中n,i,j皆為正整數。
2. 如申請專利範圍第1項所述之移位暫存電路，其中該第n級移位暫存器的該上拉單元更包括：一第三電晶體，該第三電晶體的控制端耦接該第一節點，該第三電晶體的第一端用以接收該第一時脈信號，該第三電晶體的第二端耦接該輸出端用以輸出該第n級掃描信號。
3. 如申請專利範圍第1項所述之移位暫存電路，其中該第n級移位暫存器的該下拉單元更包括：一第四電晶體，該第四電晶體的控制端用以接收一第(n+i)級掃描信號，該第四電晶體的第一端耦接至該輸出端，該第四電晶體的第二端耦接至該第一參考電壓。
4. 如申請專利範圍第1項所述之移位暫存電路，其中該第n級移位暫存器的該上拉單元更包括：一第五電晶體，該第五電晶體的控制端耦接一第(n+j)級的第一節點，該第五電晶體的第一端用以接收該第一時脈信號，該第五電晶體的第二端耦接該第二節點。
5. 如申請專利範圍第4項所述之移位暫存電路，其中該第n級移位暫存器的該輸入單元依據該第(n-i)級掃描信號、一第(n+i)級掃描信號、一順向掃描控制信號、及一反向掃描控制信號，調整該第一節點的電壓位準，其中該順向掃描控制信號及該反向掃描控制信號為兩個電壓位準相反的訊號。
6. 如申請專利範圍第1項所述之移位暫存電路，其中該電壓耦合單元包括一第六電晶體，該第六電晶體的控制端耦接該第一節點，該第六電晶體的第一端及第二端皆耦接該第二節點。
7. 如申請專利範圍第1項所述之移位暫存電路，其中該第n級移位暫存器更包括：一重置單元，依據一重置信號調整該下拉控制信號的電壓位準。
8. 如申請專利範圍第1項所述之移位暫存電路，其中該第n級移位暫存器更包括：一第七電晶體，該第七電晶體的第一端耦接該輸入單元，該第七電晶體的第二端耦接該輸出端，該第七電晶體的控制端耦接該輸出端。
9. 如申請專利範圍第1項所述之移位暫存電路，其中該第n級移位暫存器更包括：一第八電晶體，該第八電晶體的第一端耦接該輸入單元，該第八電晶體的第二端耦接該第一節點，該第八電晶體的控制端耦接一第二參考電壓。
10. 如申請專利範圍第1項所述之移位暫存電路，其中i=2，j=1。
11. 如申請專利範圍第1項所述之移位暫存電路，其中該下拉單元耦接該第一節點、該第二節點、及該輸出端。