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TWI690155B - 濾波器及相關鎖相環電路 - Google Patents

濾波器及相關鎖相環電路 Download PDF

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TWI690155B
TWI690155B TW108123424A TW108123424A TWI690155B TW I690155 B TWI690155 B TW I690155B TW 108123424 A TW108123424 A TW 108123424A TW 108123424 A TW108123424 A TW 108123424A TW I690155 B TWI690155 B TW I690155B
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voltage
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capacitor
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黃逸傑
蔡松林
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聯發科技股份有限公司
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一種濾波器，包括：濾波器電路，第一處理電路，和第二處理電路。該濾波器電路接收來自該濾波器的輸入節點的輸入信號，並將該輸入信號轉換為電壓輸出。該第一處理電路根據該電壓輸出向該濾波器的輸出節點提供第一控制電壓，其中，該第一控制電壓源自該電壓輸出的交流分量。該第二處理電路根據該電壓輸出向該濾波器的輸出節點提供第二控制電壓，其中，該第二控制電壓是通過將直流位準移位施加到該電壓輸出的直流分量而得到的。

Description

濾波器及相關鎖相環電路
本發明一般涉及濾波器設計技術領域，並且更具體地，涉及濾波器及相關鎖相環電路。
鎖相環(Phase-locked loop，PLL)電路是現代電子系統中最不可避免的必需品之一。例如，PLL電路可用於時鐘生成，時間同步，時鐘倍增等應用。低功率PLL電路對於某些應用變得必不可少。例如，數據中心應用可能需要PLL電路在低電源電壓(例如，0.8V)下操作。壓控振盪器(Voltage-controlled oscillator，VCO)是PLL電路的關鍵部件。為了實現高全頻帶電源抑制比(Power Supply Rejection Ratio，PSRR)，VCO可以採用N溝道金屬氧化物半導體場效應晶體管(NMOS)源極跟隨器來接收控制電壓並將控制電壓傳遞給振盪器。通常，NMOS的柵極需要0.6-0.9V來導通NMOS。因此，NMOS源極跟隨器在低電源電壓(例如，0.8V)下不能正常工作。由於具有高全頻帶PSRR的NMOS源極跟隨器不能被需要在低電源電壓下工作的PLL電路的VCO使用，因此在低電源應用中使用的PLL電路可能具有PSRR問題。因此，需要一種可用於低電源應用的高PSRR PLL電路。
以下概述僅是說明性的，並不旨在以任何方式進行限制。也就是說，提供以下概述以介紹本文描述的新穎和非顯而易見的技術的概念、要點、益處和優點。下面在詳細描述中進一步描述選擇的實現。因此，以下發明內容並非旨在標識所要求保護的主題的必要特徵，也不旨在用於確定所要求保護的主題的範圍。
本發明提供一種濾波器，包括：濾波器電路，用於接收來自該濾波器的輸入節點的輸入信號，並將該輸入信號轉換為電壓輸出；第一處理電路，用於根據該電壓輸出向該濾波器的輸出節點提供第一控制電壓，其中，該第一控制電壓源自該電壓輸出的交流分量；和第二處理電路，用於根據該電壓輸出向該濾波器的輸出節點提供第二控制電壓，其中，該第二控制電壓是通過將直流位準移位施加到該電壓輸出的直流分量而得到的。
本發明提供一種鎖相環電路，包括：相位-頻率檢測器電路，用於通過比較參考時鐘信號和反饋時鐘信號來產生誤差輸出；電荷泵電路，用於根據該誤差輸出產生電荷泵輸出；可控振盪器電路，用於根據控制電壓產生輸出時鐘信號，該控制電壓包括第一控制電壓和第二控制電壓；反饋電路，用於根據該輸出時鐘信號產生該反饋時鐘信號；和環路濾波器，用於根據該電荷泵輸出產生該控制電壓，其中該環路濾波器的輸入節點用於接收該電荷泵電路的該電荷泵輸出，該環路濾波器的輸出節點用於輸出該控制電壓至該可控振盪器電路，該環路濾波器包括本發明的濾波器方案。
本發明所提供的方案可以實現用於低電源應用的高PSRR環形PLL。
100:鎖相環電路
102:相位-頻率檢測器電路
104:電荷泵電路
106、300:環路濾波器
107:直流位準移位電路
108:可控振盪器電路
110:反饋電路
200:壓控振盪器
201:NMOS
202:壓控環形振盪器
302:環路濾波器電路
304:第一處理電路
CK_REF:參考時鐘信號
CK_FB:反饋時鐘信號
I_CP:電荷泵輸出
VCTRL:控制電壓
CK_OUT:輸出時鐘信號
VDD、VSS:參考電壓
OP1、OP2、OP3:運算放大器
N_IN:環路濾波器的輸入節點
VOP:運算放大器OP1的電壓 輸出
Rz、R1、Reff:電阻器
C1、C2、Cz、Cp、C3、C4、C5、C6:電容器
VAC:電壓輸出VOP的AC分量
306:第二處理電路
308:低通濾波器
VDC:電壓輸出VOP提取DC分 量
310:電壓位準移位器
SW1、SW2、SW3、SW4、 SW5:開關電路
Figure 108123424-A0305-02-0015-33
1、
Figure 108123424-A0305-02-0015-34
2:開關控制信號
N_OUT:環路濾波器的輸出節點
VREF_PUMP:預定電壓
VDC':第二控制電壓
P1:第一時段
P2:第二時段
P3:第三時段
802:無源環路濾波器模組
804:有源門
Wp:極點頻率
第1圖是示出根據本發明的實施例的鎖相環(PLL)電路的圖。
第2圖是示出根據本發明的實施例的壓控振盪器(VCO)的圖。
第3圖是示出根據本發明的實施例的具有DC位準移位電路的環路濾波器的圖。
第4圖是示出根據本發明的實施例的開關控制信號
Figure 108123424-A0305-02-0006-17
1和
Figure 108123424-A0305-02-0006-18
2的波形的圖。
第5圖是示出由第3圖中所示的第二處理電路306執行的DC位準移位操作的第一階段(phase)的圖。
第6圖是示出由第3圖中所示的第二處理電路306執行的DC位準移位操作的第二階段的圖。
第7圖是示出由第3圖所示的第二處理電路306執行的DC位準移位操作的第三階段的圖。
第8圖是示出第3圖中所示的環路濾波器300的等效電路的圖。
第9圖是示出第3圖中所示的環路濾波器300的開環傳遞函數的圖。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域技術人員應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及申請專利範圍當中所提及的“包含”及“包括”為一開放式的用語，故應解釋成“包含但不限定於”。“大體上”是指在可接受的誤差範圍內，本領域技術人員能夠在一定誤差範圍內解決所述技術問題，大致達到所述技術效果。此外，“耦合”一詞在此包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦合於一第二裝置，則代表所述第一裝置可直接電性連接於所述第二裝置，或通過其它裝置或連接手段間接地電性連接至所述第二裝置。以下所述為實施本發明的較佳方式，目的在 於說明本發明的精神而非用以限定本發明的保護範圍，本發明的保護範圍當視後附的申請專利範圍所界定者為准。
接下面的描述為本發明預期的最優實施例。這些描述用於闡述本發明的大致原則而不應用於限制本發明。本發明的保護範圍應在參考本發明的申請專利範圍的基礎上進行認定。
第1圖是示出根據本發明的實施例的鎖相環(PLL)電路的圖。PLL電路100包括相位-頻率檢測器(PFD)電路102，電荷泵(CP)電路104，環路濾波器(loop filter)106，可控振盪器電路108和反饋電路110。PFD電路102被佈置為通過將參考時鐘信號CK_REF與反饋時鐘信號CK_FB進行比較來輸出誤差輸出，其中所述誤差輸出包括UP信號和DOWN信號。CP電路104被佈置為根據誤差輸出{UP，DOWN}生成CP輸出I_CP。環路濾波器106被佈置為根據CP輸出I_CP產生控制電壓VCTRL。可控振盪器電路108用於根據控制電壓VCTRL產生輸出時鐘信號CK_OUT，其中控制電壓VCTRL的幅度決定輸出時鐘信號CK_OUT的頻率。例如，可控振盪器電路108可以是壓控振盪器(VCO)。反饋電路110用於根據輸出時鐘信號CK_OUT產生反饋時鐘信號CK_FB。例如，反饋電路110可以是分頻器，例如多模分頻器(Multi-Modulus Divider，MMD)。
第2圖是示出根據本發明的實施例的壓控振盪器(VCO)的圖。可以使用第2圖中所示的VCO 200來實現第1圖中所示的可控振盪器電路108。VCO 200包括NMOS 201和壓控環形振盪器202。NMOS 201的柵極被佈置為接收控制電壓VCTRL。NMOS 201的漏極耦合至參考電壓(例如，電源電壓)VDD。壓控環形振盪器202耦合在NMOS 201的源極和另一參考電壓(例如，地電壓)VSS之間。如第2圖所示，NMOS 201具有公共漏極(common-drain)配置，並且用作源極跟隨器。因此，壓控環形振盪器202由控制電壓VCTRL通過NMOS 201控制。
在使用VCO 200實現可控振盪器電路108的情況下，PLL電路100是環形PLL電路。NMOS 201的柵極需要0.6-0.9V來導通NMOS 201。當環形PLL電路用於在低電源電壓(例如，0.8V)下工作的低功率應用時，本發明提出使用具有直流(DC)位準移位電路107的環路濾波器106，以確保NMOS 201的正常操作。由於固有特性，NMOS 201對電壓變化不太敏感。因此，使用VCO 200實現的可控振盪器電路108具有高全頻帶PSRR。簡而言之，由於所提出的環路濾波器106具有DC位準移位電路107，可以實現用於低電源應用的高PSRR環形PLL。
第3圖是示出根據本發明的實施例的具有DC位準移位電路的環路濾波器的圖。可以使用第3圖中所示的環路濾波器300來實現第1圖中所示的環路濾波器106。環路濾波器300包括環路濾波器電路302，第一處理電路304，第二處理電路306和輸出電容器C2。環路濾波器300的輸入節點N_IN被佈置為接收輸入信號(例如，CP電路104的CP輸出I_CP)，並且環路濾波器300的輸出節點N_OUT被佈置為提供電壓輸出(例如，可控振盪器電路108的控制電壓VCTRL)。輸出電容器C2耦合在環路濾波器300的輸出節點N_OUT與參考電壓(例如，地電壓)VSS之間。
在該實施例中，環路濾波器電路302是有源(active)環路濾波器電路，其包括運算放大器OP1，電阻器Rz和兩個電容器Cz和Cp。環路濾波器電路302將輸入信號(例如，CP電路104的CP輸出I_CP)轉換為電壓輸出VOP。如第3圖所示，運算放大器OP1的非反相輸入節點(+)被佈置為接收預定電壓VREF，運算放大器OP1的反相輸入節點(-)被佈置為接收輸入信號(例如，CP電路104的CP輸出I_CP)和運算放大器OP1的輸出節點被佈置為輸出電壓輸出VOP。電阻器Rz的第一端耦合至運算放大器OP1的反相輸入節點(-)，電容器Cz的第一端耦合至電阻器Rz的第二端，電容器Cp的第一端耦合在運算放大器OP1的反相輸入節點(-)上，電容器Cz，Cp的第二端耦合至運算放大器OP1的輸出節 點。應注意，環路濾波器電路302的電路結構僅用於說明目的，並不意味著是對本發明的限制。或者，可以使用其他電路架構來實現環路濾波器電路302。
第一處理電路304位於比例路徑上，該比例路徑用於使電壓輸出VOP的AC分量VAC通過。第二處理電路306位於用於使電壓輸出VOP的DC分量VDC通過的積分路徑上。在該實施例中，控制電壓VCTRL包括由第一處理電路304提供的第一控制電壓和由第二處理電路306提供的第二控制電壓，其中第一控制電壓源自電壓輸出VOP的交流(AC)分量VAC，和第二控制電壓是通過將DC位準移位(level shift)施加到電壓輸出VOP的直流(DC)分量VDC而得到的。如第3圖所示，控制電壓VCTRL響應於通過快速路徑傳遞的第一控制電壓(由AC分量VAC設置)而改變，並且響應於通過慢速路徑傳遞的第二控制電壓(由位準移位的DC分量VDC'設置)而改變。
第一處理電路304包括AC耦合電容器C1，AC耦合電容器C1具有被佈置為接收電壓輸出VOP的第一端和被耦合至環路濾波器300的輸出節點N_OUT的第二端。AC耦合電容器C1被佈置為提取來自環路濾波器電路302的電壓輸出VOP的AC分量VAC，並且將AC分量VAC傳遞到環路濾波器300的輸出節點N_OUT，以用作第一控制電壓。具體地，比例路徑使用AC耦合來實現快速響應。
第二處理電路306被佈置為用作DC位準移位電路(例如，第1圖中所示的DC位準移位電路107)，並且包括低通濾波器308和電壓位準移位器310。低通濾波器308包括電阻器R1和電容器C3，並且被佈置成從環路濾波器電路302的電壓輸出VOP提取DC分量VDC。電壓位準移位器310包括運算放大器OP2，OP3，開關電路SW1，SW2，SW3，SW4，SW5和電容器C4，C5，C6。
運算放大器OP2被配置為用作單位增益緩衝器(unity-gain buffer)。因此，運算放大器OP2的非反相輸入節點(+)被佈置為從低通濾波器308接收DC分量VDC，並且運算放大器OP2的反相輸入節點(-)耦合至運算放大器OP2 的輸出節點。由於單位增益緩衝器的固有特性，運算放大器OP2的輸出由DC分量VDC設置。
電容器C4的第一端耦合至運算放大器OP2的輸出節點，並且電容器C4的第二端耦合至參考電壓(例如，地電壓)VSS。開關電路SW1的第一端耦合至運算放大器OP2的輸出節點，開關電路SW1的第二端耦合至電容器C5的第一端。開關電路SW2的第一端耦合至參考電壓(例如，地電壓)VSS，並且開關電路SW2的第二端耦合至電容器C5的第二端。開關電路SW3的第一端耦合至電容器C5的第一端，開關電路SW3的第二端耦合至電容器C6的第一端。電容器C6的第二端耦合至參考電壓(例如，地電壓)VSS。開關電路SW4的第一端耦合至電容器C5的第二端，並且開關電路SW4的第二端耦合至運算放大器OP3的輸出節點。
運算放大器OP3被配置為用作單位增益緩衝器。因此，運算放大器OP3的非反相輸入節點(+)被佈置為接收預定電壓VREF_PUMP，並且運算放大器OP3的輸出節點被耦合至運算放大器OP3的反相輸入節點(-)。由於單位增益緩衝器的固有特性，運算放大器OP3的輸出由預定電壓VREF_PUMP設置。開關電路SW5的第一端耦合至電容器C6的第一端，並且開關電路SW5的第二端耦合至環路濾波器300的輸出節點N_OUT。
在該實施例中，第二處理電路306採用電荷泵浦(charge pumping)技術。具體地，沒有延遲要求的積分路徑使用電荷泵浦技術來實現DC位準移位操作。根據電荷泵浦技術，每個開關電路SW1，SW2和SW5的接通/斷開(on/off)狀態由一個開關控制信號
Figure 108123424-A0305-02-0010-27
1確定，並且每個開關電路SW3和SW4的接通/斷開狀態由另一個開關控制信號
Figure 108123424-A0305-02-0010-24
2確定。開關控制信號
Figure 108123424-A0305-02-0010-25
1和
Figure 108123424-A0305-02-0010-26
2被正確設置以確保當開關電路SW3和SW4斷開時開關電路SW1，SW2和SW5接通，並且當開關電路SW3和SW4接通，開關電路SW1，SW2和SW5斷開。
第4圖是示出根據本發明的實施例的開關控制信號
Figure 108123424-A0305-02-0011-28
1和
Figure 108123424-A0305-02-0011-31
2的波形的圖。開關電路SW1，SW2和SW5在第一時段(period)P1和第三時段P3期間接通，並且在第二時段P2期間斷開。開關電路SW3和SW4在第一時段P1和第三時段P3期間斷開，並且在第二時段P2期間被接通。應注意，第一時段P1不與第二時段P2重疊，第二時段P2不與第三時段P3重疊。因此，開關電路SW1-SW5不同時接通。
第5圖是示出由第3圖中所示的第二處理電路306執行的DC位準移位操作的第一階段(phase)的圖。當在第一時段P1期間開關電路SW1和SW2接通並且開關電路SW3和SW4被斷開時，電壓輸出VOP的DC分量VDC被施加到電容器C5的第一端，並且參考電壓(例如，地電壓)VSS施加到電容器C5的第二端。因此，在第一時段P1結束時，建立電容器C5兩端的電壓降(VDC-VSS)。
第6圖是示出由第3圖中所示的第二處理電路306執行的DC位準移位操作的第二階段的圖。當在第二時段P2期間開關電路SW1，SW2和SW5斷開並且開關電路SW3和SW4接通時，預定電壓VREF_PUMP被施加到電容器C5的第二端，從而泵浦電容器C5的第一端的電壓位準從VDC到VDC'，其中VDC'=VDC+VREF_PUMP。在第二時段P2結束時，建立電容器C6兩端的電壓降(VDC+VREF_PUMP-VSS)。
第7圖是示出由第3圖所示的第二處理電路306執行的DC位準移位操作的第三階段的圖。當在第三時段P3期間開關電路SW5接通並且開關電路SW3和SW4被斷開時，第二控制電壓VDC'被施加到環路濾波器300的輸出節點N_OUT。假設電壓輸出VOP的DC分量VDC為0.6V，預定電壓VREF_PUMP為0.3V，提供給環路濾波器300的輸出節點N_OUT的第二控制電壓VDC'為0.9V。以這種方式，具有高全頻帶PSRR的NMOS源極跟隨器可以由PLL電路100中的可控振盪器電路108使用，該可控振盪器電路108需要在低電源電壓(例如，0.8V) 下操作。
在該實施例中，在第二時段P2期間，電容器C5的第一端處的電壓位準未被傳遞到環路濾波器300的輸出節點N_OUT，從而防止控制電壓VCTRL在電容器C5的第一端的電壓位準最終達到穩態位準移位電壓VDC'之前，受到電容器C5的第一端處的電壓位準時間-變化(time-varying)的影響。然而，這僅用於說明目的，並不意味著是對本發明的限制。或者，根據實際設計考慮，可以省略電容器C6和開關電路SW5。
第8圖是示出第3圖中所示的環路濾波器300的等效電路的圖。環路濾波器電路302相當於無源環路濾波器模組802和有源門804的組合。第二處理電路306的電荷泵浦行為等效於電阻器Reff。電阻器Reff的電阻值等於
Figure 108123424-A0305-02-0012-1
，其中 Reff表示電荷泵浦頻率，Cpump表示電荷泵浦電容器的電容器值。由於有源門804具有單位增益，因此環路濾波器300可被視為具有DC位準移位的無源環路濾波器。
第9圖是示出第3圖中所示的環路濾波器300的開環傳遞函數的圖。傳 遞函數的轉角頻率等於極點頻率Wp，其中
Figure 108123424-A0305-02-0012-2
。在本發明的一些實施例中，AC耦合電容器C1的電容器值不小於電容器C2的電容器值。例如，AC耦合電容器C1的電容器值遠大於電容器C2的電容器值(即，C1>>C2)。因此，AC耦合電容器C1對環路特性沒有影響，並且環路濾波器300可以被視為全通濾波器。
本文描述的裝置和技術的各個方面可以單獨地使用，組合地使用，或者以未在前面的描述中描述的實施例中具體討論的各種安排中使用，因此不限於將它們的應用限定為前述的組件和佈置的細節或在附圖中示出的細節。例如，在一個實施例中描述的方面可以以任何方式與其他實施例描述的方面組合。
在一些實施例中，術語“大約”，“大致”和“大致上”可以用於表示小於目標值的±10%的範圍且可以包括目標值。例如：小於目標值±5%，小於目標值的±1%。
在申請專利範圍中使用諸如“第一”，“第二”，“第三”等的序數術語來修飾申請專利範圍要素，並不意味任何優先權或順序，但僅用作標籤以將具有特定名稱的一個申請專利範圍元素與具有相同名稱的另一個元素申請專利範圍區分。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何本領域技術人員，在不脫離本發明的精神和範圍內，當可做些許的更動與潤飾，因此本發明的保護範圍當視申請專利範圍所界定者為準。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
300:環路濾波器
302:環路濾波器電路
304:第一處理電路
CK_REF:參考時鐘信號
CK_FB:反饋時鐘信號
I_CP:電荷泵輸出
VCTRL:控制電壓
CK_OUT:輸出時鐘信號
VDD、VSS:參考電壓
OP1、OP2、OP3:運算放大器
N_IN:環路濾波器的輸入節點
VOP:運算放大器OP1的電壓輸出
Rz、R1、Reff:電阻器
C1、C2、Cz、Cp、C3、C4、C5、C6:電容器
306:第二處理電路
308:低通濾波器
VDC:電壓輸出VOP提取DC分 量
310:電壓位準移位器
SW1、SW2、SW3、SW4、 SW5:開關電路
Figure 108123424-A0305-02-0003-15
1、
Figure 108123424-A0305-02-0003-16
2:開關控制信號
N_OUT:環路濾波器的輸出節點
VREF_PUMP:預定電壓

Claims (10)

  1. 一種濾波器，包括：濾波器電路，用於接收來自該濾波器的輸入節點的輸入信號，並將該輸入信號轉換為電壓輸出；第一處理電路，用於根據該電壓輸出向該濾波器的輸出節點提供第一控制電壓，其中，該第一控制電壓源自該電壓輸出的交流分量；和第二處理電路，用於根據該電壓輸出向該濾波器的輸出節點提供第二控制電壓，其中，該第二控制電壓是通過將直流位準移位施加到該電壓輸出的直流分量而得到的。
  2. 如申請專利範圍第1項所述的濾波器，其中該第一處理電路包括：交流耦合電容器，具有佈置成接收該電壓輸出的第一端和耦合至該濾波器的輸出節點的第二端，其中該交流耦合電容器佈置成從該電壓輸出中提取交流分量，並且傳遞該交流分量至該濾波器的輸出節點用作該第一控制電壓。
  3. 如申請專利範圍第1項所述的濾波器，其中該第二處理電路包括：低通濾波器，用於從該電壓輸出中提取直流分量；和電壓位準移位器，用於通過移位從該低通濾波器輸出的直流分量的電壓位準來產生該第二控制電壓，並將該第二控制電壓傳遞到該濾波器的輸出節點。
  4. 如申請專利範圍第3項所述的濾波器，其中該電壓位準移位器包括：第一運算放大器，具有非反相輸入節點，反相輸入節點和輸出節點，其中該第一運算放大器的該非反相輸入節點用於接收來自該低通濾波器的直流分量，以及該第一運算放大器的該輸出節點耦合至該第一運算放大器的該反相輸 入節點；第一電容器，具有第一端和第二端，其中該第一電容器的該第一端耦合至該第一運算放大器的該輸出節點，該第一電容器的該第二端耦合至參考電壓；第二電容器，具有第一端和第二端；第二運算放大器，具有非反相輸入節點，反相輸入節點和輸出節點，其中該第二運算放大器的該非反相輸入節點用於接收預定電壓，該第二運算放大器的該輸出節點耦合至該第二運算放大器的該反相輸入節點；第一開關電路，具有第一端和第二端，其中該第一開關電路的該第一端耦合至該第一運算放大器的該輸出節點，該第一開關電路的該第二端耦合至該第二電容器的該第一端；第二開關電路，具有第一端和第二端，其中該第二開關電路的該第一端耦合至該參考電壓，該第二開關電路的該第二端耦合至該第二電容器的該第二端；第三開關電路，具有第一端和第二端，其中該第三開關電路的該第一端耦合至該第二電容器的該第一端，該第三開關電路的該第二端用於輸出該第二控制電壓；和第四開關電路，具有第一端和第二端，其中該第四開關電路的該第一端耦合至該第二電容器的該第二端，該第四開關電路的該第二端耦合至該第二個運算放大器的該輸出節點。
  5. 如申請專利範圍第4項所述的濾波器，其中該第一開關電路和該第二開關電路在第一時段期間接通並且在第二時段期間斷開；該第三開關電路和該第四開關電路在該第二時段期間接通，並在該第一時段期間斷開；該第二時段與該第一時段不重疊。
  6. 如申請專利範圍第4項所述的濾波器，其中該電壓位準移位器還包括：第三電容器，具有第一端和第二端，其中該第三電容器的該第一端耦合至該第三開關電路的該第二端，該第三電容器的該第二端耦合至該參考電壓；和第五開關電路，具有第一端和第二端，其中該第五開關電路的該第一端耦合至該第三電容器的該第一端，該第五開關的該第二端耦合至該濾波器的輸出節點。
  7. 如申請專利範圍第6項所述的濾波器，其中該第一開關電路，該第二開關電路和該第五開關電路在第一時段期間接通，並在第二時段期間斷開；該第三開關電路和該第四開關電路在該第二時段期間接通，並在該第一時段期間斷開；該第二時段與該第一時段不重疊。
  8. 如申請專利範圍第1項所述的濾波器，其中該濾波器電路包括：運算放大器，具有非反相輸入節點，反相輸入節點和輸出節點，其中該非反相輸入節點用於接收預定電壓，該反相輸入節點用於接收該輸入信號，該輸出節點用於輸出該電壓輸出；電阻器，具有第一端和第二端，其中該電阻器的該第一端耦合至該運算放大器的該反相輸入節點；第一電容器，具有第一端和第二端，其中該第一電容器的該第一端耦合至該電阻器的該第二端，該第一電容器的該第二端耦合至該運算放大器的該輸出節點；和第二電容器，具有第一端和第二端，其中該第二電容器的該第一端耦合至該運算放大器的該反相輸入節點，該第二電容器的該第二端耦合至該運算放大 器的該輸出節點。
  9. 一種鎖相環電路，包括：相位-頻率檢測器電路，用於通過比較參考時鐘信號和反饋時鐘信號來產生誤差輸出；電荷泵電路，用於根據該誤差輸出產生電荷泵輸出；可控振盪器電路，用於根據控制電壓產生輸出時鐘信號，該控制電壓包括第一控制電壓和第二控制電壓；反饋電路，用於根據該輸出時鐘信號產生該反饋時鐘信號；和環路濾波器，用於根據該電荷泵輸出產生該控制電壓，其中該環路濾波器的輸入節點用於接收該電荷泵電路的該電荷泵輸出，該環路濾波器的輸出節點用於輸出該控制電壓至該可控振盪器電路，該環路濾波器包括申請專利範圍第1項-第8項中任一項所述的濾波器。
  10. 如申請專利範圍第9項所述的鎖相環電路，其中該可控振盪器電路包括環形振盪器。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL1043676B1 (nl) * 2020-06-04 2022-01-26 Zelectronix Holding Bv Above supply pll-charge pump

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563389B1 (en) * 2001-10-24 2003-05-13 Northrop Grumman Corporation Phase locked loop with charge injection cancellation
US20060214736A1 (en) * 2005-03-23 2006-09-28 Nokia Corporation Operating a phase locked loop
US20140021988A1 (en) * 2006-06-30 2014-01-23 Qualcomm Incorporated Loop filter with noise cancellation

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5551100U (zh) * 1978-10-02 1980-04-03
US4752749A (en) 1986-12-22 1988-06-21 Rockwell International Corporation Fast response tuner
US7026883B2 (en) * 2004-03-12 2006-04-11 Intel Corporation Feedback loop for LC VCO
JP2005328272A (ja) * 2004-05-13 2005-11-24 Nec Electronics Corp Ｐｌｌ回路およびそれを用いた周波数設定回路
US7659782B2 (en) 2006-09-26 2010-02-09 Broadcom Corporation Apparatus and method to reduce jitter in a phase locked loop
US7532074B2 (en) * 2007-07-09 2009-05-12 Kontel Data System Limited Device and method for biasing a transistor amplifier
GB0804338D0 (en) * 2008-03-07 2008-04-16 Cambridge Silicon Radio Ltd Phase-locked loop
US7973612B2 (en) * 2009-04-26 2011-07-05 Qualcomm Incorporated Supply-regulated phase-locked loop (PLL) and method of using
EP2464007A1 (en) * 2010-12-13 2012-06-13 Nxp B.V. Control-voltage of pass-gate follows signal
TWI457907B (zh) * 2011-08-05 2014-10-21 Novatek Microelectronics Corp 顯示器的驅動裝置及其驅動方法
US8723567B1 (en) * 2011-11-01 2014-05-13 Yen Dang Adjustable pole and zero location for a second order low pass filter used in a phase lock loop circuit
KR101373188B1 (ko) * 2012-09-26 2014-03-12 연세대학교 산학협력단 능동 루프 필터 기능을 탑재한 전원 안정 전압 제어 발진기 및 이를 이용한 위상 고정 루프
CN105337613B (zh) * 2015-11-18 2018-02-06 华南理工大学 一种基于跨导运算放大器的锁相环低通滤波器
US10411664B2 (en) * 2017-12-29 2019-09-10 Semiconductor Components Industries, Llc Chopper-stabilized amplifier with analog-driven level shifter
US20190215000A1 (en) * 2018-01-11 2019-07-11 Qualcomm Incorporated Ring oscillator topology based on resistor array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563389B1 (en) * 2001-10-24 2003-05-13 Northrop Grumman Corporation Phase locked loop with charge injection cancellation
US20060214736A1 (en) * 2005-03-23 2006-09-28 Nokia Corporation Operating a phase locked loop
US20140021988A1 (en) * 2006-06-30 2014-01-23 Qualcomm Incorporated Loop filter with noise cancellation

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