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TWI688108B - 具有低臨界電壓的鰭式場效電晶體變容器及其製作方法 - Google Patents

具有低臨界電壓的鰭式場效電晶體變容器及其製作方法 Download PDF

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TWI688108B
TWI688108B TW106114204A TW106114204A TWI688108B TW I688108 B TWI688108 B TW I688108B TW 106114204 A TW106114204 A TW 106114204A TW 106114204 A TW106114204 A TW 106114204A TW I688108 B TWI688108 B TW I688108B
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黃崎峰
陳家忠
其翔 梁
蔡漢旻
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例揭露一種具有低臨界電壓的鰭式場效電晶體變容器及其製作方法。一種方法包括接收位於基底之上的半導體層且半導體層具有通道區、源極區、與汲極區。所述方法包括在半導體層中形成具有第一摻質的井，以及在井中植入第二摻質。第一摻質與第二摻質為相反的摻雜類型。井的第一部分所具有的第二摻質的濃度高於第一摻質的濃度。位於第一部分下方的井的第二部分所具有的第一摻質的濃度高於第二摻質的濃度。所述方法更包括在通道區之上形成閘極堆疊，以及在源極與汲極區中形成源極與汲極特徵。井的第一部分電性連接源極與汲極特徵。

Description

具有低臨界電壓的鰭式場效電晶體變容器及其製作方法
本發明實施例是有關於具有低臨界電壓的鰭式場效電晶體變容器及其製作方法。
金屬氧化物半導體(metal-oxide-semiconductor，MOS)變容器是電容隨所施加電壓而變化的半導體元件。變容器通常作為例如壓控振盪器(voltage controlled oscillator，VCO)、參數放大器、移相器、鎖相回路(phase locked loop，PLL)及其他可調諧電路等電路中的調諧構件(tuning element)。舉例而言，藉由改變施加至變容器的電壓，可調整相關聯的壓控振盪器的運作頻率。可調諧性(tunability)、線性(linearity)、及品質因數(quality factor)是MOS變容器的重要特性。
隨著半導體產業為達成更高的元件密度、更高的效能、及更低的功率而作出努力，已遇到有關於MOS變容器製造及設計的問題，對於在例如16奈米(nm)或小於16奈米的高階製程節點中的鰭式場效電晶體(FinFET)變容器而言尤其如此。舉例而言，已發現FinFET變容器有時不能為超低功率電路提供良好的可調諧性及線性。舉例而言，FinFET變容器的線性調諧區可集中於大於0(零)伏(例如，0.3 伏)的閘極電壓(Vg)，且可當Vg在0伏附近擺動時變得幾乎不可調諧。此意味著壓控振盪器電路需要提供接近0.3伏的Vg偏壓，而用於在所述電路中達成超低功耗的理想Vg偏壓為接近0伏。因此，需要改善FinFET變容器設計及製造。
在一個示例性態樣中，本發明實施例是有關於一種形成半導體元件的方法。所述方法包括接收前驅體，所述前驅體具有在基底之上的半導體層，所述半導體層具有通道區及位於所述通道區的相對兩側上的源極與汲極區。所述方法更包括在所述半導體層中形成井，所述井具有第一摻質。所述方法更包括在所述井中植入第二摻質，所述第二摻質與所述第一摻質為相反的摻雜類型，所述井的第一部分所具有的所述第二摻質的濃度高於所述第一摻質的濃度，位於所述第一部分下方的所述井的第二部分所具有的所述第一摻質的濃度高於所述第二摻質的濃度。所述方法更包括在所述通道區之上形成閘極堆疊；以及在所述源極與汲極區中形成源極與汲極特徵，其中所述井的所述第一部分電性連接所述源極與汲極特徵。
在另一示例性態樣中，本發明實施例是有關於一種形成鰭式場效電晶體元件的方法。所述方法包括接收前驅體，所述前驅體具有基底、位於所述基底之上的隔離特徵、及突出於所述基底之外且穿過所述隔離特徵的鰭，所述鰭具有通道區及位於所述通道區的相對兩側上的源極與汲極區。所述方法更包括：在所述鰭中植入第一摻質，藉此在所述鰭中形成井；以及形成罩幕，所述罩幕覆蓋所述前驅體的多個區域但至少留下所述鰭的所述通道區不被覆蓋。所述方法更包括經 由所述罩幕在所述井中植入第二摻質，其中所述第二摻質與所述第一摻質為相反的摻雜類型，使得所述井的第一部分所具有的所述第二摻質的濃度高於所述第一摻質的濃度且位於所述第一部分下方的所述井的第二部分所具有的所述第二摻質的濃度低於所述第一摻質的濃度。所述方法更包括：在所述鰭的所述通道區之上形成第一閘極堆疊；在所述鰭的所述源極與汲極區中形成源極與汲極特徵，其中所述井的所述第一部分導電性連接所述源極與汲極特徵；以及以高介電常數金屬閘極堆疊置換所述第一閘極堆疊。
在又一示例性態樣中，本發明實施例是有關於一種鰭式場效電晶體變容器。所述鰭式場效電晶體變容器包括：基底；半導體鰭，位於所述基底之上；以及閘極堆疊，嚙合所述半導體鰭。所述半導體鰭包括：井，摻雜有第一摻質；通道區，位於所述閘極堆疊下方；以及源極與汲極區，界定於所述井中且位於所述通道區的相對兩側上。所述源極與汲極區摻雜有第二摻質。位於所述閘極堆疊下方的所述井的第一部分摻雜有第三摻質且所具有的所述第三摻質的濃度高於所述第一摻質的濃度。所述第一摻質為第一摻雜類型，且所述第二摻質及所述第三摻質為與所述第一摻雜類型相反的第二摻雜類型。
100:壓控振盪器電路
102:C-V曲線
104:接近線性的調諧範圍
200:FinFET變容器
202:基底
204:鰭
206:隔離特徵
208:閘極堆疊
210:閘電極
212:閘介電層
214:井
215:摻質
216:源極與汲極區
218:摻雜區
220:區
222、224:曲線
230:罩幕
232:摻質
234:閘極堆疊
235:高介電常數金屬閘極堆疊
236:閘介電層
238:多晶矽層
240:間隔壁
241:溝渠
242:介電層
244:高介電常數閘介電層
246:功函數金屬層
248:金屬電極層
400:方法
402、404、406、408、410、412、414、416:操作
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應強調，根據本產業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1說明具有根據本發明的各個態樣構造而成的MOS變容器的壓控振盪器電路。
圖2說明根據本發明的各個態樣的FinFET變容器。
圖3A及圖3B示出根據一些實施例的圖2所示FinFET變容器的局部示意圖。
圖4示出根據本發明的各種態樣的形成具有FinFET變容器的元件的方法的流程圖。
圖5A、圖5B、圖6A、圖6B、圖7、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A、及圖13B是根據一些實施例的根據圖4所示方法形成FinFET元件的剖視圖或俯視圖。
以下揭露內容提供用於實作所提供主題的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露內容。當然，這些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上(over)」或第二特徵「上(on)」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露內容可能在各種實例中重複參考編號及/或字母。此種重複是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、 「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個構件或特徵與另一(其他)構件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括元件在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。
本發明大致而言是有關於MOS變容器，且更具體而言是有關於具有低臨界電壓(Vt)的FinFET變容器及其製作方法。對於超低功率應用而言，迫切需要具有低Vt(例如接近0伏的Vt)的FinFET變容器。舉例而言，所述FinFET變容器可用於使用者提出之超低功耗需求的當今行動元件中，例如智慧型電話及平板電腦(tablet)中。然而，所提供主題可應用於其他類型的變容器，例如形成有平面電晶體來替代FinFET的變容器、以及除FinFET以外亦形成有其他類型多閘極電晶體的變容器。
圖1示出可受益於本發明各個態樣的壓控振盪器電路(或設計)100。參照圖1，壓控振盪器電路100包括對壓控振盪器電路100的運作頻率進行調諧的FinFET變容器C2。FinFET變容器C2是根據本發明的實施例構造而成，隨後將對此予以詳述。壓控振盪器電路100更包括p型金屬氧化物場效電晶體(p-type MOS field-effect transistor，PMOSFET)PM1及PM2、n型金屬氧化物場效電晶體(n-type MOSFET，NMOSFET)NM1及NM2、另一電容器C1、電感器L1、連接至VDD(正電源)及GND(地)的端子、以及各種輸出端子Vtune、Voutn、及Voutp。圖1亦說明在某一工作條件下FinFET變容器C2的C-V曲線102。FinFET變容器C2的接近線性的調諧範圍104集中於為 0伏或靠近0伏(例如介於0伏至0.1伏範圍內)的Vg上。此意味著施加至FinFET變容器C2的偏置電壓可被設定為0伏或接近0伏，此能大幅減小壓控振盪器電路100的功耗。
圖2說明根據本發明的各種態樣的FinFET變容器200(例如圖1所示FinFET變容器C2)的局部立體圖。參照圖2，FinFET變容器200包括基底202、隔離特徵206、及突出於基底202之外且穿過隔離特徵206的鰭204。FinFET變容器200更包括具有閘介電層212及閘電極210的閘極堆疊208。閘電極210可包括例如功函數金屬層、金屬阻障層、金屬填充層等一或多個層。所述功函數金屬層可為p型功函數層或n型功函數層。所述p型功函數層包含選自但不僅限於以下群組的具有足夠大的有效功函數的金屬：氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)、或其組合。所述n型功函數層包含選自但不僅限於以下群組的具有足夠低的有效功函數的金屬：鈦(Ti)、鋁(Al)、碳化鉭(TaC)、碳氮化鉭(tantalum carbide nitride，TaCN)、氮化鉭矽(TaSiN)、或其組合。所述金屬填充層可包含鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)、及/或其他適合的材料。
閘介電層212可包含例如氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)、其他適合的金屬氧化物、或其組合等高介電常數(high-k)介電材料。FinFET變容器200可更包括位於鰭204與閘介電層212之間的介面層，所述介面層可包含例如氧化矽層(SiO2)或氮氧化矽(SiON)等介電材料。
仍然參照圖2，鰭204包括位於閘極堆疊208下方的通道區(圖中未示出)、及位於所述通道區的相對兩側上的源極與汲極(source and drain，S/D)區216。閘極堆疊208在鰭204的三個側上嚙合(engages)通道區中的鰭204。在源極與汲極區216中，FinFET變容器200可更包括源極與汲極特徵，例如輕度摻雜的源極與汲極特徵、重度摻雜的源極與汲極特徵、矽化物特徵、及凸起的源極與汲極特徵。在以下論述中，除非另外指明，否則源極與汲極區與源極與汲極特徵可互換使用。如圖2中所示，FinFET變容器200的源極與汲極區216連接至共用S/D端子且閘極堆疊208連接至G(閘極)端子，藉此形成雙端子電容器(two-terminal capacitor)。S/D端子及G端子對應於圖1中的C2的兩個端子。在某些應用中，FinFET變容器200以反轉模式(inversion mode)工作，即FinFET變容器200在如圖1所示C-V曲線102的右部上所示例性地示出的其中FinFET變容器200的電容隨Vg(G端子與S/D端子之間的電壓)增大而增大的範圍內工作。
基底202可包含：矽或另一元素半導體，例如鍺；化合物半導體，包括碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或者其組合。在替代實施例中，基底202為絕緣層上半導體(semiconductor on insulator，SOI)基底。鰭204可包含矽、鍺、或其他半導體材料。
圖3A示出根據實施例的沿圖2所示線A-A的FinFET變容器200的剖視圖。參照圖3A，在此實施例中FinFET變容器200為NMOS(或n型)FinFET變容器。鰭204包括井214，在此實施例中井214為P井。舉例而言，P井214是藉由以p型摻質(例如硼、銦、或其他合適的材料)摻雜基底202而形成。FinFET變容器200包括位於閘極堆疊208的兩側上的n型摻雜源極與汲極區216。在一實施例中， 源極與汲極區216重度摻雜有n型摻質(例如磷、砷、或其組合)。FinFET變容器200更包括電性連接源極與汲極區216的n型摻雜區218。在典型的NMOS FinFET變容器中，位於各源極與汲極區216之間的區不摻雜有n型摻質，或是由井214的p型摻質佔主導。本實施例實作反摻雜技術(counter-doping technique)來形成摻雜區218，此能幫助降低FinFET變容器200中的臨界電壓。
圖3A更示出沿圖3A所示線C-C的鰭204中的n型摻質的摻雜輪廓及p型摻質的摻雜輪廓。參照圖3A，曲線222及224分別說明p型摻質的摻雜輪廓及n型摻質的摻雜輪廓。p型摻質的摻質水平或摻質濃度(dopant level or dopant concentration)在位於摻雜區218之下的一深度處的鰭204中達到峰值。n型摻質的摻質水平在摻雜區218中達到峰值。具體而言，在摻雜區218中n型摻質的摻質水平超過p型摻質的摻質水平，此使得在區218中產生n型摻雜淨效應(doping net effect)(「反摻雜(counter-doping)」)。n型摻雜區218使得NMOSFinFET變容器200的Vt(臨界電壓)降低。如此一來，如圖1中所示，FinFET變容器200的線性調諧範圍變低(移至C-V曲線的左邊)且在0伏附近達到穩定。在一實施例中，摻雜區218可形成於所述通道區的表面之下50奈米或接近50奈米處，且可具有介於幾奈米(nm)至幾十奈米(例如介於2奈米至10奈米)範圍的厚度。在摻雜區218之下，p型摻質佔主導，進而使得達成p型摻雜淨效應。位於摻雜區218上方的是其中n型摻質或p型摻質可佔主導的區220。在所示實例中，p型摻質水平高於n型摻質水平，進而使得在區220中產生p型摻雜淨效應。在另一實施例中，n型摻質水平高於p型摻質水平，進而使得在區220中產生n型摻雜淨效應。此外，在圖3A中所示的此實施例 中，曲線222的峰值高於曲線224的峰值。然而，此並無限制。在另一實施例中，在NMOS FinFET變容器200中曲線222的峰值可等於或低於曲線224的峰值。
圖3B示出根據另一實施例的沿圖2所示線A-A的FinFET變容器200的剖視圖。參照圖3B，在此實施例中FinFET變容器200為PMOS FinFET變容器。鰭204包括N井214。在實例中，N井214是藉由以n型摻質(例如磷、砷、或其組合)摻雜基底202而形成。FinFET變容器200包括位於閘極堆疊208的兩側上的p型摻雜源極與汲極區216。在一實施例中，源極與汲極區216重度摻雜有p型摻質(例如硼或銦)。FinFET變容器200更包括電性連接源極與汲極區216的p型摻雜區218。在典型的PMOS FinFET變容器中，位於源極與汲極區216之間的區不摻雜有p型摻質，或是由井214的n型摻質佔主導。本實施例實作反摻雜技術以形成摻雜區218，此能幫助降低FinFET變容器200中的臨界電壓。
圖3B更示出沿圖3B所示線C-C的鰭204中的n型摻質的摻雜輪廓及p型摻質的摻雜輪廓。參照圖3B，曲線222及224分別說明p型摻質的摻雜輪廓及n型摻質的摻雜輪廓。n型摻質的摻質水平在位於摻雜區218之下的一深度處的鰭204中達到峰值。p型摻質的摻質水平在摻雜區218中達到峰值。具體而言，在摻雜區218中p型摻質的摻質水平超過n型摻質的摻質水平，此使得在摻雜區218中產生p型摻雜淨效應(「反摻雜」)。p型摻雜區218使得PMOS FinFET變容器200的Vt(臨界電壓)降低。如此一來，如圖1中所示，FinFET變容器200的線性調諧範圍變至接近0伏。在一實施例中，摻雜區218可形成於所述通道區的表面之下50奈米或接近50奈米處，且可具有 介於幾奈米(nm)至幾十奈米(例如介於2奈米至10奈米)範圍的厚度。在摻雜區218之下，n型摻質佔主導，進而使得產生n型摻雜淨效應。位於摻雜區218上方的是其中n型摻質或p型摻質可佔主導的區220。在所示實例中，n型摻質水平高於p型摻質水平，進而使得在區220中產生n型摻雜淨效應。在另一實施例中，p型摻質水平高於n型摻質水平，進而使得在區220中產生p型摻雜淨效應。此外，在圖3B中所示的此實施例中，曲線224的峰值高於曲線222的峰值。然而，此並無限制。在另一實施例中，在PMOS FinFET變容器200中曲線224的峰值可等於或低於曲線222的峰值。
圖4示出根據本發明的各種態樣的形成具有FinFET變容器的FinFET元件的方法400的方塊圖。方法400僅為實例，且並非旨在將本發明限制於申請專利範圍中所明確陳述者。可在方法400之前、期間、及之後提供其他操作，且對於所述方法的其他實施例而言，某些所述操作可被置換、取消、或來回移動。以下結合作為根據本發明的各種態樣的FinFET變容器200的俯視圖或剖視圖的圖5A至圖13B來闡述方法400。具體而言，圖5A、圖6A、圖6B、圖8A、圖9A、圖10A、圖11A、圖12A、及圖13A是沿圖2所示線「A-A」的FinFET變容器200的剖視圖；圖5B、圖8B、圖9B、圖10B、圖11B、圖12B、及圖13B是沿圖2所示線「B-B」的FinFET變容器200的剖視圖；且圖7是FinFET變容器200的俯視圖。
FinFET變容器200可為在積體電路(integrated circuit，IC)的加工期間製造的中間元件或其一部分，所述中間元件可包括：靜態隨機存取記憶體(static random access memory，SRAM)及/或其他邏輯電路；被動組件，例如電阻器、電容器、及電感器；以及主動組件， 例如p型場效電晶體(p-type field effect transistor，PFET)、n型場效電晶體(n-type FET，NFET)、金屬氧化物半導體場效電晶體(MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體、雙極電晶體(bipolar transistor)、高壓電晶體、高頻電晶體、其他記憶體胞元；及其組合。
在操作402中，方法400(圖4)接收FinFET變容器200的前驅體。為方便論述，亦將所述前驅體稱作FinFET變容器200。參照圖5A，FinFET變容器200包括基底202、配置於基底202之上的隔離特徵206、及鰭204。鰭204自基底202向上延伸且突出於隔離特徵206之外。在本實施例中，基底202為矽基底。作為另一選擇，基底202可包含：另一元素半導體，例如鍺；化合物半導體，包括碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或者其組合。在又一替代形式中，基底202為絕緣層上半導體(SOI)。基底202可包含隱埋氧化物(buried oxide)及應變特徵。
在一些實施例中，鰭204是利用包括微影製程(photolithography process)及蝕刻製程(etching process)的適合製程而自基底202形成。所述微影製程包括：於基底202上形成光阻層(光阻劑)；使光阻劑曝光成圖案；執行曝光後烘乾製程(post-exposure bake process)；以及將光阻劑顯影以形成包含光阻劑的遮罩構件。接著，利用所述遮罩構件在基底202中蝕刻出凹陷，進而在基底202上留下鰭204。所述蝕刻製程可包括乾式蝕刻(dry etching)、濕式蝕刻(wet etching)、反應性離子蝕刻(reactive ion etching，RIE)、及/或其他適合的製程。作為另一選擇，可藉由在隔離特徵206中蝕刻出溝渠以及 在所述溝渠中磊晶成長半導體材料，來形成作為鰭的鰭204。
隔離特徵206可包含氧化矽或其他適合的介電材料。在一實施例中，在形成鰭204之後，藉由在基底202之上沉積一或多種介電材料來形成隔離特徵206，接著，藉由一或多個蝕刻製程使隔離特徵206凹陷。舉例而言，可藉由化學氣相沉積(chemical vapor deposition，CVD)製程來沉積所述一或多種介電材料，且所述蝕刻製程可包括乾式蝕刻、濕式蝕刻、及其他適合的蝕刻製程。
在操作404中，方法400(圖4)在鰭204中形成井214。在一實施例中，操作404包括井離子植入製程(well ion implantation process)，所述井離子植入製程在鰭204中植入一或多種p型摻質215(對於NMOS FinFET變容器200而言)或n型摻質215(對於PMOS FinFET變容器200而言)(圖6A)。在一實施例中，井214包括n型摻質215(例如磷摻質、砷摻質、或其他適合的摻質)而成為N井。進一步闡述此實施例，所述井離子植入製程可用介於1e11離子/平方公分(ion/cm2)至1e14離子/平方公分範圍的摻雜劑量(doping dose)及介於10千電子伏特(keV)至1,000千電子伏特範圍的能量水平來植入n型摻質215。在另一實施例中，井214包括p型摻質215(例如硼、銦、或其他適合摻質)而成為P井。進一步闡述此實施例，所述井離子植入製程可用介於1e11離子/平方公分至1e14離子/平方公分範圍的摻雜劑量及介於10千電子伏特至1,000千電子伏特範圍的能量水平來植入p型摻質215。操作404可更包括在井離子植入之後在高溫下進行退火製程(annealing process)，以活化摻質及/或移除對鰭204造成的植入損壞。在所述井離子植入製程及可選的退火製程之後，如圖6B中所示，在鰭204中形成井214。
在操作406中，方法400(圖4)形成罩幕230，罩幕230覆蓋FinFET變容器200的多個部分但留下鰭204不被覆蓋。參照圖7，在FinFET變容器200之上配置罩幕230，罩幕230具有暴露出鰭204的開口。罩幕230覆蓋FinFET變容器200的各種區域以使得下一操作(操作408)不影響其他區域。在一些實施例中，罩幕230可為光阻或硬罩幕，且可藉由一或多個微影製程來形成罩幕230。
在操作408中，方法400(圖4)對鰭204執行通道離子植入(channel ion implantation)。參照圖8A及圖8B，所述通道離子植入在鰭204中引入摻質232。摻質232為與井214中存在的摻質215相反的類型。在一實施例中，井214為P井(摻雜有p型摻質215)，且摻質232為n型摻質(例如磷摻質、砷摻質、其組合、或另一適合的摻質)。進一步闡述此實施例，所述通道離子植入製程可用介於1e12離子/平方公分至1e14離子/平方公分範圍的摻雜劑量及介於10千電子伏特至50千電子伏特範圍的能量水平來植入n型摻質232。在另一實施例中，井214為N井(摻雜有n型摻質215)，且摻質232為p型摻質(例如硼、銦、其組合、或另一適合的摻質)。進一步闡述此實施例，所述通道離子植入製程可用介於1e12離子/平方公分至1e14離子/平方公分範圍的摻雜劑量及介於10千電子伏特至50千電子伏特範圍的能量水平來植入p型摻質232。
在一實施例中，操作408不僅將摻質232植入至鰭204的通道區而且植入至鰭204的源極與汲極區。由於鰭204的源極與汲極區將具有與摻質232相同類型的摻質，因此，此種植入為所期望的且可作為輕度摻雜的源極與汲極特徵。在另一實施例中，操作408在所述通道離子植入期間藉由對鰭204的源極與汲極區進行遮罩而僅摻雜鰭 204的通道區。操作408可更包括在通道離子植入之後在高溫下進行退火製程，以活化摻質及/或移除對鰭204造成的植入損壞。
在所述通道離子植入製程及可選的退火製程之後，如圖9A及圖9B中所示，在鰭204中在深度「d」處形成摻雜區218。在一個實施例中深度d為50奈米左右且在各種實施例中可將深度d調至介於幾奈米至幾十奈米範圍內。如以上所論述，以與井214相反的方式摻雜區218。此外，圖9A示出摻雜區218自源極區伸展至汲極區。應注意，摻雜區218的實際形狀可不如圖9A中所示般規則。在操作408之後移除罩幕230。
對井離子植入(圖6A)的製程條件及通道離子植入(圖8A)的製程條件進行調諧以使得在鰭204中形成適合的摻質輪廓(例如圖3A及圖3B中所示的曲線222及224)。舉例而言，在鰭表面下面第一深度(例如，50奈米)處形成為峰值摻雜水平的摻質232來調諧FinFET變容器200的Vt並連接源極與汲極區216(圖3A及圖3B)。同時，在較第一深度深的第二深度處形成為峰值摻雜水平的摻質215。此一般而言是井離子植入中的摻雜能量高於通道離子植入中的摻雜能量的結果。可例如藉由改變摻雜劑量水平及/或摻雜能量水平來調諧摻雜濃度水平及摻雜深度二者。舉例而言，摻雜深度一般在摻雜能量增大時增大。作為具體實例，利用介於10千電子伏特至50千電子伏特範圍的摻雜能量進行通道離子植入，以使得在適合於連接源極與汲極區216的深度處形成摻雜區218。再舉例而言，摻雜濃度水平一般在摻雜劑量增大時增大。摻雜區218中的摻質232的較高的摻雜濃度一般會使元件Vt較低。可結合閘極堆疊208(圖3A及圖3B)的功函數來設計摻雜區218的特性(例如，摻雜濃度水平及深度)，以獲得FinFET變 容器200的所期望C-V曲線(例如圖1所示C-V曲線102)。
在操作410中，如圖10A及圖10B中所示，方法400(圖4)在鰭之上及通道區上方形成閘極堆疊234。參照圖10A，閘極堆疊234包括多個層，例如閘介電層236及多晶矽(polysilicon或poly)層238。閘介電層236可包含例如氧化矽(SiO2)或氮氧化矽(SiON)等介電材料；且閘介電層236可藉由化學氧化、熱氧化、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(CVD)、及/或其他適合的方法來形成。多晶矽層238可藉由例如低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)及電漿增強型化學氣相沉積(plasma-enhanced CVD，PECVD)等適合的沉積製程來形成。閘極堆疊234可更包括其他層，例如介面層、金屬閘極層、及/或其他材料層。圖10A更示出在閘極堆疊234的側壁上形成的間隔壁240。間隔壁240可包括一個層或多個層，且可含有氮化矽、氧化矽、氮氧化矽、及/或其他介電材料。可藉由包括沉積製程及非等向性蝕刻製程的製程來形成間隔壁240。
如之前所論述，所提供主題可相似地應用於製造平面場效電晶體元件。在另一實施例中，鰭204為包含一或多種半導體材料的平面層，且閘極堆疊234僅配置於所述平面層的頂表面上，藉此形成平面場效電晶體來替代FinFET。
在操作412中，方法400(圖4)在鰭204的源極與汲極區中或鰭204的源極與汲極區上形成源極與汲極特徵。參照圖11A及圖11B，源極與汲極特徵形成於閘極堆疊234的兩側上。具體而言，在本實施例中，藉由摻雜區218來連接源極與汲極特徵。在一實施例中，藉由重度摻雜鰭204的源極與汲極區而在鰭204中形成源極與汲極特 徵。源極與汲極特徵中的摻質與摻雜區218中的摻質為相同的類型。舉例而言，對於NMOS FinFET變容器200而言，源極與汲極特徵中的摻質與摻雜區218中的摻質均為n型摻質，或者對於PMOS FinFET變容器200而言，源極與汲極特徵中的摻質與摻雜區218中的摻質均為p型摻質。然而，源極與汲極特徵中的摻質濃度較摻雜區218中的摻質濃度高得多。舉例而言，源極與汲極特徵中的摻質濃度可為大約1e20cm-3，而輕度摻雜區218中的摻質濃度可為大約1e18cm-3。在另一實施例中，藉由蝕刻鰭204的源極與汲極區以形成凹陷並在所述凹陷中磊晶成長半導體材料來形成源極與汲極特徵。如以上所論述，可用恰當的摻質來原位(in-situ)摻雜或非原位(ex-situ)摻雜所述半導體材料。源極與汲極特徵可包括例如矽化物等其他特徵。
在操作414中，方法400(圖4)以高介電常數金屬閘極(high-k/metal gate，HK/MG)堆疊235置換閘極堆疊234。參照圖12A及圖12B，在FinFET變容器200之上沉積介電層242，且將介電層242平坦化(例如，藉由化學機械平坦化(chemical mechanical planarization，CMP)製程)以暴露出閘極堆疊234(圖11A)。介電層242可包含例如正矽酸乙酯(tetraethylorthosilicate，TEOS)氧化物、未經摻雜矽酸鹽玻璃、或經摻雜氧化矽(例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融矽石玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、摻雜硼的矽玻璃(boron doped silicon glass，BSG))等材料、及/或其他適合的介電材料。可藉由電漿增強型化學氣相沉積製程、可流動化學氣相沉積製程(flowable CVD)製程、或其他適合的沉積技術來沉積介電層242。
隨後，藉由一或多個蝕刻製程來移除閘極堆疊234的各種 層，藉此在間隔壁240的相對兩個壁之間形成溝渠241。參照圖13A及圖13B，在溝渠241中沉積各種層以形成高介電常數金屬閘極堆疊235，高介電常數金屬閘極堆疊235包括高介電常數閘介電層244、功函數金屬層246、及金屬電極層248。高介電常數金屬閘極堆疊235可更包括頂蓋層、擴散阻障層、及/或介面層。
在一實施例中，高介電常數閘介電層244可包含例如氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)、其他適合的金屬氧化物、或其組合等介電材料。可藉由原子層沉積及/或其他適合的方法來形成高介電常數閘介電層244。
在一實施例中，功函數金屬層246對於NMOS FinFET變容器200而言可為n型功函數金屬層，或者對於PMOS FinFET變容器200而言可為p型功函數金屬層。所述n型功函數層包含選自但不僅限於以下群組的具有足夠低的有效功函數的金屬：鈦(Ti)、鋁(Al)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭矽(TaSiN)、或其組合。所述p型功函數層包含選自但不僅限於以下群組的具有足夠大的有效功函數的金屬：氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)、或其組合。功函數金屬層246可包括多個層，且可藉由化學氣相沉積、物理氣相沉積(physical vapor deposition，PVD)、及/或其他適合的製程來沉積。在本實施例中，將功函數金屬層246設計成與摻雜區218的特性協作，以調諧FinFET變容器200的C-V曲線。舉例而言，若操作404中的井植入在摻雜區218中產生0.2伏的有效臨界電壓、且操作408中的反通道離子植入在摻雜區218中產生-0.4伏的有效臨界電壓，則摻雜區218具有淨-0.2伏的有效臨界電 壓。在此種情形中，可將高介電常數金屬閘極堆疊235的功函數設計成0.2伏以獲得為0伏的淨臨界電壓Vt。作為另一選擇，可將高介電常數金屬閘極堆疊235的功函數設計成獲得接近0伏(例如處於0伏與0.3伏之間)的淨臨界電壓。
在一實施例中，金屬電極層248可包含鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)、及/或其他適合的材料。可藉由化學氣相沉積、物理氣相沉積、鍍敷(plating)、及/或其他適合的製程來形成金屬電極層248。
在操作416中，方法400(圖4)執行進一步的步驟以形成最終元件。舉例而言，方法400可形成電性連接高介電常數金屬閘極堆疊235的閘極觸點、形成電性連接源極與汲極特徵的源極與汲極觸點、形成連接源極與汲極觸點的金屬內連線、以及形成將閘極觸點(或閘極端子)與源極與汲極觸點(或S/D端子)連接至適合的電路節點以形成完整積體電路或其一部分(例如圖1所示壓控振盪器電路100)的金屬內連線。
儘管並非旨在進行限制，然而本發明的一或多個實施例可有益於FinFET變容器及其形成。舉例而言，根據本發明的實施例的FinFET變容器具有低Vt，此使得能夠達成集中於0伏處或0伏附近(例如，0。1伏)處的變容器調諧範圍。此會大幅降低其中使用所述FinFET變容器的電路的功耗。根據本發明的形成低Vt FinFET變容器的方法與現有的FinFET製造流程完全相容且可被輕易地整合於其中。此外，所主張主題使得能夠藉由調整通道離子植入條件(例如，摻質物種、劑量、及能量水平)及金屬閘極的功函數來調諧變容器的C-V曲線。
在一個示例性態樣中，本發明實施例是有關於一種形成半導 體元件的方法。所述方法包括接收前驅體，所述前驅體具有在基底之上的半導體層，所述半導體層具有通道區及位於所述通道區的相對兩側上的源極與汲極區。所述方法更包括在所述半導體層中形成井，所述井具有第一摻質。所述方法更包括在所述井中植入第二摻質，所述第二摻質與所述第一摻質為相反的摻雜類型，所述井的第一部分所具有的所述第二摻質的濃度高於所述第一摻質的濃度，位於所述第一部分下方的所述井的第二部分所具有的所述第一摻質的濃度高於所述第二摻質的濃度。所述方法更包括在所述通道區之上形成閘極堆疊；以及在所述源極與汲極區中形成源極與汲極特徵，其中所述井的所述第一部分電性連接所述源極與汲極特徵。
在上述方法中，所述半導體層是突出於所述基底之外的鰭。
在上述方法中，所述第一部分具有介於2奈米至10奈米範圍的厚度。
在上述方法中，所述第一部分形成於所述半導體層的頂表面之下50奈米的深度處。
在上述方法中，在所述井中植入所述第二摻質包括在所述通道區、所述源極區、及所述汲極區中植入所述第二摻質。
在上述方法中，形成所述源極與汲極特徵包括以所述第二摻質將所述源極與汲極區摻雜至具有較所述井的所述第一部分中高的所述第二摻質的濃度。
在上述方法中，形成所述閘極堆疊包括設計所述閘極堆疊的功函數以獲得0伏的臨界電壓。
在上述方法中，在植入所述第二摻質之前更包括：形成覆蓋所述半導體層的多個部分並暴露出所述通道區的罩幕。
在上述方法中，所述第一摻質為p型的，且所述第二摻質為n型的。
在另一示例性態樣中，本發明實施例是有關於一種形成鰭式場效電晶體元件的方法。所述方法包括接收前驅體，所述前驅體具有基底、位於所述基底之上的隔離特徵、及突出於所述基底之外且穿過所述隔離特徵的鰭，所述鰭具有通道區及位於所述通道區的相對兩側上的源極與汲極區。所述方法更包括：在所述鰭中植入第一摻質，藉此在所述鰭中形成井；以及形成罩幕，所述罩幕覆蓋所述前驅體的多個區域但至少留下所述鰭的所述通道區不被覆蓋。所述方法更包括經由所述罩幕在所述井中植入第二摻質，其中所述第二摻質與所述第一摻質為相反的摻雜類型，使得所述井的第一部分所具有的所述第二摻質的濃度高於所述第一摻質的濃度且位於所述第一部分下方的所述井的第二部分所具有的所述第二摻質的濃度低於所述第一摻質的濃度。 所述方法更包括：在所述鰭的所述通道區之上形成第一閘極堆疊；在所述鰭的所述源極與汲極區中形成源極與汲極特徵，其中所述井的所述第一部分導電性連接所述源極與汲極特徵；以及以高介電常數金屬閘極堆疊置換所述第一閘極堆疊。
在上述方法中，植入所述第一摻質利用較所述第二摻質的植入的摻雜能量高的摻雜能量。
在上述方法中，植入所述第一摻質利用較所述第二摻質的植入的摻雜劑量高的摻雜劑量。
在上述方法中，植入所述第二摻質利用介於10千電子伏特至50千電子伏特範圍的摻雜能量。
在上述方法中，置換所述第一閘極堆疊包括對所述高介電常 數金屬閘極堆疊的功函數進行選擇以獲得低於0.3伏的臨界電壓。
在上述方法中，植入所述第二摻質包括在所述鰭的所述通道區、所述源極區、及所述汲極區中植入所述第二摻質。
在又一示例性態樣中，本發明實施例是有關於一種鰭式場效電晶體變容器。所述鰭式場效電晶體變容器包括：基底；半導體鰭，位於所述基底之上；以及閘極堆疊，嚙合所述半導體鰭。所述半導體鰭包括：井，摻雜有第一摻質；通道區，位於所述閘極堆疊下方；以及源極與汲極區，界定於所述井中且位於所述通道區的相對兩側上。所述源極與汲極區摻雜有第二摻質。位於所述閘極堆疊下方的所述井的第一部分摻雜有第三摻質且所具有的所述第三摻質的濃度高於所述第一摻質的濃度。所述第一摻質為第一摻雜類型，且所述第二摻質及所述第三摻質為與所述第一摻雜類型相反的第二摻雜類型。
在上述鰭式場效電晶體變容器中，所述井的所述第一部分電性連接所述源極與汲極區。
在上述鰭式場效電晶體變容器中，位於所述第一部分下方的所述井的另一部分所具有的所述第三摻質的濃度低於所述第一摻質的濃度。
在上述鰭式場效電晶體變容器中，所述第一摻質為n型摻質，且所述第二摻質及所述第三摻質為p型摻質。
在上述鰭式場效電晶體變容器中，所述第一摻質為p型摻質，且所述第二摻質及所述第三摻質為n型摻質。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，他們可容易地使用本發明作為基礎來設計或修改其他製程及結構以施行與本文中所介紹 的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
200‧‧‧FinFET變容器
202‧‧‧基底
204‧‧‧鰭
208‧‧‧閘極堆疊
210‧‧‧閘電極
212‧‧‧閘介電層
214‧‧‧井
216‧‧‧源極與汲極區
218‧‧‧摻雜區
220‧‧‧區
222、224‧‧‧曲線

Claims (10)

  1. 一種形成半導體元件的方法，所述方法包括：接收前驅體，所述前驅體具有在基底之的上半導體層，所述半導體層具有通道區及位於所述通道區的相對兩側上的源極與汲極區；在所述半導體層中形成井，所述井具有第一摻質；在所述通道區的所述井中植入第二摻質，所述第二摻質與所述第一摻質為相反的摻雜類型，所述井的第一部分所具有的所述第二摻質的濃度高於所述第一摻質的濃度，位於所述第一部分下方的所述井的第二部分所具有的所述第一摻質的濃度高於所述第二摻質的濃度；在所述通道區之上形成閘極堆疊；以及在所述源極與汲極區中形成源極與汲極特徵，其中所述井的所述第一部分電性連接所述源極與汲極特徵。
  2. 如申請專利範圍第1項所述的形成半導體元件的方法，其中所述半導體層是突出於所述基底之外的鰭。
  3. 如申請專利範圍第1項所述的形成半導體元件的方法，其中所述第一部分具有介於2奈米至10奈米範圍的厚度；或其中所述第一部分形成於所述半導體層的頂表面之下50奈米的深度處。
  4. 如申請專利範圍第1項所述的形成半導體元件的方法，其中在所述井中植入所述第二摻質包括在所述通道區、所述源極區、及所述汲極區中植入所述第二摻質；或其中形成所述源極與汲極特徵包括以所述第二摻質將所述源極與汲極區摻雜至具有較所述井的所述第一部分中高的所述第二摻質的濃度；或 其中形成所述閘極堆疊包括設計所述閘極堆疊的功函數以獲得0伏的臨界電壓；或其中所述方法在植入所述第二摻質之前更包括：形成覆蓋所述半導體層的多個部分並暴露出所述通道區的罩幕；或其中所述第一摻質為p型的，且所述第二摻質為n型的。
  5. 一種形成鰭式場效電晶體元件的方法，所述方法包括：接收前驅體，所述前驅體具有基底、位於所述基底之上的隔離特徵、及突出於所述基底之外且穿過所述隔離特徵的鰭，所述鰭具有通道區及位於所述通道區的相對兩側上的源極與汲極區；在所述鰭中植入第一摻質，藉此在所述鰭中形成井；形成罩幕，所述罩幕覆蓋所述前驅體的多個區域但至少留下所述鰭的所述通道區不被覆蓋；經由所述罩幕在所述井中植入第二摻質，其中所述第二摻質與所述第一摻質為相反的摻雜類型，使得所述井的第一部分所具有的所述第二摻質的濃度高於所述第一摻質的濃度且位於所述第一部分下方的所述井的第二部分所具有的所述第二摻質的濃度低於所述第一摻質的濃度；在所述鰭的所述通道區之上形成第一閘極堆疊；在所述鰭的所述源極與汲極區中形成源極與汲極特徵，其中所述井的所述第一部分導電性連接所述源極與汲極特徵；以及以高介電常數金屬閘極堆疊置換所述第一閘極堆疊。
  6. 如申請專利範圍第5項所述的形成鰭式場效電晶體元件的方法，其中植入所述第一摻質利用較所述第二摻質的植入的摻雜能量高 的摻雜能量；或其中植入所述第一摻質利用較所述第二摻質的植入的摻雜劑量高的摻雜劑量；或其中植入所述第二摻質利用介於10千電子伏特至50千電子伏特範圍的摻雜能量；或其中置換所述第一閘極堆疊包括對所述高介電常數金屬閘極堆疊的功函數進行選擇以獲得低於0.3伏的臨界電壓；或其中植入所述第二摻質包括在所述鰭的所述通道區、所述源極區、及所述汲極區中植入所述第二摻質。
  7. 一種鰭式場效電晶體變容器，包括：基底；半導體鰭，位於所述基底之上；以及閘極堆疊，嚙合所述半導體鰭，其中所述半導體鰭包括：井，摻雜有第一摻質；通道區，位於所述閘極堆疊下方；以及源極與汲極區，界定於所述井中且位於所述通道區的相對兩側上，所述源極與汲極區摻雜有第二摻質，其中位於所述閘極堆疊下方的所述井的第一部分摻雜有第三摻質且所具有的所述第三摻質的濃度高於所述第一摻質的濃度，其中所述第一摻質為第一摻雜類型，且所述第二摻質及所述第三摻質為與所述第一摻雜類型相反的第二摻雜類型。
  8. 如申請專利範圍第7項所述的鰭式場效電晶體變容器，其中所述井的所述第一部分電性連接所述源極與汲極區。
  9. 如申請專利範圍第7項所述的鰭式場效電晶體變容器，其中位於所述第一部分下方的所述井的另一部分所具有的所述第三摻質的濃度低於所述第一摻質的濃度。
  10. 如申請專利範圍第7項所述的鰭式場效電晶體變容器，其中所述第一摻質為n型摻質，且所述第二摻質及所述第三摻質為p型摻質；或其中所述第一摻質為p型摻質，且所述第二摻質及所述第三摻質為n型摻質。
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