TWI667741B - 立體記憶體元件及其製作方法 - Google Patents
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Abstract
一種記憶體元件，包括基材、複數個導電層、複數個絕緣層、記憶層以及通道層。絕緣層和導電層交錯堆疊於基材上，形成一個多層堆疊結構，其中多層堆疊結構具有至少一條溝槽，穿過這些導電層和絕緣層。記憶層覆蓋多層堆疊結構，並且至少延伸至溝槽的側壁上。通道層覆蓋於記憶層上，其中通道層包括上方部、串列部和下方部。上方部鄰接溝槽的開口；下方部位於溝槽底部；串列部位於側壁之上，用以連接上方部和下方部，且具有實質小於上方部和下方部的離子摻雜濃度。
Description
本揭露書是有關於一種非揮發性記憶體(non-volatile memory)元件及其製作方法。特別是有關於一種立體的(Three-Dimension，3D)非揮發性記憶體元件及其製作方法。
非揮發性記憶體(Non-Volatile Memory，NVM)元件，例如快閃記憶體，具有在移除電源時亦不丟失儲存於記憶單元中之資訊的特性。已廣泛運用於用於可擕式音樂播放器、移動電話、數位相機等的固態大容量存儲應用。三維非揮發性記憶體元件，例如垂直通道式(Vertical-Channel，VC)立體NAND快閃記憶體元件，具有許多層堆疊結構，可達到更高的儲存容量，更具有優異的電子特性，例如具有良好的資料保存可靠性和操作速度。
典型的垂直通道式立體非揮發性記憶體元件包括複數個彼此平行之絕緣層和導電層交錯堆疊而成的多層堆疊結構(multi-layer stacks)。多層堆疊結構包括至少一條溝槽，將多層疊結構區分為複數個脊狀多層疊層(ridge-shaped stacks)，使每一脊
狀多層疊層都具有複數條由圖案化導電層所形成的導電條帶。三維非揮發性記憶體元件還包括記憶層和通道層。其中，記憶層位於溝槽的側壁上；通道層則覆蓋脊狀多層疊層和記憶層上，而在每一個導電條帶與記憶層和通道層三者重疊的位置，定義出複數個記憶胞。垂直排列的記憶胞，藉由通道層垂直串接，而形成記憶胞串列，並透過位於多層疊結構的金屬接觸結構電性連接至對應的位元線。
然而，隨著多層疊結構中絕緣層和導電層數量的增加，記憶胞串列中的記憶胞數量亦隨之增加。不僅操作時經由位元線輸入記憶體串列的電流必須增大，且由於形成溝槽的蝕刻步驟不易控制，使得溝槽底部的尺寸縮小，連帶縮減位於溝槽底部的之通道層的寬度，導致元件通道和位元線的阻值居高不下，嚴重影響垂直通道式立體非揮發性記憶體元件元件的操作品質及可靠度。
因此，有需要提供一種更先進的立體記憶體元件及其製作方法，以改善習知技術所面臨的問題。
根據本說明書的一實施例，提供一種立體記憶體元件，其包括基材、複數個導電層、複數個絕緣層、記憶層以及通道層。絕緣層和導電層交錯堆疊於基材上，形成一個多層堆疊結構(multi-layer stack)，其中多層堆疊結構具有至少一條溝槽，穿
過這些導電層和絕緣層。記憶層覆蓋多層堆疊結構，並且至少延伸至溝槽的一個側壁上。通道層覆蓋於記憶層上，其中通道層包括上方部、串列部和下方部。上方部鄰接溝槽的開口；下方部鄰接溝槽底部；串列部位於溝槽的側壁之上，用以連接上方部和下方部，且具有實質小於上方部和下方部的離子摻雜濃度。
根據本說明書的另一實施例，提供一種立體記憶體元件的製作方法，包括下述步驟：首先，於基材上提供一個多層堆疊結構，此多層堆疊結構包括交錯堆疊的複數個絕緣層和複數個導電層。接著圖案化多層堆疊結構，藉以於多層堆疊結構中形成至少一條溝槽，穿過這些導電層和絕緣層。形成一記憶層，覆蓋多層堆疊結構，並且至少延伸至溝槽的一個側壁上。後續，形成通道層覆蓋記憶層。在以介電材料填充溝槽之前，對通道層進行一個離子摻雜製程，將複數個離子摻質植入通道層，並將通道層至少區隔成一個上方部、一個串列部和一個下方部。其中，上方部鄰接溝槽的開口；下方部鄰接溝槽底部；串列部位於溝槽的側壁之上，用以連接上方部和下方部；且串列部具有實質小於上方部和下方部的離子摻雜濃度。
根據上述實施例，本發明是在提供一種立體記憶體元件及其製作方法。此一立體記憶體元件的製作方法，係在基材上提供一個圖案化的多層堆疊結構，並在多層堆疊結構的至少一條溝槽側壁上依序形成記憶層和通道層。在尚未以介電材料填充溝槽之前，先對通道層進行一個離子摻雜製程，將複數個離子摻
質植入通道層，使通道層位於溝槽側壁上的第一串列部所具有的離子摻雜濃度，實質小於通道層鄰接於溝槽開口的上方部和位於溝槽底部之下方部的離子摻雜濃度。
由於，摻雜製程可以使位於溝槽底部之通道層的上方部和下方部具有帶電的離子摻質，可以有效降低通道層的阻值，改善立體記憶體元件因為多層疊結構中絕緣層和導電層數量的增加，造成通道寬度局部緊縮，所引發的通道電阻急遽升高的問題。
100、200‧‧‧立體記憶體元件
101、201‧‧‧基材
101a‧‧‧介電隔離層
104、204‧‧‧溝槽
104a、204a‧‧‧溝槽側壁
104b、204b‧‧‧溝槽開口
104c、204c‧‧‧溝槽底部
109、209‧‧‧通道層
109a、209a‧‧‧上方部
109c、209c‧‧‧串列
109b、209c‧‧‧下方部
110‧‧‧多層堆疊結構
111-115‧‧‧導電層
111a‧‧‧導電層的頂面
120‧‧‧保護層
128、228‧‧‧介電層
129A-129E、229A-229F‧‧‧接觸插塞
109a1-109a5、209a1-209a6‧‧‧銲墊
110a、110b、110c、210a、210b、210c‧‧‧脊狀多層疊層
121-125‧‧‧絕緣層
130、230‧‧‧離子摻雜製程
131、1231‧‧‧記憶胞
132、133、232‧‧‧記憶胞串列
134、135、136、137、234、235‧‧‧電晶體
201a‧‧‧多晶矽層
106、206‧‧‧記憶層
219a、219b‧‧‧通道膜
為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：第1A圖至第1F圖係根據本發明的一實施例所繪示之作立體記憶體元件的一系列製程結構剖面示意圖；以及第2A圖至第2G圖係根據本發明的另一實施例所繪示之作立體記憶體元件的一系列製程結構剖面示意圖。
本發明提供一種立體記憶體元件及其製作方法，可
改善立體記憶體元件因為多層疊結構中絕緣層和導電層數量的增加，造成通道寬度緊縮，所引發的通道電阻急遽升高的問題。為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉數立體記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。
但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。
請參照第1A圖至第1F圖，第1A圖至第1F圖係根據本發明的一實施例所繪示之作立體記憶體元件100的一系列製程結構剖面示意圖。製作立體記憶體元件100的方法，包括下述步驟：首先提供一個基材101，並在基材101上形成多層堆疊結構110(如第1A圖所繪示)。在本發明的一些實施例中，基材101可以包括一個介電隔離層101a，多層堆疊結構110形成於介電隔離層101a上，並且與介電隔離層101a接觸。
多層堆疊結構110包括複數個導電層111-115以及複數個絕緣層121-125。其中，絕緣層121-125與導電層111-115係沿著第1A圖所繪示的Z軸方向，在基材101上彼此交錯堆疊，
並且相互平行。在本實施例之中，導電層111位於多層堆疊結構110的最底層，而絕緣層125位於多層堆疊結構110的頂層。
導電層111-115可以由金屬，例如金、銅、鋁，合金材料、金屬氧化物或其他合適的金屬材料所構成。此外，導電層111-115也可以由無摻雜的多晶或單晶半導體材料，例如多晶或單晶矽/鍺所構成。亦或由摻雜的半導體材質，例如摻雜磷(phosphorus，P)或砷(arsenic，As)的n型多晶矽，或摻雜硼(boron，B)的p型多晶矽，所構成。在本實施例中，導電層111-115係由無摻雜的多晶矽所構成。絕緣層121-125可以由介電材料，例如矽氧化物(oxide)、矽氮化物(nitride)、矽氮氧化物(oxynitride)、矽酸鹽(silicate)或其他材料，所構成。
在本發明的一些實施例中，導電層111-115和絕緣層121-125可藉由，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，製作而成。絕緣層121-125的厚度可以實質介於30埃(angstrom，Å)到800埃之間。位於最底層的導電層111和最上層的導電層115具有比其他導電層112-114還厚的厚度。導電層112-114的厚度可以實質介於30埃到800埃之間。導電層111和115的厚度可以實質介於50埃到3000埃之間。但在其他實施例中，絕緣層和導電層的厚度並不以此為限。
接著，對多層堆疊結構110進行圖案化製程103以形成複數個脊狀多層疊層110a、110b和110c(如第1B圖所繪示)。
在本發明的一些實施例中，多層堆疊結構110的圖案化製程103，包括在多層堆疊結構110上形成硬罩幕層102，並圖案化硬罩幕層102。再以圖案化硬罩幕層102為蝕刻罩幕，藉由非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，來移除一部份的多層堆疊結構110，藉以在多層堆疊結構110之中形成沿著Z軸方向延伸的溝槽104，將多層堆疊結構110分割成複數個沿著Y軸(垂直X軸)方向延伸的脊狀多層疊層，例如脊狀多層疊層110a、110b和110c，並將基材101中的一部分介電隔離層101a經由溝槽104曝露於外。其中，硬罩幕層102可以是一種形成於多層堆疊結構110的最頂層絕緣層125上的氮化矽層。
然後，在多層堆疊結構110上形成記憶層106，使其覆蓋於脊狀多層疊層110a、110b和110c頂部並延伸進入溝槽104的底部104c(即被溝槽104暴露於外的一部分介電隔離層101a)和溝槽側壁104a上。再於脊狀多層疊層110a、110b和110c上進行共形沉積(conformal deposition)，以形成通道層109，覆蓋於記憶層106上(如第1C圖所繪示)。
在本發明的一些實施例中，記憶層106至少包含氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層的複合層(即，ONO結構)。但記憶層106的結構並不以此為限。在本說明書的另一些實施例中，記憶層106的複合層還可以選自於由一矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物
(oxide-nitride-oxide-nitride-oxide，ONONO)結構、一矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)結構、一能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)結構、一氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)結構以及一金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)結構所組成之一族群。在本實施例中，記憶層106可以是藉由低壓化學氣相沉積製程所製作而成的ONO複合層，且厚度實質介於60埃至600埃之間。
構成通道層109的材質可以包括半導體材質，例如摻雜有磷或砷的n型多晶矽(或n型磊晶單晶矽)、摻雜有硼的p型多晶矽(或p型磊晶單晶矽)、無摻雜的多晶矽、金屬矽化物(silicides)，例如矽化鈦(TiSi)、矽化鈷(CoSi)或矽鍺(SiGe)、氧化物半導體(oxide semiconductors)，例如氧化銦鋅(InZnO)或氧化銦鎵鋅(InGaZnO)或兩種或多種上述材質之組合物。在本實施例中，構成通道層109為無摻雜的多晶矽層，且其厚度實質介於30埃至500埃之間。
之後，對通道層109進行一個離子摻雜製程130，將複數個離子摻質植入通道層109中，並將通道層至少區隔成一
個上方部109a、一個串列部109c和一個下方部109b(如第1D圖所繪示)。由於蝕刻製程的特性，使的所形成的溝槽104具有一個上寬下窄的外觀輪廓，因此離子摻雜製程130中大部分的摻雜離子，較有機會被植入通道層109鄰接於溝槽104開口104b的上方部109a以及位於溝槽104底部104c的下方部109b；而較無法摻雜位於溝槽104側壁104a上，用來連接上方部109a和下方部109b的串列部109c。因此，通道層109之串列部109c中的離子摻雜濃度，具有實質小於上方部109a和下方部109b的離子摻雜濃度。在本說明書的一些實施例中，下方部109b可以由溝槽底部104c向上延伸，但不會實質超過多層堆疊結構110的最底層之導電層111的頂面111a。
在本說明書的一些實施例中，在進行離子摻雜製程130之前，可選擇性地(optionally)於溝槽104的側壁104a和底部104c上形成一個保護層120(如第1D圖所繪示)。在本實施例中，保護層120，可以是藉由熱氧化製程或沉積製程所製作而成的二氧化矽層。其中，保護層120覆蓋於通道層109的上方部109a、下方部109b和串列部109c，用以調控，離子摻雜製程130摻雜離子的摻雜深度，並保護通道層109不會因離子轟擊受到損傷。
接著，形成介電層128填滿溝槽104並且覆蓋通道層109(如第1E圖所繪示)。在本說明書的一些實施例中，介電層128的形成，可以包括下述步驟：首先，以絕緣材料，例如矽氧化物，填滿溝槽104並覆蓋多層堆疊結構110。之後，再進行平
坦化步驟，例如化學機械研磨，移除位於多層堆疊結構110上方的一部分絕緣材料。
之後，再於每一個脊狀多層疊層110a、110b和110c上形成至少一個接觸插塞，分別穿過介電層128和保護層120，並與位於脊狀多層疊層110a、110b和110c上方的通道層109上方部109a接觸。例如，在本實施例中，接觸插塞129A和129B形成於脊狀多層疊層110a上；接觸插塞129C形成於脊狀多層疊層110b上；接觸插塞129D和129E形成於脊狀多層疊層110c上。
接著，再進行一次蝕刻製程，移除位於脊狀多層疊層110a和110c頂部的一部分介電層128和一部分通道層109上方部109a，將位於脊狀多層疊層110a的通道層109上方部109a分別切割成彼此分離的第一銲墊109a1和第二銲墊109a2，進而將接觸插塞129A和129B電性隔離；以及將位於脊狀多層疊層110c的通道層109上方部109a分別切割成彼此分離的第四銲墊109a4和第五銲墊109a5，進而將接觸插塞129D和129E電性隔離。
在本實施例中，位於脊狀多層疊層110a頂部的接觸插塞129A和129B分別與第一銲墊109a1和第二銲墊109a2電性接觸；位於脊狀多層疊層110b頂部的接觸插塞129C與位於脊狀多層疊層110b頂部的通道層109上方部109a(以下稱為第三銲墊109a3)電性接觸；以及位於脊狀多層疊層110c頂部的接觸插塞129D和129E分別與第四銲墊109a4電和第五銲墊109a5性接
觸。
第二銲墊109a2通過位於脊狀多層疊層110a和110b之間的一部分通道層109(包含下方部109b和串列部109c)與第三銲墊109a3導通，藉以構成一個U形通道，將形成在U形通道層109、記憶層106和導電層112-114交叉點上的複數個記憶胞131串接起來，在脊狀多層疊層110a和110b之間形成一個U形記憶胞串列132。同理，第四銲墊109a4通過位於脊狀多層疊層110b和110c之間的一部分通道層109(包含下方部109b和串列部109c)與位於脊狀多層疊層110b頂部的第三銲墊109a3導通，藉以在脊狀多層疊層110b和110c之間形成另一條U型記憶胞串列133。
在本實施例中，形成在脊狀多層疊層110a的通道層109、記憶層106和導電層115交叉點上的電晶體134，與複數個記憶胞131串接，可以作為U型記憶胞串列132的串列選擇線(String Select Line，SSL)開關。形成在脊狀多層疊層110b的通道層109、記憶層106和導電層115交叉點上的電晶體135，與複數個記憶胞131串接，可以作為U型記憶胞串列132的接地選擇線(Ground Select Line，GSL)開關。分別形成在脊狀多層疊層110a和110b的通道層109、記憶層106和導電層111交叉點上的電晶體136和137，與複數個記憶胞131串接，可以作為U型記憶胞串列132的反轉輔助閘極(Inversion Assist Gate，IG)開關。
後續，再經由一連串後段製程，將接觸插塞129B和129D分別連接至對應的位元線(未繪示)，並將接觸插塞129C
連接至共同源極線(未繪示)完成立體記憶體元件100的製備(如第1F圖所繪示)。
由於，如前所述，溝槽104具有上寬下窄的外觀輪廓，會緊縮位於U型記憶胞串列132和133位於溝槽底部104c的通道寬度，引發通道電阻急遽升高。藉由離子摻雜製程130，將具有帶電的離子摻質植入位於溝槽底部104c之通道層109的下方部109b，可以有效降低U型記憶胞串列132和133的通道電阻值。同樣的，被離子摻雜製程130植入帶電離子摻質的上方部109a，也可以進一步降低U型記憶胞串列132和133的整體通道阻值，具有改善立體記憶體元件100的操作品質和減少電力耗損的技術優勢。
但值得注意的是，雖然第1F圖所繪示的立體記憶體元件100是具有U型記憶胞串列結構的立體記憶體元件，但藉由前述實施例所述之離子摻雜製程130來降低立體記憶體元件100之記憶胞串列通道阻值的方法，並未限制僅適用於具有U型記憶胞串列結構的立體記憶體元件。例如，在本說明書的其他實施例中，此一方法也適合具有底部源極(bottom source)結構的立體記憶體元件中。
請參照第2A圖至第2G圖，第2A圖至第2G圖係根據本發明的另一實施例所繪示之立體記憶體元件200的一系列製程結構剖面示意圖。製作立體記憶體元件200的方法，包括下述步驟：首先提供一個基材201並在基材201上形成多層堆疊結
構110(如第2A圖所繪示)。在本發明的一些實施例中，基材201可以包括是一種多晶矽層201a，多層堆疊結構110形成於多晶矽層201a上，並且於多晶矽層201a接觸。由於多層堆疊結構110的材質與製作程序以詳述如上，不在此贅述。
接著，對多層堆疊結構110進行圖案化製程203以形成複數個脊狀多層疊層210a、210b和210c(如第2B圖所繪示)。在本發明的一些實施例中，多層堆疊結構210的圖案化製程203，包括在多層堆疊結構110上形成硬罩幕層202，並圖案化硬罩幕層(未繪示)。再以圖案化硬罩幕層202為蝕刻罩幕，藉由非等向蝕刻製程，例如反應離子蝕刻製程，對多層堆疊結構110進行蝕刻，藉以在多層堆疊結構110之中形成沿著Z軸方向延伸的溝槽204，將多層堆疊結構110分割成複數個沿著Y軸方向延伸的脊狀多層疊層，例如脊狀多層疊層210a、210b和210c，並將基材201中的一部分多晶矽層201a經由溝槽204曝露於外。
然後，於脊狀多層疊層210a、210b和210c上形成記憶層206，使其覆蓋於脊狀多層疊層210a、210b和210c頂部並延伸進入溝槽204的底部204c(即被溝槽204暴露於外的一部分多晶矽層201a)和溝槽側壁204a上。再於脊狀多層疊層210a、210b和210c上進行共形沉積，以形成第一通道膜219a，覆蓋於記憶層206上(如第2C圖所繪示)。
接著，以蝕刻製程移除位於溝槽204底部的一部分第一通道膜219a和記憶層206將位於溝槽204底部的一部份多晶
矽層201a暴露於外。之後，再進行一次共形沉積，藉以在第一通道膜219a以及溝槽204的底部204c上形成第二通道膜219b，與第一通道膜219a整合成通道層209，並與位於溝槽204底部204c暴露的一部份多晶矽層201a導通(如第2D圖所繪示)。
進行一個離子摻雜製程230，將複數個離子摻質植入通道層209中(如第2E圖所繪示)。由於通道層209覆蓋於脊狀多層疊層210a、210b和210c頂部並延伸進入溝槽204的溝槽側壁204a和底部204c上，離子摻雜製程230中大部分的摻雜離子較有機會被植入通道層209鄰接於溝槽204開口204b的上方部209a以及鄰接於溝槽204底部204c的下方部209b；而較無法摻雜位於溝槽204側壁204a上，用來連接上方部209a和下方部209b的串列部209c。因此，通道層209之串列部209c中的離子摻雜濃度，具有實質小於上方部209a和下方部209b的離子摻雜濃度。在本說明書的一些實施例中，下方部209b可以由溝槽底部204c向上延伸，但不會實質超過多層堆疊結構110的最底層之導電層111的頂面111a。
之後，形成介電層228填滿溝槽204並且覆蓋通道層209(如第2F圖所繪示)。
接著，於每一個脊狀多層疊層210a、210b和210c上形成複數個接觸插塞229A-229F，分別穿過介電層228，並與位於脊狀多層疊層210a、210b和210c上方的通道層209上方部209a接觸。例如，在本實施例中，接觸插塞229A和229B形成
於脊狀多層疊層210a上；接觸插塞229C和229D形成於脊狀多層疊層210b上；接觸插塞229E和229F形成於脊狀多層疊層210c上。
然後，再進行一次蝕刻製程，移除位於同一個脊狀多層疊層頂部的一部分介電層228和一部分通道層209上方部209a，將位於同一個脊狀多層疊層的通道層209上方部209a分別切割成彼此分離的多個銲墊。進而將位於同一個脊狀多層疊層上方的多個接觸插塞電性隔離。例如，在本實施例中，上述蝕刻製程可以將位於脊狀多層疊層210a上的通道層209上方部209a分隔成第一銲墊209a1和第二銲墊209a2，藉以將接觸插塞229A和229B電性隔離。上述蝕刻製程可以將位於脊狀多層疊層210b上的通道層209上方部209a分隔成第三銲墊209a3和第四銲墊209a4，藉以將接觸插塞229C和229D電性隔離。上述蝕刻製程可以將位於脊狀多層疊層210c上的通道層209上方部209a分隔成第五銲墊209a5和第六銲墊209a6，藉以將接觸插塞229E和229F電性隔離。
位於脊狀多層疊層210a頂部的二個接觸插塞229A和229B，分別與第一銲墊209a1和第二銲墊209a2電性接觸。位於脊狀多層疊層210b頂部的二個接觸插塞229C和229D，分別與第三銲墊209a3和第四銲墊209a4電性接觸。位於脊狀多層疊層210c頂部的二個接觸插塞229E和229F，分別與第五銲墊209a5和第六銲墊209a6性接觸。第一銲墊209a1至第六銲墊209a6的
每一者，分別通過位於溝槽204側壁上的一部分通道層209(包含下方部209b和串列部209c)，將形成在通道層209、記憶層206和導電層112-114交叉點上的複數個記憶胞231串接起來，形成一條平行Z軸的記憶胞串列232。其中，形成在脊狀多層疊層210a、210b和210c的通道層209、記憶層206和導電層115交叉點上的複數個電晶體234，分別與對應記憶胞串列232的複數個記憶胞231串接，可以分別作為對應記憶胞串列232的串列選擇線(SSL)開關。形成在脊狀多層疊層210a、210b和210c的通道層209、記憶層206和導電層111交叉點上的複數個電晶體235，分別與對應記憶胞串列232的複數個記憶胞231串接，可以分別作為對應記憶胞串列232的接地選擇線(GSL)開關。多晶矽層201a可以做為這些記憶胞串列232的底部共同源極線。
後續，再經由一連串後段製程(未繪示)，將接觸插塞229A-229F分別連接至對應的位元線(未繪示)，完成如第2G圖所繪示之立體記憶體元件200的製備。
藉由離子摻雜製程230將具有帶電的離子摻質植入通道層209的上方部209a和下方部209b，可以有效降低整體通道的電阻值，以改善立體記憶體元件200的操作品質同時減少電力耗損。
根據上述實施例，本發明是在提供一種立體記憶體元件及其製作方法。此一立體記憶體元件的製作方法，係在基材上提供一個圖案化的多層堆疊結構，並在多層堆疊結構的至少一
條溝槽側壁上依序形成記憶層和通道層。在尚未以介電材料填充溝槽之前，先對通道層進行一個離子摻雜製程，將複數個離子摻質植入通道層，使通道層位於溝槽側壁上的第一串列部所具有的離子摻雜濃度，實質小於通道層鄰接於溝槽開口的第一上方部和位於溝槽底部之下方部的離子摻雜濃度。
由於，摻雜製程可以使位於溝槽底部之通道層的下方部具有帶電的離子摻質，可以有效降低通道層的阻值，改善立體記憶體元件因為多層疊結構中絕緣層和導電層數量的增加，造成通道寬度局部緊縮，所引發的通道電阻急遽升高的問題。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (10)
- 一種立體記憶體元件，包括：一基材；複數個導電層，位於該基材上；複數個絕緣層，位於該基材上，與該些導電層交錯堆疊形成一多層堆疊結構(multi-layer stacks)，其中該多層堆疊結構具有至少一溝槽，穿過該些導電層和該些絕緣層；一記憶層，覆蓋該多層堆疊結構，並且至少延伸至該溝槽的一第一側壁上；以及一通道層，覆蓋於該記憶層上，其中該通道層包括一第一上方部、一第一串列部和一下方部，該第一上方部鄰接該溝槽的一開口；該下方部鄰接該溝槽底部；該第一串列部位於該第一側壁之上，用以連接該第一上方部和該下方部，且具有實質小於該第一上方部和該下方部的一離子摻雜濃度。
- 如申請專利範圍第1項所述之立體記憶體元件，該通道層更包括：一第二上方部鄰接該溝槽的該開口，並與該第一上方部隔離；以及一第二串列部，位於該溝槽的一第二側壁上，該第二串列部的一端連接該第二上方部，該第二串列部的另一端藉由該下方部與該第一串列部連接，且該第二串列部具有實質小於該第二 上方部和該下方部的一離子摻雜濃度。
- 如申請專利範圍第2項所述之立體記憶體元件，其中該基材包括一介電隔離層，與該多層堆疊結構接觸，且該溝槽底部位於該介電隔離層中。
- 如申請專利範圍第1項所述之立體記憶體元件，其中該基材包括一多晶矽層，與該多層堆疊結構接觸，且該溝槽底部位於該多晶矽層中。
- 如申請專利範圍第1項所述之立體記憶體元件，其中該下方部由該溝槽底部向上延伸，但未實質超過該些導電層之一最下層的一頂面。
- 如申請專利範圍第1項所述之立體記憶體元件，更包括：一介電層，填充該溝槽，並覆蓋該通道層；以及一接觸插塞，穿過該介電層，並與該第一上方部接觸。
- 一種立體記憶體元件的製作方法，包括：於一基材上形成一多層堆疊結構，該多層堆疊結構包括交錯堆疊的複數個絕緣層和複數個導電層； 圖案化該多層堆疊結構，藉以於該多層堆疊結構中形成至少一溝槽，穿過該些導電層和該些絕緣層；形成一記憶層，覆蓋該多層堆疊結構，並且至少延伸至該溝槽的一側壁上；形成一通道層，覆蓋該記憶層；以及在以一介電材料填充該溝槽之前，對該通道層進行一離子摻雜製程，將複數個離子摻質植入該通道層，並將該通道層至少區隔成一上方部、一串列部和一下方部；其中，該上方部鄰接該溝槽的一開口；該下方部位於該溝槽底部；該串列部位於該側壁之上，用以連接該上方部和該下方部；且該串列部具有實質小於該上方部和該下方部的一離子摻雜濃度。
- 如申請專利範圍第7項所述之立體記憶體元件的製作方法，還包括：形成一介電層填充該溝槽，並覆蓋該通道層；以及形成至少二個接觸插塞，穿過該介電層，並與該上方部接觸；以及進行一蝕刻製程，移除位於該多層堆疊結構之一頂部的一部分該介電層和一部分該通道層，以電性隔離該至少二個接觸插塞。
- 如申請專利範圍第7項所述之立體記憶體元件 的製作方法，其中該基材包括一介電隔離層，與該多層堆疊結構接觸，且該溝槽底部位於該介電隔離層中。
- 如申請專利範圍第7項所述之立體記憶體元件的製作方法，其中該基材包括一多晶矽層，與該多層堆疊結構接觸，且該溝槽底部係位於該多晶矽層中。
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