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TWI654515B - 數位穩壓器 - Google Patents

數位穩壓器

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Publication number
TWI654515B
TWI654515B TW107116589A TW107116589A TWI654515B TW I654515 B TWI654515 B TW I654515B TW 107116589 A TW107116589 A TW 107116589A TW 107116589 A TW107116589 A TW 107116589A TW I654515 B TWI654515 B TW I654515B
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TW
Taiwan
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potential
coupled
node
control
input terminal
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Application number
TW107116589A
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English (en)
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TW201947352A (zh
Inventor
林志豐
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US16/292,581 priority patent/US10444782B1/en
Application granted granted Critical
Publication of TWI654515B publication Critical patent/TWI654515B/zh
Publication of TW201947352A publication Critical patent/TW201947352A/zh

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    • H02M3/145—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
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Abstract

一種數位穩壓器，至少包括：一比較器、一磁滯比較器、一第一控制電路、一第二控制電路、一第一電晶體，以及一第二電晶體。該比較器係用於比較一參考電位和一內部電位，以產生一第一控制電位。該磁滯比較器係用於比較該參考電位和該內部電位，以產生一第二控制電位。該第一電晶體係耦接於一較高內部電位和一控制節點之間，並由該第一控制電路根據該第一控制電位和該第二控制電位來進行控制。該第二電晶體係耦接於該控制節點和該內部電位之間，並由該第二控制電路根據該第一控制電位和該第二控制電位來進行控制。

Description

數位穩壓器
本發明係關於一種數位穩壓器(Digital Regulator)，特別係關於可加快電路的操作速度之數位穩壓器。
隨著動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)之規格不斷演進，其外部電位越來越趨近內部電位，但操作頻率卻越來越快。以現有之第三代雙倍資料率動態隨機存取記憶體(Low Power Double Data Rate 3，LPDDR3)為例，其外部電位僅較內部電位高0.2V。然而，較低的外部電位容易降低電路性能及操作速度。因此，低壓差穩壓器(Low Dropout Regulator，LDO)之反應速度和輸出能力都越趨重要。習知的低壓差穩壓器包括類比式與數位式，其中類比式的低壓差穩壓器體積較大，而不利於微型化的需求，數位式的低壓差穩壓器則有內部電壓擺幅較大的問題。有鑑於此，勢必要提出一種全新設計方式來取代傳統類比式之低壓差穩壓器，方能在較小之總電路面積下提供較大之輸出驅動電流，從而加快整體電路之操作速度。
在較佳實施例中，本發明提供一種數位穩壓器，包括：一比較器，耦接至一第一外部電位，其中該比較器係用於比較一參考電位和一內部電位，以產生一第一控制電位；一 磁滯比較器，耦接至該第一外部電位，其中該磁滯比較器係用於比較該參考電位和該內部電位，以產生一第二控制電位；一第一位準移位器，耦接至一較高內部電位，其中該第一位準移位器係根據該第一控制電位來產生一預控制電位；一預驅動器，耦接至該較高內部電位，其中該預驅動器係根據該預控制電位來於一控制節點處產生一閘控制電位；一第一控制電路，根據該第一控制電位和該第二控制電位來產生一第三控制電位；一第二控制電路，根據該第一控制電位和該第二控制電位來產生一第四控制電位；一第一電晶體，具有一控制端、一第一端，以及一第二端，其中該第一電晶體之該控制端係用於接收該第三控制電位，該第一電晶體之該第一端係耦接至該較高內部電位，而該第一電晶體之該第二端係耦接至該控制節點；一第二電晶體，具有一控制端、一第一端，以及一第二端，其中該第二電晶體之該控制端係用於接收該第四控制電位，該第二電晶體之該第一端係耦接至該內部電位，而該第二電晶體之該第二端係耦接至該控制節點；以及一第三電晶體，具有一控制端、一第一端，以及一第二端，其中該第三電晶體之該控制端係耦接至該控制節點，該第三電晶體之該第一端係耦接至該內部電位，而該第三電晶體之該第二端係耦接至一第二外部電位。
100‧‧‧數位穩壓器
110‧‧‧比較器
120‧‧‧磁滯比較器
131‧‧‧第一位準移位器
132‧‧‧第二位準移位器
133‧‧‧第三位準移位器
140‧‧‧預驅動器
150‧‧‧第一控制電路
160‧‧‧第二控制電路
171‧‧‧第一反相器
172‧‧‧第二反相器
173‧‧‧第三反相器
181‧‧‧第一反相延遲鏈
182‧‧‧第二反相延遲鏈
183‧‧‧第三反相延遲鏈
184‧‧‧第四反相延遲鏈
191‧‧‧第一反及閘
192‧‧‧第二反及閘
193‧‧‧第三反及閘
194‧‧‧第四反及閘
195‧‧‧第五反及閘
196‧‧‧第六反及閘
197‧‧‧第七反及閘
198‧‧‧第八反及閘
M1‧‧‧第一電晶體
M2‧‧‧第二電晶體
M3‧‧‧第三電晶體
N1‧‧‧第一節點
N2‧‧‧第二節點
N3‧‧‧第三節點
N4‧‧‧第四節點
N5‧‧‧第五節點
N6‧‧‧第六節點
N7‧‧‧第七節點
N8‧‧‧第八節點
N9‧‧‧第九節點
N10‧‧‧第十節點
N11‧‧‧第十一節點
N12‧‧‧第十二節點
N13‧‧‧第十三節點
N14‧‧‧第十四節點
N15‧‧‧第十五節點
N16‧‧‧第十六節點
N17‧‧‧第十七節點
NC‧‧‧控制節點
T1、T2、T3‧‧‧時間區間
T4、T5‧‧‧時間區間
V9‧‧‧第九節點之電位
V16‧‧‧第十六節點之電位
VINT‧‧‧內部電位
VC1‧‧‧第一控制電位
VC2‧‧‧第二控制電位
VC3‧‧‧第三控制電位
VC4‧‧‧第四控制電位
VEXT1‧‧‧第一外部電位
VEXT2‧‧‧第二外部電位
VGAT‧‧‧閘控制電位
VH‧‧‧較高內部電位
VPRE‧‧‧預控制電位
VREF‧‧‧參考電位
VSS‧‧‧接地電位
第1圖係顯示根據本發明一實施例所述之數位穩壓器之示意圖。
第2圖係顯示根據本發明一實施例所述之數位穩壓器之電 位波形圖。
第3圖係顯示根據本發明一實施例所述之第一控制電路之示意圖。
第4圖係顯示根據本發明一實施例所述之第二控制電路之示意圖。
為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出本發明之具體實施例，並配合所附圖式，作詳細說明如下。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域技術人員應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及申請專利範圍當中所提及的「包含」及「包括」一詞為開放式的用語，故應解釋成「包含但不僅限定於」。「大致」一詞則是指在可接受的誤差範圍內，本領域技術人員能夠在一定誤差範圍內解決所述技術問題，達到所述基本之技術效果。此外，「耦接」一詞在本說明書中包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接至一第二裝置，則代表該第一裝置可直接電性連接至該第二裝置，或經由其它裝置或連接手段而間接地電性連接至該第二裝置。
第1圖係顯示根據本發明一實施例所述之數位穩壓器100之示意圖。在第1圖之實施例中，數位穩壓器100包括： 一比較器110、一磁滯比較器(Hysteresis Comparator)120、一第一位準移位器(Level Shifter)131、一預驅動器140、一第一控制電路150、一第二控制電路160、一第一電晶體M1、一第二電晶體M2，以及一第三電晶體M3。
比較器110可為運算放大器。比較器110係耦接於第一外部電位VEXT1和接地電位VSS之間，並由第一外部電位VEXT1來進行供電。大致而言，比較器110係用於比較參考電位VREF和內部電位VINT，以產生第一控制電位VC1。於本實施例中，比較器110之正輸入端可接收參考電位VREF，比較器110之負輸入端可接收內部電位VINT，而比較器110之輸出端可輸出第一控制電位VC1。請一併參考第2圖，當內部電位VINT低於參考電位VREF時，第一控制電位VC1可等於第一外部電位VEXT1；反之，當內部電位VINT高於參考電位VREF時，第一控制電位VC1可等於接地電位VSS。
磁滯比較器120可具有滯後特性。磁滯比較器120耦接於第一外部電位VEXT1和接地電位VSS之間，並由第一外部電位VEXT1供電。大致而言，磁滯比較器120係用於比較參考電位VREF和內部電位VINT，以產生第二控制電位VC2。於本實施例中，磁滯比較器120之正輸入端可接收參考電位VREF，負輸入端可接收內部電位VINT，而輸出端可輸出第二控制電位VC2。請一併參考第2圖，當內部電位VINT低於參考電位VREF減去一電位差VD(VREF-VD)時，第二控制電位VC2將可由接地電位VSS爬升至第一外部電位VEXT1；反之，當內部電位VINT高於參考電位VREF加上電位差VD(VREF+VD)時，第二控 制電位VC2將可由第一外部電位VEXT1下降至接地電位VSS。於一實施例中，電位差VD的大小由磁滯比較器120內部的元件尺寸決定。舉例而言，參考電位VREF可為1V，電位差VD可為0.05V，但本發明不為此限。
第一位準移位器131係耦接於較高內部電位VH和接地電位VSS之間，並由較高內部電位VH來進行供電。大致而言，第一位準移位器131係根據第一控制電位VC1來產生一預控制電位VPRE，其中第一控制電位VC1和預控制電位VPRE具有不同操作範圍。例如，第一控制電位VC1之上限可為第一外部電位VEXT1，第一控制電位VC1之下限可為接地電位VSS，預控制電位VPRE之上限可為較高內部電位VH，而預控制電位VPRE之下限可為接地電位VSS。第一位準移位器131可由一反相電路來實施(例如：一反相器，但不限於此)，使得預控制電位VPRE和第一控制電位VC1可具有互補之邏輯位準。
預驅動器140係耦接於較高內部電位VH和接地電位VSS之間，並由較高內部電位VH來進行供電。大致而言，預驅動器140係根據預控制電位VPRE在控制節點NC產生閘控制電位VGAT。預驅動器140可由具有較強輸出電流驅動能力之一反相器來實施。例如，預驅動器140之電晶體尺寸可大於第一位準移位器131之電晶體尺寸。因此，閘控制電位VGAT和預控制電位VPRE可具有互補之邏輯位準，而閘控制電位VGAT和第一控制電位VC1可具有相同之邏輯位準。
第一控制電路150根據第一控制電位VC1和第二控制電位VC2產生第三控制電位VC3。第二控制電路160根據第一 控制電位VC1和第二控制電位VC2產生第四控制電位VC4。
第一電晶體M1可為一P型金氧半場效電晶體。詳細而言，第一電晶體M1之控制端接收第三控制電位VC3，第一電晶體M1之第一端係耦接至較高內部電位VH，而第一電晶體M1之第二端係耦接至控制節點NC。
第二電晶體M2可為一N型金氧半場效電晶體。詳細而言，第二電晶體M2之控制端係用於接收第四控制電位VC4，第二電晶體M2之第一端係耦接至內部電位VINT，而第二電晶體M2之第二端係耦接至控制節點NC。
第三電晶體M3可為一N型金氧半場效電晶體。詳細而言，第三電晶體M3之控制端係耦接至控制節點NC以接收閘控制電位VGAT，第三電晶體M3之第一端係耦接至內部電位VINT，而第三電晶體M3之第二端係耦接至第二外部電位VEXT2。數位穩壓器100輸出內部電位VINT，並藉由負回授機制來微調比較器110和磁滯比較器120之操作，使得內部電位VINT可進行自動校正並可維持於最佳化之輸出範圍。
必須注意的是，本說明書中所謂「內部」之電位係指電子裝置的內部電路所產生之電位，而所謂「外部」之電位係指由使用者所供應的外加電位。在一些實施例中，較高內部電位VH係高於第一外部電位VEXT1，而第一外部電位VEXT1係高於第二外部電位VEXT2。
第2圖係顯示根據本發明一實施例所述之數位穩壓器100之電位波形圖，其中橫軸代表時間，而縱軸代表各電位之位準。根據第2圖，第三控制電位VC3之切換條件可如下 列所述。於時間區間T2，響應於第二控制電位VC2由接地電位VSS爬升至第一外部電位VEXT1(亦即，第二控制電位VC2之上升邊緣)，第三控制電位VC3將會由較高內部電位VH下降至接地電位VSS。於時間區間T3，響應於第一控制電位VC1由第一外部電位VEXT1下降至接地電位VSS(亦即，第一控制電位VC1之下降邊緣)，第三控制電位VC3將會由接地電位VSS爬升至較高內部電位VH。換言之，將第三控制電位VC3下拉至低邏輯位準之條件可包括當內部電位VINT低於參考電位VREF減去電位差VD，而將第三控制電位VC3上拉至高邏輯位準之條件可包括內部電位VINT高於參考電位VREF。因此，當內部電位VINT太低時，第一電晶體M1之導通操作可使閘控制電位VGAT充電上升，從而可將內部電位VINT拉高回正常位準(例如：參考電位VREF)。
再者，如第2圖所示，第四控制電位VC4之切換條件可如下列所述。於時間區間T4，響應於第二控制電位VC2由第一外部電位VEXT1下降至接地電位VSS(亦即，第二控制電位VC2之下降邊緣)，第四控制電位VC4將會由接地電位VSS爬升至較高內部電位VH。於時間區間T5，響應於第一控制電位VC1由接地電位VSS爬升至第一外部電位VEXT1(亦即，第一控制電位VC1之上升邊緣)，第四控制電位VC4將會由較高內部電位VH下降至接地電位VSS。換言之，將第四控制電位VC4上拉至高邏輯位準之條件可包括內部電位VINT高於參考電位VREF加上電位差VD，而將第四控制電位VC4下拉至低邏輯位準之條件可包括內部電位VINT低於參考電位VREF。因此，當內部電位 VINT太高時，第二電晶體M2之導通操作可使閘控制電位VGAT放電下降，從而可將內部電位VINT拉低回正常位準(例如：參考電位VREF)。
第3圖係顯示根據本發明一實施例所述之第一控制電路150之示意圖。在本實施例中，第一控制電路150包括第一反相器171、第二反相器172、第一反相延遲鏈181、第二反相延遲鏈182、第一反及閘191、第二反及閘192、第三反及閘193、第四反及閘194，以及第二位準移位器132。第一反相延遲鏈181和第二反相延遲鏈182各自包括奇數個串聯之反相器，其中此奇數係大於或等於3，例如：3、5、7、9，或更多。必須理解的是，這些反相器、反及閘皆耦接於第一外部電位VEXT1和接地電位VSS之間，並皆由第一外部電位VEXT1供電。第一反相器171之輸入端係用於接收第一控制電位VC1，而第一反相器171之輸出端係耦接至第一節點N1。第一反相延遲鏈181之輸入端係耦接至第一節點N1，而第一反相延遲鏈181之輸出端係耦接至第二節點N2。第一反及閘191之第一輸入端係耦接至第一節點N1，第一反及閘191之第二輸入端係耦接至第二節點N2，而第一反及閘191之輸出端係耦接至第三節點N3。第二反相延遲鏈182之輸入端係耦接至第四節點N4以接收第二控制電位VC2，而第二反相延遲鏈182之輸出端係耦接至第五節點N5。第二反及閘192之第一輸入端係耦接至第四節點N4，第二反及閘192之第二輸入端係耦接至第五節點N5，而第二反及閘192之輸出端係耦接至第六節點N6。第三反及閘193之第一輸入端係耦接至第三節點N3，第三反及閘193之第二輸入端係耦 接至第七節點N7，而第三反及閘193之輸出端係耦接至第八節點N8。第四反及閘194之第一輸入端係耦接至第八節點N8，第四反及閘194之第二輸入端係耦接至第六節點N6，而第四反及閘194之輸出端係耦接至第七節點N7。第二反相器172之輸入端係耦接至第八節點N8，而第二反相器172之輸出端係耦接至第九節點N9。第二位準移位器132係耦接於較高內部電位VH和接地電位VSS之間，並由較高內部電位VH供電。大致而言，第二位準移位器132係根據第九節點N9之電位V9來產生第三控制電位VC3，其中第九節點N9之電位V9和第三控制電位VC3具有不同操作範圍。例如，第九節點N9之電位V9之操作範圍可介於第一外部電位VEXT1與接地電位VSS之間，第三控制電位VC3之操作範圍可介於較高內部電位VH與接地電位VSS之間。第二位準移位器132可由一反相電路來實施(例如：一反相器，但不限於此)，使得第三控制電位VC3和第九節點N9之電位V9可具有互補之邏輯位準。第一控制電路150可視為一邊緣觸發電路和一鎖存電路之組合，其可用於偵測第二控制電位VC2之上升邊緣和第一控制電位VC1之下降邊緣。
第4圖係顯示根據本發明一實施例所述之第二控制電路160之示意圖。在本實施例中，第二控制電路160包括第三反相器173、第三反相延遲鏈183、第四反相延遲鏈184、第五反及閘195、第六反及閘196、第七反及閘197、第八反及閘198，以及第三位準移位器133。第三反相延遲鏈183和第四反相延遲鏈184各自包括奇數個串聯之反相器，其中此奇數係大於或等於3。必須理解的是，這些反相器、反及閘皆耦接於第 一外部電位VEXT1和接地電位VSS之間，並皆由第一外部電位VEXT1供電。第三反相器173之輸入端係用於接收第二控制電位VC2，而第三反相器173之輸出端係耦接至第十節點N10。第三反相延遲鏈183之輸入端係耦接至第十節點N10，而第三反相延遲鏈183之輸出端係耦接至第十一節點N11。第五反及閘195之第一輸入端係耦接至第十節點N10，第五反及閘195之第二輸入端係耦接至第十一節點N11，而第五反及閘195之輸出端係耦接至第十二節點N12。第四反相延遲鏈184之輸入端係耦接至第十三節點N13以接收第一控制電位VC1，而第四反相延遲鏈184之輸出端係耦接至第十四節點N14。第六反及閘196之第一輸入端係耦接至第十三節點N13，第六反及閘196之第二輸入端係耦接至第十四節點N14，而第六反及閘196之輸出端係耦接至第十五節點N15。第七反及閘197之第一輸入端係耦接至第十二節點N12，第七反及閘197之第二輸入端係耦接至第十六節點N16，而第七反及閘197之輸出端係耦接至第十七節點N17。第八反及閘198之第一輸入端係耦接至第十七節點N17，第八反及閘198之第二輸入端係耦接至第十五節點N15，而第八反及閘198之輸出端係耦接至第十六節點N16。第三位準移位器133耦接於較高內部電位VH和接地電位VSS之間，並由較高內部電位VH供電。大致而言，第三位準移位器133根據第十六節點N16之電位V16來產生第四控制電位VC4，其中第十六節點N16之電位V16和第四控制電位VC4具有不同操作範圍。例如，第十六節點N16之電位V16之操作範圍可介於第一外部電位VEXT1與接地電位VSS之間，第四控制電位VC4之操作範圍可介於較高內部電位 VH與接地電位VSS之間。第三位準移位器133可為一反相電路(例如：一反相器，但不限於此)，使得第四控制電位VC4和第十六節點N16之電位V16可具有互補之邏輯位準。第二控制電路160可視為另一邊緣觸發電路和另一鎖存電路之組合，其可用於偵測第二控制電位VC2之下降邊緣和第一控制電位VC1之上升邊緣。
必須理解的是，若預驅動器140之閘控制電位VGAT之迴轉率(Slew Rate)太大，則第三電晶體M3會有過大之輸出驅動電流，將導致內部電位VINT變得太高；反之，若預驅動器140之閘控制電位VGAT之迴轉率太小，則第三電晶體M3會有過小之輸出驅動電流，將導致內部電位VINT變得太低。太高或太低之內部電位VINT均可能對數位穩壓器100之操作性能和速度造成負面影響。有鑑於此，本發明使用第一電晶體M1、第二電晶體M2及其對應之比較器和控制電路，可自動且動態地調整閘控制電位VGAT之迴轉率，從而能限縮及最佳化內部電位VINT之操作範圍。另外，磁滯比較器120之加入可減少所需之參考電位VREF之數量，從而可簡化整體電路複雜度及降低整體製造成本。在此設計下，本發明所提之數位穩壓器100之操作性能和速度皆能有效地提升，且不會增加額外之電路面積。
值得注意的是，以上所述之電位、電位差，以及其他元件參數皆非為本發明之限制條件。設計者可以根據不同需要調整這些設定值。本發明之數位穩壓器並不僅限於第1-4圖所圖示之狀態。本發明可以僅包括第1-4圖之任何一或複數 個實施例之任何一或複數項特徵。換言之，並非所有圖示之特徵均須同時實施於本發明之數位穩壓器當中。
在本說明書以及申請專利範圍中的序數，例如「第一」、「第二」等等，彼此之間並沒有順序上的先後關係，其僅用於標示區分兩個具有相同名字之不同元件。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (15)

  1. 一種數位穩壓器，包括：一比較器，耦接至一第一外部電位，其中該比較器係被配置為比較一參考電位和一內部電位，以產生一第一控制電位；一磁滯比較器，耦接至該第一外部電位，其中該磁滯比較器係被配置為比較該參考電位和該內部電位，以產生一第二控制電位；一第一位準移位器，耦接至一較高內部電位，其中該第一位準移位器係根據該第一控制電位來產生一預控制電位；一預驅動器，耦接至該較高內部電位，其中該預驅動器係根據該預控制電位來於一控制節點處產生一閘控制電位；一第一控制電路，根據該第一控制電位和該第二控制電位來產生一第三控制電位；一第二控制電路，根據該第一控制電位和該第二控制電位來產生一第四控制電位；一第一電晶體，具有一控制端、一第一端，以及一第二端，其中該第一電晶體之該控制端係用於接收該第三控制電位，該第一電晶體之該第一端係耦接至該較高內部電位，而該第一電晶體之該第二端係耦接至該控制節點；一第二電晶體，具有一控制端、一第一端，以及一第二端，其中該第二電晶體之該控制端係用於接收該第四控制電位，該第二電晶體之該第一端係耦接至該內部電位，而該第二電晶體之該第二端係耦接至該控制節點；以及一第三電晶體，具有一控制端、一第一端，以及一第二端，其中該第三電晶體之該控制端係耦接至該控制節點，該第三電晶體之該第一端係耦接至該內部電位，而該第三電晶體之該第二端係耦接至一第二外部電位。
  2. 如申請專利範圍第1項所述之數位穩壓器，其中該第一電晶體為P型金氧半場效電晶體，該第二電晶體為N型金氧半場效電晶體，該第三電晶體為N型金氧半場效電晶體。
  3. 如申請專利範圍第1項所述之數位穩壓器，其中該較高內部電位係高於該第一外部電位，而該第一外部電位係高於該第二外部電位。
  4. 如申請專利範圍第1項所述之數位穩壓器，其中響應於該內部電位低於該參考電位，該第一控制電位等於該第一外部電位；響應於該內部電位高於該參考電位，該第一控制電位等於一接地電位。
  5. 如申請專利範圍第1項所述之數位穩壓器，其中響應於該內部電位低於該參考電位減去一電位差，該第二控制電位自一接地電位爬升至該第一外部電位；響應於該內部電位高於該參考電位加上該電位差，該第二控制電位自該第一外部電位下降至該接地電位。
  6. 如申請專利範圍第1項所述之數位穩壓器，其中該第一控制電位之上限為該第一外部電位，而該預控制電位之上限為該較高內部電位。
  7. 如申請專利範圍第1項所述之數位穩壓器，其中該預驅動器包括一反相器，且該預驅動器的該反相器的輸出電流驅動能力大於該第一位準移位器的輸出電流驅動能力。
  8. 如申請專利範圍第1項所述之數位穩壓器，其中響應於該第二控制電位爬升至該第一外部電位，該第三控制電位自該較高內部電位下降至一接地電位；響應於該第一控制電位下降至該接地電位，該第三控制電位自該接地電位爬升至該較高內部電位。
  9. 如申請專利範圍第1項所述之數位穩壓器，其中響應於該第二控制電位下降至一接地電位，該第四控制電位自該接地電位爬升至該較高內部電位；響應於該第一控制電位爬升至該第一外部電位，則該第四控制電位自該較高內部電位下降至該接地電位。
  10. 如申請專利範圍第1項所述之數位穩壓器，其中該第一控制電路包括：一第一反相器，具有一輸入端和一輸出端，其中該第一反相器之該輸入端係用於接收該第一控制電位，而該第一反相器之該輸出端係耦接至一第一節點；一第一反相延遲鏈，具有一輸入端和一輸出端，其中該第一反相延遲鏈之該輸入端係耦接至該第一節點，而該第一反相延遲鏈之該輸出端係耦接至一第二節點；一第一反及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第一反及閘之該第一輸入端係耦接至該第一節點，該第一反及閘之該第二輸入端係耦接至該第二節點，而該第一反及閘之該輸出端係耦接至一第三節點；一第二反相延遲鏈，具有一輸入端和一輸出端，其中該第二反相延遲鏈之該輸入端係耦接至一第四節點以接收該第二控制電位，而該第二反相延遲鏈之該輸出端係耦接至一第五節點；一第二反及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第二反及閘之該第一輸入端係耦接至該第四節點，該第二反及閘之該第二輸入端係耦接至該第五節點，而該第二反及閘之該輸出端係耦接至一第六節點；一第三反及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第三反及閘之該第一輸入端係耦接至該第三節點，該第三反及閘之該第二輸入端係耦接至一第七節點，而該第三反及閘之該輸出端係耦接至一第八節點；一第四反及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第四反及閘之該第一輸入端係耦接至該第八節點，該第四反及閘之該第二輸入端係耦接至該第六節點，而該第四反及閘之該輸出端係耦接至該第七節點；一第二反相器，具有一輸入端和一輸出端，其中該第二反相器之該輸入端係耦接至該第八節點，而該第二反相器之該輸出端係耦接至一第九節點；以及一第二位準移位器，耦接至該較高內部電位，其中該第二位準移位器係根據該第九節點之電位來產生該第三控制電位。
  11. 如申請專利範圍第10項所述之數位穩壓器，其中該第九節點之該電位之上限為該第一外部電位，而該第三控制電位之上限為該較高內部電位。
  12. 如申請專利範圍第10項所述之數位穩壓器，其中該第一反相延遲鏈和該第二反相延遲鏈各自包括奇數個串聯之反相器，且該奇數係大於或等於3。
  13. 如申請專利範圍第1項所述之數位穩壓器，其中該第二控制電路包括：一第三反相器，具有一輸入端和一輸出端，其中該第三反相器之該輸入端係用於接收該第二控制電位，而該第三反相器之該輸出端係耦接至一第十節點；一第三反相延遲鏈，具有一輸入端和一輸出端，其中該第三反相延遲鏈之該輸入端係耦接至該第十節點，而該第三反相延遲鏈之該輸出端係耦接至一第十一節點；一第五反及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第五反及閘之該第一輸入端係耦接至該第十節點，該第五反及閘之該第二輸入端係耦接至該第十一節點，而該第五反及閘之該輸出端係耦接至一第十二節點；一第四反相延遲鏈，具有一輸入端和一輸出端，其中該第四反相延遲鏈之該輸入端係耦接至一第十三節點以接收該第一控制電位，而該第四反相延遲鏈之該輸出端係耦接至一第十四節點；一第六反及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第六反及閘之該第一輸入端係耦接至該第十三節點，該第六反及閘之該第二輸入端係耦接至該第十四節點，而該第六反及閘之該輸出端係耦接至一第十五節點；一第七反及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第七反及閘之該第一輸入端係耦接至該第十二節點，該第七反及閘之該第二輸入端係耦接至一第十六節點，而該第七反及閘之該輸出端係耦接至一第十七節點；一第八反及閘，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第八反及閘之該第一輸入端係耦接至該第十七節點，該第八反及閘之該第二輸入端係耦接至該第十五節點，而該第八反及閘之該輸出端係耦接至該第十六節點；以及一第三位準移位器，耦接至該較高內部電位，其中該第三位準移位器係根據該第十六節點之電位來產生該第四控制電位。
  14. 如申請專利範圍第13項所述之數位穩壓器，其中該第十六節點之該電位之上限為該第一外部電位，而該第四控制電位之上限為該較高內部電位。
  15. 如申請專利範圍第13項所述之數位穩壓器，其中該第三反相延遲鏈和該第四反相延遲鏈各自包括奇數個串聯之反相器，且該奇數係大於或等於3。
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