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TWI514545B - 低鉗位元電壓esd裝置及其方法 - Google Patents

低鉗位元電壓esd裝置及其方法 Download PDF

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TWI514545B
TWI514545B TW098118803A TW98118803A TWI514545B TW I514545 B TWI514545 B TW I514545B TW 098118803 A TW098118803 A TW 098118803A TW 98118803 A TW98118803 A TW 98118803A TW I514545 B TWI514545 B TW I514545B
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conductor
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semiconductor
diode
forming
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TW098118803A
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English (en)
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TW201019459A (en
Inventor
David D Marreiro
Sudhama C Shastri
Ali Salih
Mingjiao Liu
John Michael Parsey Jr
Original Assignee
Semiconductor Components Ind
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Publication date
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Description

低鉗位元電壓ESD裝置及其方法
本發明一般涉及電子，且更具體而言，涉及形成半導體裝置及結構之方法。
本申請與以下申請相關：2008年9月9日在臺灣ROC提出的名稱為「形成低電容ESD裝置及其結構之方法」，申請號為097134579，代理人案號為ONS00989，共同受讓人及發明人為Keena等人。本申請與以下申請相關：2008年9月9日在臺灣ROC提出的名稱為「多通道ESD裝置及其方法」，申請號為097134578，案號為ONS01014，共同受讓人及發明人為Salih等人。
在過去，半導體工業利用各種方法及結構來形成靜電放電(ESD)保護裝置。根據一個國際標準，通常稱為IEC61000-4-2(等級2)(IEC位址為瑞士日內瓦(3,rue de,121120,Switzerland))之國際電工委員會(IEC)標準，對於ESD事件，峰電壓可介於2000與3000伏(2000-3000v)之間並且可在幾納秒(通常小於2納秒(2nsec))之時間內發生，並且可持續僅約1納秒(1nsec)。ESD裝置應在約1納秒內回應ESD事件。IEC標準IEC 61000-4-5將電湧事件稱為具有約8微秒之上升時間及約20微秒之下落時間的約10至20安培之電流。在電湧事件期間，希望將穿過裝置之電壓降限制在最低值。
一些先前之ESD裝置使用齊納二極體及P-N結二極體來嘗試提供ESD保護。一般而言，先前之ESD裝置需要在低電容和具有銳擊穿電壓特性之間作權衡。銳擊穿電壓特性係為ESD裝置提供低鉗位元電壓所需要的。在多數情況下，裝置結構具有高電容，通常大於約1至6(1-6)皮法拉。該高電容限制了ESD裝置之回應時間。此外，該裝置在電湧事件期間具有大於所期望值之鉗位元電壓。
一些先前之ESD裝置以穿通模式運轉，這要求裝置具有極薄且準確控制之外延層(通常小於約2微米之厚度)，並且要求外延層低摻雜。此類結構通常使其難以準確地控制ESD裝置之鉗位元電壓，且尤其難以控制低鉗位元電壓，諸如小於約10伏(10v)之電壓。此種ESD裝置之一實例公開於美國專利第5,880,511號中，該專利於1999年3月9日授予Bin Yu等人。另一ESD裝置在與下方外延層之介面處利用垂直型MOS電晶體之主體區域來形成齊納二極體。用於ESD裝置之摻雜分佈及深度導致了高電容及緩慢回應時間(slow response time)。此外，在薄層內很難控制輕微摻雜水準，這使得難以控制ESD裝置之擊穿電壓。此ESD裝置之實例公開干發明人為Madhur Bobde之美國專利公開號為第2007/0073807號中，其公佈於2007年3月29日。
因此，期望具有一種靜電放電(ESD)裝置，其在電湧事件期間具有低鉗位元電壓；具有低電容；具有快速回應時間；在電湧事件期間具有良好之受控鉗位元電壓；製造中易於控制；並且具有能夠控制在低電壓至高電壓之電壓範圍內之鉗位元電壓。
為簡化並闡明附圖，圖中之組件不一定成比例，且不同圖中之相同標號代表相同組件。此外，省略了熟知步驟及元件之描述及細節以簡化描述。如本文所用載流電極意指攜帶電流穿過裝置之裝置元件，如MOS電晶體之源極或漏極、或雙極電晶體之發射器或集電器、或二極體之陰極或陽極；控制電極意指控制電流穿過裝置之裝置元件，諸如MOS電晶體之閘極或雙極電晶體之基極。儘管本文將裝置解釋為某種N-通道或P-通道裝置；或某些N-型或P-型摻雜區域，所屬領域普通技術人員應理解根據本發明補充裝置也是可能的。所屬領域技術人員應理解本文所用之詞語「期間」、「在」、「當」並非指動作在啟動動作之後立即發生之準確術語，而可能有小但合理之延遲，如在由啟動動作啟動之反應之間的傳輸延遲。詞語「約」或「基本上」之使用意指元件之值具有期望極接近所述值或位置的參數。然而，如本領域所熟知的，通常會有小的變化阻止該值或位置嚴格等於所述值或位置。本領域已經確定多達約百分之十(10%)(且對於半導體摻雜濃度多達百分之二十(20%))被認為系嚴格等於所述理想值之合理變化。為簡化附圖，裝置結構之摻雜區域圖示為具有通常之直線邊緣及精確之角度邊角。然而，所屬領域技術人員瞭解由於摻雜物之擴散及活化，摻雜區域的邊緣通常可不為直線且邊角可不為精確之角度。
圖1示意性示出了一部分靜電放電(ESD)保護裝置或ESD裝置100之實施方式的電路表示(circuit representation)，該靜電放電保護裝置或ESD裝置100除具有極低電容外，還具有極低之鉗位元電壓。裝置100包括第一端子111及第二端子117兩個端子，並且被構造成在端子111與117之間提供電湧保護及ESD保護。端子111通常為輸入端子且端子117通常連接至公共參考電位(common reference potential)，諸如使用裝置100之系統的地電位。端子111通常連接至欲受裝置100保護之另一電子元件(未出示)。裝置100被構造成在電湧事件期間端子111與117之間具有極低鉗位元電壓並且具有低電容。低電容有助於為裝置100提供快速回應時間。為有助於在電湧事件期間提供極低之鉗位元電壓，裝置100被形成為具有在端子111與117之間所形成之低阻傳導路徑。此外，所形成之裝置100具有銳膝點電壓或銳擊穿電壓特性，其有助於準確控制鉗位元電壓之值。裝置100包括第一二極體114，該第一二極體114具有連接至端子111之陽極。裝置100還包括齊納二極體118，該齊納二極體118具有連接至端子117之陽極以及連接至二極體114之陰極的陰極。
若在端子111上接收到電湧事件或靜電放電(ESD)事件，則會迫使端子111相對於端子117具有正電壓。正電壓朝向偏壓二極體114。當端子111與117之間之電壓達到裝置100之正閾值電壓(二極體114之正向電壓加上二極體118之齊納電壓)時，正電流(Ip)自端子111穿過二極體114流向二極體118，並穿過二極體118流向端子117。裝置100鉗制在端子111與117之間所形成之最大電壓，因此鉗位元電壓-約為二極體118之齊納電壓加上二極體114之正向電壓加上穿過端子111與117之間的傳導路徑之電壓降。所形成之裝置100能最小化傳導路徑中之電阻，從而降低鉗位元電壓之值。
在正常運轉下，裝置100藉由(諸如)施加約1伏(1V)至端子111並施加地面參考電壓至端子117來將裝置100偏壓至正常運轉電壓，如介於約1伏(1V)與約二極體118之齊納電壓之間之電壓。由於下文所述之裝置100之特性，當端子111與117之間之電壓隨此正常運轉電壓的變化時，裝置100之電容保持較低。然而，ESD裝置之電容通常由對裝置施加之零電壓來確定。此零電壓條件通常指零偏壓條件。如將進一步由下文所看出，在此零偏壓條件下，下文所述之裝置100之低電容特徵形成了二極體114之極低電容值。
圖2示出了ESD裝置100之一部分實施方式的放大剖面圖。二極體114及118由箭頭以一般方式標出。二極體114與118形成於半導體基底25之上。半導體層33藉由(諸如)外延生長形成於基底25之上，並且層33之一部分可作用二極體14之漂移區。端子117通常藉由在基底25之底面上形成導體50(諸如金屬)並且提供由導體50至端子117之連接而形成。
圖3示出了形成導體152及絕緣體51之前，ESD裝置100之一部分的放大平面圖。裝置100之區域29(圖2)在圖3中由虛線示出，因為其在圖2中所示之層33之部分之下。圖2為橫過剖面線2-2之圖。
圖4為示出了裝置100之優選實施方式之載體濃度分佈的曲線圖。橫坐標表示由層33表面進入裝置100之深度，且縱坐標表示載體濃度之增加值。曲線168示出了由施加在端子111與117之間之零偏壓所產生之裝置100的載體濃度。此描述參考圖1-圖4。
半導體區域29在形成層33之摻雜物與基底25之摻雜物的介面附近形成以形成二極體118。在優選實施方式中，基底25以P-型導電性形成，其具有不低於約1×1019 個原子/cm3 ，且優選地介於約1×1019 與1×1021 個原子/cm3 之間的摻雜濃度。在此優選實施方式中，半導體區域29形成為N-型區域，其具有不低於約1×1019 個原子/cm3 ,且優選地介於約1×1019 與1×1021 個原子/cm3 之間之峰摻雜濃度。此外，區域29之厚度通常低於1微米，且優選地介於約1至3(1-3)微米之間。由於區域29之小的厚度以及區域29及基底25之高摻雜濃度，當在端子111與117之間形成正電壓時，該電壓將載體濃度限定在區域29內之小且高密度的區域，並且接近於基底25之介面。此載體及摻雜物之高濃度給齊納二極體118提供了具有極銳躍遷或膝點，並容許極準確地控制二極體118之擊穿電壓或齊納電壓。二極體118之擊穿電壓或齊納電壓可藉由改變區域29及/或基底25之載體濃度或載體分佈來調節。這使得能夠精確控制用於特定應用之擊穿電壓，諸如用於5伏或12伏或24伏(5V、12V、24V)擊穿電壓之應用。
所形成之層33優選地具有較低之峰摻雜濃度，該濃度至少低於區域29之摻雜濃度一個數量級，並且通常介於約1×1013 與1×1017 個原子/cm3 之間。層33與區域29可藉由所屬領域技術人員所熟知之各種方法形成於基底25之上。舉例而言，薄N-型外延層(未示出)可形成於基底25之上作為層33之第一部分。可摻雜此第一部分以形成區域29。此後可形成層33之剩餘部分。
二極體114包括形成於層33表面上導電性與基底25相同之摻雜區域。所形成之區域142延伸進層33內並覆蓋區域29。導體95，且優選地多個導體95在接近區域142處形成，以自層33之表面延伸穿過層33，並與區域29相交。如圖3所示出，導體95優選地形成為具有近端，該近端接近區域142並橫向延伸穿過覆蓋區域29之層33之一部分。導體95之遠端通常遠離區域142，且優選地接近區域29之周邊。導體95之近端通常與區域142隔開距離96，該距離96優選地不大於層33之厚度34。厚度34在區域29與層33之表面之間測量。厚度34藉由一距離將區域142與區域29隔開，該距離有助於最小化二極體114之電容。在區域142與29之間之層33的部分形成二極體114之漂移區。厚度34通常為約2至20(2-20)微米且優選地為約7(7)微米，厚度34通常為至少約2微米，以將裝置100之電容最小化、降低寄生電晶體之形成、並確保裝置100不在穿通運轉區域內運轉。距離96優選地不大於厚度34，且在一實施方式中，小於7(7)微米。導體95通常藉由使開口由表面延伸穿過層33以暴露一部分區域29來形成。然後，用導體(如摻雜多晶矽)填充開口以形成導體95。若導體95由摻雜半導體材料形成，則材料具有與層33相同之導電性。用於形成導體95之材料的電阻係數低於層33之材料的電阻係數，並且通常顯著低於層33之材料的電阻係數。在優選實施方式中，導體95由N-型摻雜多晶矽形成，該N-型摻雜多晶矽之摻雜濃度不低於約1×1019 個原子/cm3 且優選地介於約1×1019 與1×1021 個原子/cm3 之間。
在電湧事件期間，電流Ip從端子111穿過形成於區域142與層33之間之P-N結流進入層33之漂移區。層33之較低摻雜濃度有助於降低裝置100之電容，但其也會形成由二極體114至二極體118之較高阻傳導路徑。導體95之低電阻係數形成低阻傳導路徑，該路徑容許電流由層33流入導體95並到達區域29。導體95之較低電阻係數最小化端子111與117之間之傳導路徑中的電阻，並形成較電流穿過層33之較高電阻流動而形成之電壓降更低之電壓降。若距離96顯著大於厚度34，則由區域142至導體95之路徑將形成大於厚度34之距離的電阻，因此電流將不會流過導體95。所屬領域技術人員將瞭解距離96可大於厚度34並仍提供較低之電阻。據信距離96可大於厚度34多達百分之五十(50%)並仍提供略低之電阻，儘管形成不大於厚度34之距離96在降低電阻方面更為有效。使距離96小於厚度34有助於形成低阻傳導路徑。使用如圖3所示出之多個導體95能形成多個平行之低阻傳導路徑，其有助於傳導大電流。因此，導體95在電湧事件期間藉由以下來降低裝置100之鉗位元電壓：降低裝置100之傳導路徑中的電壓降，從而降低穿過裝置100之電壓降，因而降低裝置100之鉗位元電壓。在優選實施方式中，由導體95所形成之傳導路徑的電阻小於約0.1歐姆，且在電湧事件期間之所得電壓降通常小於約2伏(2V)。據信此低電阻傳導路徑之電阻係數為先前技術之裝置電阻係數的約十分之一(0.1)。
可形成可選之隔離槽135以隔離部分層33，其中二極體114與導體95由層33之其他部分形成。優選實施方式中省略了槽135。在一些情況下，槽135藉由降低層33接近區域142之量來降低二極體114之電容。槽135通常藉由製造從層33之頂面穿過層33並延伸至基底25內之開口來形成。槽135還可穿過區域29一段距離延伸至基底25內以阻止橫向穿過區域29之傳導。槽135藉由(諸如)沿槽135之側壁及底部形成絕緣襯層130並用絕緣體或用摻雜或非摻雜多晶矽填充開口之剩餘部分而提供隔離。可供選擇地，絕緣襯層130可沿槽135之側壁而不沿底部形成，並且可用絕緣體或具有基底25之導電性及摻雜的材料填充開口之剩餘部分。加襯之側壁能防止槽135與層33之間形成P-N結，因為此結會增加裝置100之電容。形成槽135之方法已為所屬領域技術人員所熟知。槽135優選形成為具有外周之封閉多角形，其環繞一部分層33，因此槽135可被認為係多聯通域。優選地，槽135為一個連續槽，其形成以環繞區域142及導體95。
區域142之峰摻雜濃度通常大於層33之峰摻雜濃度，且優選地約等於基底25之峰摻雜濃度。所形成之區域142通常由表面延伸至層33內一段不大於約二(2)微米且優選約十分之一至2(0.1-2)微米之距離。區域142與層33之間之大差異的摻雜濃度以及區域142之淺層深度有助於提供具有極小之零偏壓電容的二極體114。此二極體114之極小零偏壓電容有助於形成裝置100之小零偏壓電容，如上文所述。零偏壓下裝置100之電容通常小於約0.4皮法拉且優選不大於約0.2皮法拉。
隨後，絕緣體151可形成於層33表面上。通常穿過絕緣體151形成開口以暴露部分區域141。可塗覆導體152以形成與區域142之電接觸。導體152通常隨後連接至端子111。
參考圖2與圖3，靠近之導體95通向區域142，因此流過導體95而非層33之電流Ip越多，則傳導路徑之電阻越低且裝置100之鉗位元電壓越低。因此降低距離96能進一步降低傳導路徑之電阻，從而降低裝置100之鉗位元電壓而不實質上增加電容。據信低電容與低鉗位元電壓之間之最合適平衡對於距離96而言僅小於厚度34。導體95甚至可形成為與區域142相交，如在圖2中標為94之虛線所示。形成與區域142相交之導體95能最小化流過導體95之電流Ip之量，因而最小化傳導電阻並最小化鉗位元電壓。圖3中之虛線94示出了延伸至與區域142相交之導體95。所屬領域技術人員應瞭解在導體95與區域142相交之情況下，區域142與各導體95之間形成P-N結。此P-N結不影響裝置100之運轉或極低之低鉗位元電壓。形成與區域142相交之導體95可增加裝置100之電容。對於導體95與區域142相交之實施方式，很重要的是絕緣體51覆蓋導體95(虛線94)並且將其與導體152電隔離。
可選擇地，導體格柵97(圖3)可為形成之交叉導體95。格柵97之一實例由箭頭以一般方式示出。格柵97通常包括導體98，且優選地包括多個導體98，所形成之導體98類似於導體95，不同之處為導體98形成為與多個導體95相交以將至少一部分導體95互連在一起。而且，可形成與至少一部分導體98相交之可選導體99以將一部分導體98互連在一起。導體98與99以類似於導體95之方式形成。在一個實施方式中，形成環繞區域142並與導體95垂直相交之導體98。在此實施方式中，形成之導體99垂直於導體98。導體98與99進一步增加電流穿過裝置100之傳導路徑，從而進一步降低裝置100之傳導路徑中的電阻。所屬領域技術人員應瞭解導體98與99可具有其他幾何構造，只要其進一步增加穿過裝置100之傳導路徑以便傳導路徑與導體95電平行即可。儘管導體95圖示為直線原件，所屬領域技術人員應瞭解導體95可具有任何形狀，只要其降低裝置100之電阻，增加穿過裝置100之平行傳導路徑數量並降低裝置100之鉗位元電壓即可。
參考圖5，導體95可用於各種ESD裝置構造以降低其鉗位元電壓-包括多通道ESD裝置。圖5示意性示出了一部分ESD裝置10之實施方式的電路表示，該ESD裝置10為圖1-圖4之描述中所解釋之裝置100的可供選擇的實施方式。形成之裝置10具有極低之鉗位元電壓及低電容。裝置10包括兩個輸入/輸出(I/O)端子，即第一端子11與第二端子12，並且被構造成提供端子11與端子12之間之雙向ESD保護。端子11與12之任一個可為輸入端子或輸出端子。輸出端子通常連接至欲被裝置10保護之另一原件(未示出)。舉例而言，端子12可用作輸出端子並連接至穩壓電源(如5V電源)之高邊。裝置10被構造成在端子11與12之間具有極低鉗位元電壓與低電容。此外，形成之裝置10具有銳膝點或銳擊穿電壓特性，其有助於準確控制鉗位元電壓之值。低電容有助於提供具有快速回應時間之裝置10。為有助於在電湧事件期間提供極低之鉗位元電壓，裝置10形成為具有形成於端子11與12之間的低阻傳導路徑。裝置10包括多個導向二極體通道，該通道包括第一導向二極體通道16及第二導向二極體通道22。通道16包括第一導向二極體14，該第一導向二極體14具有一般連接至端子11並連接至第二導向二極體15之陰極的陽極。通道22包括第三導向二極體20，該第三導向二極體20具有一般連接至端子12並連接至第四導向二極體21之陰極的陽極。二極體14、15、20、及21形成為具有低電容之P-N結二極體。齊納二極體18與通道16與22各自平行相連。二極體18具有連接至二極體15及21之陽極的陽極，及連接至二極體14及20之陰極的陰極。
若端子11接收到正電湧事件或ESD事件，則會使端子11相對於端子12具有正電壓。正電壓朝向偏壓二極體14及21，且背向偏壓二極體18以及二極體15及20。隨著端子11與12之間之電壓達到裝置10之正閾值電壓(二極體14及21之正向電壓加上二極體18之齊納電壓)，正電流(Ip)自端子11穿過二極體14流向二極體18，並穿過二極體18及21流向端子12。裝置10在端子11與12之間形成鉗位元電壓，該鉗位元電壓約為二極體18之齊納電壓加上二極體14及21之正向電壓加上跨過端子11與12之間傳導路徑電阻的電壓降。若端子11接收到負電湧事件或ESD事件，則會使端子11相對於端子12具有負電壓。負電壓朝向偏壓二極體20及15，且背向偏壓二極體18以及二極體14及21。隨著端子11與12之間之電壓達到裝置10之負閾值電壓(二極體20與15之正向電壓加上二極體18之齊納電壓)，負電流(Ip)自端子12穿過二極體20流向二極體18，並穿過二極體18及15流向端子11。二極體18之銳膝點使裝置10快速將端子11與12之間之鉗位元電壓形成為二極體18之齊納電壓加上二極體15與20之正向電壓加上跨過端子11與12之間傳導路徑電阻的電壓降。
在正常運轉下，裝置10藉由(例如)施加約1伏(1V)至端子11並施加地面參考電壓至端子12來將裝置10偏壓至正常運轉電壓，諸如介於約1伏(1V)與二極體18之齊納電壓之間之電壓。由於下文所述之裝置10之特性，隨著端子11與12之間之電壓隨此正常運轉電壓的變化，裝置10之電容保持較低。然而ESD裝置之電容通常由對裝置施加之零電壓來確定。此零電壓條件通常指零偏壓條件。如將進一步由下文所看出，在此零偏壓條件下，下文所述之裝置10之低電容特徵形成了二極體14、15、20、及21之極低電容值。由於在端子11與12之間有兩條平行路徑，各路徑之電容值為各路徑中電容之加和結果。第一路徑包括串聯之二極體14、18及21之電容。由於串聯電容器之電容小於最小電容器之電容，因此第一路徑之電容小於二極體14、18、或21任一之電容。所形成之裝置10能使二極體14與21之零偏壓電容極小，如由下文所進一步看出。類似地，包括二極體20、18及15之第二路徑的電容也極低。兩條路徑之總加和值形成了裝置10之小零偏壓電容。
圖6圖示出裝置10之一部分實施方式之放大剖面圖。二極體14、15、20、21、及18由箭頭以一般方式標出。二極體14、15、20、21、及18形成於半導體基底25之上。
圖7為示出了裝置10之較佳實施方式之零偏壓載體濃度分佈的圖。橫坐標表示由層33表面進入裝置10之深度，且縱坐標表示載體濃度之增加值。曲線68示出了由施加在端子111至117之正偏壓(諸如藉由正ESD事件)所產生之裝置10的載體濃度。曲線68類似於圖4中所示出之曲線168。此描述參考圖6及圖7。
半導體區域29接近形成層33之摻雜物與基底25之摻雜物的介面形成以形成二極體18。層33如上文所解釋而形成。隨後，可形成隔離槽35、37、及39以隔離部分層33，其中二極體14與20將由將形成二極體15與21之處之層33部分形成。槽35、37、及39通常藉由製造自層33頂面穿過層33並延伸至基底25內之開口來形成。槽35還可穿過區域29一段距離延伸至基底25內以阻止橫向穿過二極體18與二極體15或21任一者之間之區域29的傳導。槽35、37、及39藉由(例如)沿槽35、37、及39之側壁及底部形成絕緣襯層30並用絕緣體或摻雜或非摻雜多晶矽填充剩餘部分開口而具有隔離。可供選擇地，絕緣襯層30可沿槽35、37、及39之側壁而不沿底部形成，並且可用絕緣體或具有基底25之導電性及摻雜的材料填充開口之剩餘部分。形成槽35、37、及39之方法已為所屬領域技術人員所熟知。由於槽35延伸穿過區域29，其降低了對準公差並使得容易可靠地生產裝置10。槽35優選形成為具有外周之封閉多角形，其具有環繞一部分層33之開口，因此槽35可被認為係多聯通域。類似地，每個槽37與39可被認為係多聯通域。每個槽35、37、及39可視為將裝置10之環繞部分與其他部分之間之電偶聯最小化的阻斷結構。
二極體14包括形成於層33表面上具有與基底25相同之導電性的摻雜區域42。區域42類似於圖1-圖4之描述中所解釋之區域142。類似地，二極體20包括形成於層33表面上具有與基底25相同之導電性的摻雜區域48。區域48類似於區域42。所形成之區域42及48延伸至層33內並覆蓋區域29。區域42及48通常藉由一距離與區域29隔開，該距離有助於最小化二極體15及21之電容。間隔通常為約2至20(2-20)微米。區域42與29之間以及區域48與29之間之層33部分分別形成二極體14與20之漂移區。層33之厚度34通常為至少約2微米以降低寄生電晶體之形成，並且確保裝置10不在穿通運轉區域內運轉。
形成兩組導體95，其中一組接近區域42且另一組接近區域48。導體95形成以由層33之表面穿過層33延伸並與區域29相交。參考圖3及圖6，兩組導體95優選形成為具有近端，該近端接近關聯區域42及48並橫向穿過層33覆蓋區域29延伸。兩組導體95之遠端優選遠離關聯區域42及48。兩組導體95之近端通常藉由距離96與關聯區域42及48隔開。區域29與區域42之層33部分形成二極體14及20之漂移區。接近區域42之導體組之導體95降低區域42至區域29之傳導路徑的電阻，從而降低二極體14與18之間之電阻，且接近區域48之導體組之導體95降低區域48至區域29之傳導路徑的電阻，從而降低二極體20與18之間之電阻。
區域42及48與導體95通常設置為完全由槽35環繞。優選地，槽35為一個連續槽。由於槽35延伸穿過層33，其降低層33接近區域42及48之量，從而有助於降低二極體14及20之電容。區域42及48之峰摻雜濃度通常大於層33之峰摻雜濃度，且優選約等於基底25之峰摻雜濃度。所形成之區域42及48通常由表面延伸至層33內一段不大於約二(2)微米且優選約十分之一至2(0.1-2)微米之距離。區域42與層33之間以及區域48與層33之間大差異的摻雜濃度以及區域42及48之淺層深度有助於為二極體14及20分別提供極小之零偏壓電容。此二極體14及20之極小零偏壓電容有助於形成裝置10之小零偏壓電容，如下文所述。零偏壓下二極體14、18、及20各自之電容小於約0.4皮法拉且形成裝置10之電容之二極體14、18、及20的等價串聯電容為約0.2皮法拉且優選不大於約0.01皮法拉。
在層33內形成具有與基底25相反導電性之摻雜區域49以形成二極體21。類似地，在層33內形成具有與基底25相反導電性之摻雜區域41以形成二極體15。區域41及49形成於層33表面上，且優選延伸至層33內與區域42及48大約相同之距離。然而區域41及49不覆蓋區域29。設置區域41使得區域41之周邊(諸如在層33表面之周邊)完全由槽37環繞，且設置區域49使得區域49之周邊(如在層33表面之周邊)完全由槽39環繞。槽37及39各自優選形成為一個連續槽。由於槽37及38延伸穿過層33，它們限制了接近各自區域41及49之層33的量，從而有助於降低各自二極體15及21之電容。在優選實施方式中，區域41及49具有大於層33之峰摻雜濃度且優選約等於基底25之峰摻雜濃度之峰摻雜濃度。
可在層33內形成具有與基底25相反導電性之可選的摻雜區域44。區域44通常覆蓋區域29形成且設置在與區域42及48相連之導體95之間，因此，區域44在槽35所形成之多聯通域內。區域44優選延伸至層33內與區域42及48大約相同之距離。區域44用作通道阻絕層，其有助於防止在二極體14與20之間之層33的表面附近形成反轉通道。此外，區域44與33之間之高差異的摻雜濃度有助於防止在區域42、層33與區域48之間之寄生雙極電晶體的形成。在差異摻雜濃度不形成此寄生雙極電晶體之一些實施方式中，可省去區域44。如可看出，裝置10通常缺乏導電性與基底25相同並且設置在二極體14與區域29之間，因此在區域42與29之間之摻雜區域。
隨後，絕緣體51可形成於層33之表面上。開口通常穿過絕緣體51形成以暴露部分區域41、42、48及49。可塗覆導體52以形成與區域41及42二者之電接觸。可塗覆導體53以形成與區域48及49二者之電接觸。隨後，導體52及53通常分別與端子11及12相連。由於裝置10之ESD電流不穿過基底25之底面，所以通常導體不塗覆於其上。
當裝置10在端子11上接收到相對於端子12之正電湧事件或正ESD事件時，二極體14及21正向偏壓且二極體15及20反向偏壓。由於損耗區域之原因，層33之載體密度進一步自零偏壓條件(曲線68)降低，這有助於進一步降低裝置10之電容。裝置10在零偏壓下之電容通常低於約0.4皮法拉且裝置10之等價串聯電容為約0.2皮法拉且優選不大於約0.1皮法拉。
當裝置10在端子11上接收到相對於端子12之負電壓時，二極體20及15正向偏壓且二極體14及21反向偏壓。由於損耗區域之原因，層33之載體密度進一步自零偏壓條件降低，這有助於進一步降低裝置10之電容。注意對於兩種ESD放電事件，ESD電流均進入基底25之頂面與層33並出來。ESD電流不流穿基底25之底面，因此，基底25之底面通常具有浮動電位。
在另一實施方式中，裝置10還包括第三端子17(在圖5中由虛線示出)。在使用裝置10之此實施方式之多數應用中，端子17將與使用裝置10之系統的地面參考電位相連。此三個端子之構造為在端子11或12之任一上接收到大電壓提供端子11與12之間、端子11與17之間、以及端子12與17之間之保護。再參考圖6，端子17藉由在基底25之底面上形成導體50(由虛線示出)(如金屬)，並提供由導體50至端子17之連接而形成。
當發生靜電放電時，在一短暫之時間內通常產生大電壓及電流峰。一般而言，峰電流及峰電壓在若干納秒之時間內產生，通常小於2納秒(2nsec.)且僅可持續約1納秒(1nsec.)。電流通常在約二十(20)納秒之另一時間段內增至平臺期並在又一20至40(20-40)納秒緩慢降低。電流之峰值可介於1至30安培(1-30apms)之間，且峰電壓可介於2000與3000伏(2000-3000V)之間。裝置10之原件之大小及回應時間優選構造成回應峰電壓之時間段期間之電壓並傳導峰電流。在端子11與12之間之ESD事件期間，二極體14與21串聯或者二極體15與20串聯，有效電容為總串聯電容。由於串聯電容器產生小於最小電容之電容，因此低電容確保了裝置10之電容低至足以使裝置10在峰ESD電壓及電流期間響應ESD事件並傳導ESD電流。對暫態ESD事件之回應還取決於ESD裝置以及安裝ESD裝置之電路/系統之寄生電阻及電感。
圖8示意性示出了ESD裝置55之一部分電路表示之實施方式，該ESD裝置55為圖5-圖7之描述中所述之裝置10的可供選擇的實施方式。裝置55之電路示意圖類似於裝置10之電路示意圖，不同之處在於裝置55包括端子17並具有連接至二極體18之陰極的第四端子58。此外，所屬領域技術人員將瞭解裝置55以及裝置10可包括其他通道，如與通道16平行之另一通道46及與通道22平行之另一通道47。通道46包括串聯之P-N二極體75及76，其具有連接至二極體75與76之公共結點之端子77。同樣，通道47包括串聯之之P-N二極體79及80，其具有連接至二極體79與80之公共結點之端子81。在使用裝置55之應用中，端子58通常連接至電源之電壓軌且端子17連接至公共參考電位。端子11及12為穿過端子11及12之信號提供ESD保護。
圖9示出了裝置55之一部分實施方式之放大剖面圖。裝置55之剖面類似於裝置10之剖面，不同之處在於裝置55包括連接至端子58之導體54，且還包括導體62及64。對於圖5中所示出之實施方式，區域44不為可選的且用於為導體54提供與層33之低阻電連接。低阻電連接有利於將端子58連接至二極體18之陰極。
希望形成二極體14及20以具有實質上相等之電容值。在一些情況下，弱反轉層可接近層33表面在區域44與48之間及區域44與42之間形成。此反轉層可影響二極體14及20之電容。導體62及64有助於最小化二極體14及20之電容值中的紊亂以使值更匹配。導體62及64之每個可視為將裝置10之環繞部分與其他部分之間之電偶聯最小化的阻斷結構。所形成之導體62自層33表面穿過層33延伸並與區域29相交。導體62之周邊通常形成環繞層33之一部分的閉合多角形。區域48及與區域48相連之導體95設置在層33被導體62環繞之部分內。導體62通常設置得比導體95更遠離區域48。所形成之導體64也自層33表面穿過層33延伸並與區域29相交。導體64之外周通常形成環繞層33之另一部分的閉合多角形。區域42及與區域42相連之導體95設置在層33被導體64環繞之部分內。導體62通常設置得比導體95更遠離區域48以防止增加區域42之電容及因此所致之二極體14的電容。可認為導體62及64之每個都為多聯通域。導體62及64通常藉由製造自表面穿過層33延伸之開口以暴露一部分區域29來形成。然後，用導體(如摻雜多晶矽)填充開口以形成導體62及64。在使用摻雜半導體材料之情況下，材料具有與層33相同之導電性以防止形成層33與導體62或64任一之間之P-N結，因為此結可增加裝置55之電容。
在另一實施方式中，所形成之其中形成導體62及64之開口可具有絕緣襯層，該絕緣襯層在側壁上但不再底面上。省去底面上之襯層有利於形成與區域29之電連接。在又一實施方式中，導體62及64可用隔離槽(如槽35)來代替。然而，此隔離槽將延伸至區域29之表面但不延伸穿過區域29，以容許穿過區域29傳導。所屬領域技術人員應瞭解導體62及64可添加至圖5及圖6之裝置10上。
儘管P-N二極體75、76、79、及80未在圖9中示出，所屬領域技術人員應瞭解二極體75及79應形成為覆蓋區域29之摻雜區域，分別類似於二極體14及20並對應區域42及48。二極體75及79之摻雜區域通常被槽35環繞。為形成二極體75及79，區域29可制得較大，如在垂直於圖5中所示之紙面方向延伸。可供選擇地，可在基底25上形成類似於區域29之另一區域並將其與區域29電連接。因此，區域29或類似於區域29之其他區域將電連接二極體75及79之陰極與二極體18之陰極。二極體76及80形成於層33內並且不覆蓋區域29。用於二極體76及80之摻雜區域應在由類似於槽37或39任一之槽所形成的閉合多角形內。因此，二極體76及80之陽極將由基底25連接至二極體18之陽極。
在另一可供選擇之實施方式中，可形成自區域44穿過層33延伸並與區域29相交之多個導體56。由於導體56為可選的，其在圖9中由虛線示出。導體56降低了導體54與二極體18之陰極間之連接的電阻。所屬領域技術人員應瞭解導體56可提供降低之電阻而不完全穿過層33至29。一般而言，導體56應延伸層33表面向區域29之距離之至少一半且可進一步延伸長達接觸區域29之距離。導體56通常以類似於導體62及64之方式形成。所屬領域技術人員應瞭解導體62及64可自裝置55省去。
圖10示出了裝置55之一部分實施方式之放大平面圖。圖10示出了形成導體52、53、及54之前之裝置55以便可以看到裝置55之佈局。圖10示出了環繞區域49及導體95之導體62，及環繞區域42及導體95之導體64。可供選擇地，導體95可橫穿基底25延伸至與環繞特定組之導體95的導體62或導體64之一相交。槽35、37、及39之多聯通特性以及導體62及64之多聯通特性在圖10中示出。導體56由虛線以一般方式在圖10中示出。
儘管區域29之給定摻雜濃度用於二極體18、71、及73各自之5伏擊穿電壓之優選實施方式，所屬領域技術人員應瞭解摻雜濃度可能需要因其他擊穿電壓而改變。舉例而言，對於80伏(80V)擊穿電壓，可降低區域29之摻雜濃度，或可降低基底25之摻雜濃度，或可一起降低區域29與基底25之摻雜濃度。
圖11示出了ESD裝置55之可供選擇之實施方式的一部分的放大平面圖，該ESD裝置55在圖9及圖10之描述中解釋。在此可供選擇之實施方式中，所形成之區域44與導體95相交。區域44具有在區域44內部之開口以便區域44不與區域42相交，還具有在區域44內部之另一開口以便區域44不與區域48相交。區域44之外周通常延伸至與槽35相交。區域44之各個內部開口之周邊與導體95相交以便使區域44將所有導體95電連接在一起，優選在層33之表面或表面附近將其連接在一起，從而進一步降低電阻係數。區域44之內部開口之周邊與區域42及48每個之距離應與距離96相同。使用具有形成於層33表面上之導電性與基底25相反之摻雜區域將導體95電連接在一起也可用於圖2-圖3中所示出之實施方式以及圖6中所示出之實施方式中。
由上述所有可知，明顯公開了一種新型裝置及方法。在其他特徵中，包括具有低阻傳導路徑之ESD裝置，該低阻傳導路徑最小化ESD裝置之鉗位元電壓。由於該ESD裝置具有高摻雜之P-型基底以及在基底上之低摻雜N-型層，所以該ESD裝置具有低電容。添加了低阻傳導路徑以降低將試圖流穿低摻雜N-型層之電流的電阻。低阻傳導路徑降低了電阻及相關鉗位元電壓而不增加ESD裝置之電容。
儘管以具體優選實施方式描述了本發明，但是很明顯一些替換及改變對於半導體技術領域之技術人員將是顯而易見的。舉例而言，所有摻雜類型可以相反。所屬領域技術人員應瞭解若保留槽35則可移除槽37及39，且若保留槽37及39則可省去槽35，且裝置10將具有功能且具有低鉗位元電壓且具有低電容。儘管本文將裝置描述為形成於矽基底上，但是所屬領域技術人員應瞭解可使用其他半導體材料，包括砷化鎵、碳化矽、氮化鎵、以及其他半導體材料。此外詞語「連接」在全文中使用以闡述本發明，然而，其意欲具有與詞語「偶聯」相同之意義。因此，「連接」應解釋為包括直接連接或間接連接之任一種。
10．．．ESD裝置
11．．．第一端子
12．．．第二端子
14．．．第一導向二極體
15．．．第二導向二極體
16．．．第一導向二極體通道
17．．．第三端子
18．．．齊納二極體
20．．．第三導向二極體
21．．．第四導向二極體
22．．．第二導向二極體通道
25．．．半導體基板
29．．．區域
30．．．絕緣襯層
33．．．半導體層
34．．．厚度
35、37、39．．．隔離槽
41、42、44、48、49．．．摻雜區域
47．．．通道
50．．．導體
51．．．絕緣體
52、53、54、56．．．導體
55．．．ESD裝置
58．．．第四端子
62、64．．．導體
68．．．曲線
75、76、79、80．．．P-N二極體
77．．．端子
94．．．虛線
95．．．導體
96．．．距離
97．．．導體格柵
98、99．．．導體
100．．．靜電放電保護裝置/ESD裝置
111．．．第一端子
114．．．第一二極體
117．．．第二端子
118．．．齊納二極體
130．．．絕緣襯層
135．．．隔離槽
142．．．區域
151．．．絕緣體
168．．．曲線
圖1示意性示出了根據本發明之靜電放電(ESD)保護裝置之一部分電路表示的實施方式；
圖2示出了根據本發明之圖1之ESD裝置之一部分實施方式的放大剖面圖；
圖3示出了根據本發明之圖2之ESD裝置之一部分實施方式的放大平面圖；
圖4為示出了根據本發明之圖1-圖3之ESD裝置的一些載體濃度的曲線圖；
圖5示意性示出了根據本發明之另一靜電放電(ESD)保護裝置之一部分電路表示之實施方式；
圖6示出了根據本發明之圖5之ESD裝置之一部分實施方式的放大剖面圖；
圖7為示出了根據本發明之圖5及圖6之ESD裝置的一些載體濃度的圖；
圖8示意性示出了根據本發明之又一靜電放電(ESD)保護裝置之一部分電路表示之實施方式；
圖9示出了根據本發明之圖8之ESD裝置之實施方式的放大剖面部分；
圖10示出了根據本發明之圖8及圖9之一部分實施方式的放大平面圖；及
圖11示出了根據本發明之圖8-圖10之ESD裝置之一部分替代實施方式的放大平面圖。
11．．．第一端子
12．．．第二端子
14．．．第一導向二極體
15．．．第二導向二極體
17．．．第三端子
18．．．齊納二極體
20．．．第三導向二極體
21．．．第四導向二極體
25．．．半導體基板
29．．．區域
30．．．絕緣襯層
33．．．半導體層
34．．．厚度
35、37、39．．．隔離槽
41、42、44、48、49．．．摻雜區域
50．．．導體
51．．．絕緣體
52、53．．．導體
95．．．導體
96．．．距離

Claims (20)

  1. 一種低鉗位元電壓ESD裝置，該裝置包括：具有第一摻雜濃度之第一導電類型之半導體基底，該半導體基底具有第一及第二表面；第二導電類型之第一半導體層，該第一半導體層在所述半導體基底之第一表面上，該第一半導體層具有第二摻雜濃度且具有與所述半導體基底之第一表面相對之第一表面；所述第二導電類型之第一半導體區域，該第一半導體區域設置在所述第一半導體層之第一部分與所述半導體基底之第一表面之間，該第一半導體區域具有第一厚度及大於所述第二摻雜濃度之第三摻雜濃度，其中該第一半導體區域形成具有半導體基底之摻雜物的齊納二極體；所述第一導電類型且大於所述第二摻雜濃度之第四摻雜濃度的第二半導體區域，該第二半導體區域在所述第一半導體層之第一表面上形成並且覆蓋所述第一半導體區域之第一部分，其中該第二半導體區域形成具有所述第一半導體層之第一P-N二極體；以及第一導體，該第一導體自所述第一半導體層之第一表面延伸穿過所述第一半導體層並與所述第一半導體區域相交，該第一導體鄰接所述第二半導體區域並與其相隔第一距離，其中該第一距離不大於所述第一半導體區域之第一厚度，其中該第一導體形成用於自所述第一P-N二極體流至所述齊納二極體之電流之傳導路徑。
  2. 如請求項1之ESD裝置，其中所述ESD裝置缺乏設置在所述第一P-N二極體與所述第一半導體區域之間之第一導電類型之摻雜區域。
  3. 如請求項1之ESD裝置，其中所述第一摻雜濃度不低於約1×1019 個原子/cm3 ，且所述第二摻雜濃度不高於約1×1017 個原子/cm3 。
  4. 如請求項1之ESD裝置，其中所述第一導體包含摻雜濃度大於所述第二摻雜濃度之第二導電類型的多個導體，所述多個導體具有臨近所述第二半導體區域並與其相隔所述第一距離之近端，所述多個導體之一部分遠離所述第二半導體區域橫向延伸。
  5. 如請求項1之ESD裝置，該裝置進一步包含形成為第一閉合多邊形之第一阻斷結構，該第一閉合多邊形具有環繞所述第二半導體區域與所述第一導體之周邊，所述第一阻斷結構自所述第一半導體層之第一表面延伸穿過所述第一半導體區域；以及所述第一導電類型之第三半導體區域，該第三半導體區域形成於所述第一半導體層內並外延至所述第一閉合多變形，該第三半導體區域形成第二P-N二極體。
  6. 如請求項5之ESD裝置，該裝置進一步包含所述第二導電類型之第四半導體區域，該第四半導體區域在所述第一閉合多邊形之內並覆蓋所述第一半導體區域之第三部分，其中該第四半導體區域形成第二P-N二極體，該第四半導體區域與第一導體及第二半導體區域二者橫向間隔開；以及第二導體，該第二導體自所述第一半導體層之第一表面延伸穿過所述第一半導體層並與所述第一半導體區域相交，該第二導體鄰接第四半導體區域並與其間隔所述第一距離，其中該第二導體形成自所述第二P-N二極體流至所述齊納二極體之電流之傳導路徑。
  7. 如請求項6之ESD裝置，其中該第一阻斷結構包含所述第二導電類型之第三導體，該第三導體具有大於所述第二摻雜濃度之摻雜濃度，該第三導體自所述第一半導體層之第一表面延伸穿過所述第一半導體層到達第一半導體區域，其中該第三導體環繞所述第一P-N二極體及所述第一導體。
  8. 如請求項1之ESD裝置，該裝置進一步包含所述第二導電類型之第一摻雜區域，該第一摻雜區域形成於所述第一半導體層之表面上並覆蓋所述第一半導體區域之第二部分，該第一摻雜區域與所述第二半導體區域橫向隔開，其中所述第一導體設置在所述第一摻雜區域與所述第二半導體區域之間。
  9. 如請求項8之ESD裝置，該裝置進一步包含第二導體，該第二導體在所述第一半導體層之表面形成與所述第一摻雜區域之電接觸。
  10. 如請求項1之ESD裝置，該裝置進一步包含第二P-N二極體，該第二P-N二極體形成為所述第一導電類型之摻雜區域，該摻雜區域覆蓋所述第一半導體區域之第二部分並與所述第二半導體區域及所述第一導體橫向間隔開。
  11. 如請求項1之ESD裝置，其中該第一導體包含互連導體之網格結構，所有該互連導體均自所述第一半導體層之第一表面延伸穿過第一半導體層並與所述第一半導體區域相交，其中該互連導體之網格結構之至少一部分形成自所述第一P-N二極體流至所述齊納二極體之電流之傳導路徑。
  12. 一種形成ESD裝置之方法，該方法包括：提供第一導電類型之半導體基底，該半導體基底具有第一摻雜濃度；在該半導體基底上形成第二導電類型且具有第一厚度及第二摻雜濃度之第一半導體層；在所述第一半導體層之表面上形成所述第一導電類型之第一摻雜區域作為第一P-N二極體，其包含形成具有大於所述第二摻雜濃度之第三摻雜濃度的第一摻雜區域；在所述第一半導體層與所述半導體基底之介面附近形成齊納二極體，其中該齊納二極體之一部分覆蓋所述第一P-N二極體；以及穿過所述第一半導體層形成第一導體，以自所述第一P-N二極體傳導電流至所述齊納二極體。
  13. 如請求項12之方法，其中形成所述第一導體包含形成與第一摻雜區域隔開第一距離之第一導體，其包含形成不大於所述第一厚度之第一距離。
  14. 如請求項13之方法，其中形成間隔所述第一距離之第一導體包含形成約7微米之第一厚度及形成小於7微米之第一距離。
  15. 如請求項12之方法，其中形成所述齊納二極體包含形成設置在所述第一半導體層之第一部分與所述半導體基底之間之第二導電類型的第一半導體區域，其中該第一半導體區域形成具有所述半導體基底摻雜物之齊納二極體。
  16. 如請求項15之方法，其中形成所述第一導體包含形成臨近所述第一摻雜區域並延伸穿過所述半導體層與所述第一半導體區域相交之第一導體。
  17. 如請求項12之方法，該方法進一步包含形成自所述第一半導體層延伸並穿過所述第一半導體層之第二導體，其中該第二導體形成環繞所述第一P-N二極體與所述第一導體之多聯通域。
  18. 如請求項17之方法，該方法進一步包含將所述第一導體延伸至與所述第二導體相交。
  19. 如請求項12之方法，其中在所述半導體基底上形成所述第一半導體層包含形成不高於約1×1017 個原子/cm3 之第二摻雜濃度及形成不低於約1×1019 個原子/cm3 之第一摻雜濃度。
  20. 如請求項19之方法，其中在所述半導體基底上形成第一半導體層包含形成具有大於2微米之厚度的第一半導體層。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101667727B (zh) * 2008-09-05 2012-11-21 群康科技(深圳)有限公司 接口静电保护电路
US8089095B2 (en) * 2008-10-15 2012-01-03 Semiconductor Components Industries, Llc Two terminal multi-channel ESD device and method therefor
FR2953062B1 (fr) * 2009-11-24 2011-12-16 St Microelectronics Tours Sas Diode de protection bidirectionnelle basse tension
US8377757B2 (en) * 2010-04-30 2013-02-19 Shanghai Sim-Bcd Semiconductor Manufacturing Limited Device and method for transient voltage suppressor
FR2960097A1 (fr) * 2010-05-11 2011-11-18 St Microelectronics Tours Sas Composant de protection bidirectionnel
CN102376702B (zh) 2010-08-20 2014-09-17 半导体元件工业有限责任公司 两端子多通道esd器件及其方法
CN102176624B (zh) * 2011-03-11 2015-01-07 上海长园维安微电子有限公司 低电容低钳位过压保护器件
FR2994335A1 (fr) * 2012-08-01 2014-02-07 St Microelectronics Tours Sas Dispositif de protection d'un circuit integre contre des surtensions
US8723264B2 (en) * 2012-10-17 2014-05-13 Semicondutor Components Industries, Llc Electrostatic discharge devices and method of making the same
US9337178B2 (en) 2012-12-09 2016-05-10 Semiconductor Components Industries, Llc Method of forming an ESD device and structure therefor
CN104733544A (zh) * 2013-12-23 2015-06-24 上海华虹宏力半导体制造有限公司 Tvs器件及工艺方法
KR102076374B1 (ko) * 2014-11-18 2020-03-03 매그나칩 반도체 유한회사 Ｅｓｄ 장치 및 그 제조 방법
US20160247879A1 (en) * 2015-02-23 2016-08-25 Polar Semiconductor, Llc Trench semiconductor device layout configurations
US9391135B1 (en) 2015-03-23 2016-07-12 Semiconductor Components Industries, Llc Semiconductor device
CN106486474B (zh) * 2015-08-31 2019-06-04 立锜科技股份有限公司 瞬时电压抑制元件及其制造方法
US10217733B2 (en) 2015-09-15 2019-02-26 Semiconductor Components Industries, Llc Fast SCR structure for ESD protection
US9991338B2 (en) 2015-09-17 2018-06-05 Semiconductor Components Industries, Llc Electronic device including a conductive structure surrounded by an insulating structure
TWI658564B (zh) * 2016-04-11 2019-05-01 Upi Semiconductor Corp. 暫態電壓抑制積體電路
TWI675448B (zh) * 2016-04-14 2019-10-21 力智電子股份有限公司 多通道暫態電壓抑制器
CN105789332B (zh) * 2016-04-25 2019-02-26 矽力杰半导体技术(杭州)有限公司 整流器件、整流器件的制造方法及esd保护器件
US10497602B2 (en) 2016-08-01 2019-12-03 Semiconductor Components Industries, Llc Process of forming an electronic device including forming an electronic component and removing a portion of a substrate
CN106783844B (zh) * 2017-01-25 2023-09-01 杭州士兰集成电路有限公司 单向低电容tvs器件及其制造方法
DE102018213635B4 (de) * 2018-08-13 2020-11-05 Infineon Technologies Ag Halbleitervorrichtung
CN209250234U (zh) * 2018-09-13 2019-08-13 重庆惠科金渝光电科技有限公司 保护电路
CN112416046A (zh) * 2019-08-23 2021-02-26 半导体元件工业有限责任公司 电压钳位电路
US12218084B2 (en) * 2022-03-23 2025-02-04 Infineon Technologies Ag Overvoltage protection device with trench contact
US12507485B2 (en) * 2023-06-13 2025-12-23 Amazing Microelectronic Corp. Bipolar junction transistor with lateral and vertical conducting paths
CN118367527B (zh) * 2024-06-14 2024-10-29 无锡市晶源微电子股份有限公司 双向静电防护电路及总线接口系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060249759A1 (en) * 2004-02-17 2006-11-09 Morris Wesley H Buried guard ring and radiation hardened isolation structures and fabrication methods
US20070073807A1 (en) * 2005-02-11 2007-03-29 Alpha & Omega Semiconductor, Ltd Latch-up free vertical TVS diode array structure using trench isolation
US20080121988A1 (en) * 2006-11-16 2008-05-29 Alpha & Omega Semiconductor, Ltd Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880511A (en) 1995-06-30 1999-03-09 Semtech Corporation Low-voltage punch-through transient suppressor employing a dual-base structure
JPH09121138A (ja) 1995-08-24 1997-05-06 Fujitsu Ltd フィルタ装置及びこれを用いた無線装置
US5706163A (en) 1995-11-28 1998-01-06 California Micro Devices Corporation ESD-protected thin film capacitor structures
US5631484A (en) * 1995-12-26 1997-05-20 Motorola, Inc. Method of manufacturing a semiconductor device and termination structure
US5990511A (en) 1997-10-16 1999-11-23 International Business Machines Corporation Memory cell with transfer device node in selective polysilicon
US6140674A (en) 1998-07-27 2000-10-31 Advanced Micro Devices, Inc. Buried trench capacitor
US6492208B1 (en) * 2000-09-28 2002-12-10 Taiwan Semiconductor Manufacturing Company Embedded SCR protection device for output and input pad
US6424007B1 (en) * 2001-01-24 2002-07-23 Power Integrations, Inc. High-voltage transistor with buried conduction layer
US6600204B2 (en) 2001-07-11 2003-07-29 General Semiconductor, Inc. Low-voltage punch-through bi-directional transient-voltage suppression devices having surface breakdown protection and methods of making the same
US6489660B1 (en) 2001-05-22 2002-12-03 General Semiconductor, Inc. Low-voltage punch-through bi-directional transient-voltage suppression devices
US6541792B1 (en) * 2001-09-14 2003-04-01 Hewlett-Packard Development Company, Llp Memory device having dual tunnel junction memory cells
US6822295B2 (en) 2002-07-30 2004-11-23 Honeywell International Inc. Overvoltage protection device using pin diodes
DE102004006484A1 (de) * 2004-02-10 2005-08-25 Infineon Technologies Ag Integrierte Schaltungsanordnungen mit ESD-festem Kondensator und Herstellungsverfahren
US7262681B2 (en) 2005-02-11 2007-08-28 Semiconductor Components Industries, L.L.C. Integrated semiconductor inductor and method therefor
US7579632B2 (en) * 2007-09-21 2009-08-25 Semiconductor Components Industries, L.L.C. Multi-channel ESD device and method therefor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060249759A1 (en) * 2004-02-17 2006-11-09 Morris Wesley H Buried guard ring and radiation hardened isolation structures and fabrication methods
US20070073807A1 (en) * 2005-02-11 2007-03-29 Alpha & Omega Semiconductor, Ltd Latch-up free vertical TVS diode array structure using trench isolation
US20080121988A1 (en) * 2006-11-16 2008-05-29 Alpha & Omega Semiconductor, Ltd Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter

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