TWI548034B

TWI548034B - 記憶體裝置與其製造方法

Info

Publication number: TWI548034B
Application number: TW104100977A
Authority: TW
Inventors: 胡志瑋; 葉騰豪
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-12-16
Filing date: 2015-01-12
Publication date: 2016-09-01
Also published as: US9741569B2; TW201624621A; US20160172369A1

Description

記憶體裝置與其製造方法

【0001】

本揭露書是有關於三維(Three-Dimensional, 3D)記憶體裝置，且特別是有關於這種記憶體裝置之製造方法。

【0002】

三維(3D)半導體裝置的特徵為數個層，此些層形成一堆疊之交替主動層及絕緣層。在一記憶體裝置中，每一個層可包括一平面陣列之記憶胞。關於某些三維堆疊記憶體裝置，主動層可包括主動條之材料，主動條之材料具體形成為供堆疊在隔開的脊狀結構中之記憶胞用之位元線或字元線。主動層可以由一導體、一未摻雜的半導體或一摻雜(P型或N型)的半導體所製成。在這種3D記憶體中，記憶胞可被部署於堆疊的位元線或字元線與相交的字元線或位元線之交點，藉以形成3D記憶體陣列。

【0003】

主動層可以由半導體材料所組成，接著被蝕刻以形成主動條。主動條中之摻雜的圖案可以是影響包括主動條之記憶胞之性能之一關鍵因素。舉例而言，經由一3D NAND結構中之一NAND串之電流，係受限於在串列選擇結構(String Select Structure, SSL)與位元線焊墊區域之間，以及在記憶胞與一接地選擇線(Ground Select Line, GSL)之間的主動條之部分中的摻雜。

【0004】

理想上是可提供一種改善在主動條中(包括在SSL與位元線焊墊區域之間，在SSL與GSL之間的主動條之部分中，以及在主動條之其他部分中)之摻雜濃度之控制方法。

【0005】

本技術提供一種記憶體裝置之製造方法。一個半導體材料條係形成有一記憶體區域、一第一接觸著陸區區域以及一在記憶體區域與第一接觸著陸區區域之間的開關區域。一記憶體層係形成於記憶體區域中之條的表面上。複數個記憶胞閘極係形成在此條之記憶體區域上面。一開關閘極(switch gate)係形成在此條之開關區域(switch region)上面。一摻雜絕緣材料係沈積於在第一接觸著陸區區域與記憶體區域之間的此條之一部分上面。譬如藉由一種可藉由一額外的熱退火作為此半導體材料條中之摻質之劑量之驅入製程，輔助摻質從摻雜絕緣材料擴散進入此條之部分中的條。摻雜絕緣材料可包括用於形成n+接面之磷矽玻璃薄膜(Phosphosilicate Glass Film, PSG)，或砷矽酸鹽玻璃薄膜(Arsenosilicate Glass Film, ASG)，或用於形成p+接面之矽硼玻璃薄膜(Borosilicate Glass Film, BSG)。

【0006】

記憶體裝置可包括一導體(例如源極接點)，於在第一接觸著陸區區域對面之此條之一末端與此條接觸；以及一末端區域，位在該導體與此條之記憶體區域之間。摻雜絕緣材料可被沈積於末端區域上方。

【0007】

記憶體裝置可包括：一第二接觸著陸區區域，在此半導體材料條中位在上述之第一接觸著陸區區域對面之一末端；一導體，於第二接觸著陸區區域對面之此條之一末端與此條接觸；以及一末端區域，位在該導體與此條之記憶體區域之間。摻雜絕緣材料可被沈積於末端區域上。

【0008】

記憶胞閘極阻擋摻質從摻雜絕緣材料擴散進入此條之記憶體區域之部分。摻雜絕緣材料可被沈積於此條之第一接觸著陸區區域上面，且可導致摻質從摻雜絕緣材料擴散進入第一接觸著陸區區域。此方法可被應用至半導體材料的這種條之複數個堆疊。

【0009】

亦提供一種使用實質上如於此所說明之方法而製造之記憶體裝置。

【0010】

在檢閱以下之圖式、詳細說明與申請專利範圍後，可瞭解本技術。

【0100】

ML1、ML2：金屬層
ML3：金屬層/導體線
102-105、112-115：導電條
102B、103B、104B、105B：連結元件
109：SSL閘極結構
112A、113A、114A、115A：連結元件
119：SSL閘極結構
125-1 WL至125-N WL：字元線
126：接地選擇線GSL
127：接地選擇線GSL
128：源極接觸插塞/源極線
172-175：層間連接器
200：積體電路/結構
210：第一接觸著陸區區域
211-218：半導體材料層
211a-218a：絕緣材料
220：接地選擇區域/開關區域
230：接地選擇區域
240：記憶體區域
250：第二接地選擇區域
260：第二開關區域
270：第二接觸著陸區區域/條
311-313、321-324：柱/導電材料/源極接觸導體
411-413、421-424：條
411a-413a、411b-413b、421a-424a、421b-424b：開孔
413a、413b 、423a、423b：開孔
510：第一堆疊/堆疊之條
511-518、521-528：條
520：第二堆疊/堆疊之條
570：記憶體層
581：區域
582：區域
590：區域
610：導電材料層
611a-613a、611b-613b、621a-624a、621b-624b：SSL開關閘極
710：遮罩區域
711-714、721-723、731、741：蝕刻區域
811-818：開口部/樓梯式構造
821-828：樓梯式構造/連結元件/開口部
990：摻雜絕緣材料
1010、1030：絕緣材料
1011-1018：著陸區
1020：重度n+摻雜多晶矽
1021-1028：著陸區
1111：第二開關區域
1112：第二接地選擇區域
1113：末端區域
1121：開關區域
1122：接地選擇區域
1123：末端區域
1310至1360：步驟
1410：第一接觸著陸區區域
1411-1418：著陸區/開口部
1412-1416：連結元件
1420：開關區域
1423-1427：SSL開關閘極
1423a-1426a：開關區域
1427a：開關區域
1430：記憶體區域
1431-1437：條
1433a-1436a：記憶體區域/條
1437a：記憶體區域
1437b：記憶體區域/源極焊墊區域
1440：接地選擇區域
1450：源極焊墊區域
1451-1458：著陸區
1460：區域
1470：記憶體層
1490：摻雜絕緣材料
1523-1527：SSL開孔
1533-1537：堆疊
1610：遮罩區域
1623-1627、1633-1637、1643-1647：蝕刻區域
1731、1732：字元線
1925：區域
1933a、1933b：條
2000：積體電路
2005：資料輸入線
2010：控制器
2020：區塊
2030：匯流排
2040：列解碼器
2045：字元線
2050：儲存體解碼器
2055：匯流排
2060：記憶體陣列
2065：位元線
2070：行解碼器
2075：資料匯流排
2080：區塊
2085：輸出資料線
2090：輸出電路

【0011】

第1圖係為一種三維(3D)NAND-快閃記憶體裝置之立體圖。
第2A/2B至12圖顯示藉由使用一摻雜絕緣材料作為摻雜源，用於製造一種像第1圖之記憶體裝置之一基本製程流程中之階段。
第13圖顯示用於製造一記憶體裝置之一方法之一實施例之簡化流程圖。
第14A/14B圖顯示藉由使用一摻雜絕緣材料作為摻雜源之一替代3D結構。
第14C圖顯示沿著第14A圖之源極焊墊區域中的K-K'之結構之剖面圖。
第15至19圖顯示藉由使用一摻雜絕緣材料作為摻雜源，用於製造一像第14A/B圖之記憶體裝置之一基本製程流程中之階段。
第20圖係為依據一實施例之一積體電路記憶體裝置之簡化方塊圖。

【0012】

以下參考圖式提供本技術之實施例之詳細說明。應理解的是，並非將本技術限制至詳細揭露的構造實施例及方法，相對地，本技術可藉由使用其他特徵、元件、方法及實施例而實行。使用數個實施例來說明以顯示本技術，而非限制由申請專利範圍所定義之範疇。熟習本項技藝者將認知針對以下說明之各種等效變化。各種實施例中之相同元件通常被表示成具有相同的參考數字。

【0013】

第1圖係為一種三維(3D)NAND-快閃記憶體裝置之立體圖。第1圖所顯示之裝置包括被絕緣材料隔開之數個堆疊之導電條。絕緣材料係從此圖中被移除以露出額外結構。舉例而言，在此些堆疊中之導電條之間之絕緣材料係被移除，且在導電條之堆疊之間之絕緣材料係被移除。此結構之某些細節係說明於此，此結構譬如是一種可在一個半導體基板上被製造之三維(3D)記憶體陣列，並基板(未顯示)上之周邊電路結合。亦可藉由使用於此所說明之技術，來形成其他多層電路結構。

【0014】

在第1圖所顯示之例子中，一多層陣列係形成於一絕緣層上，並包括與複數個堆疊共形之複數條字元線125-1 WL至125-N WL。複數個堆疊包括在多個平面中之導電條112、113、114及115。相同平面中之導電條係藉由連結元件(例如102B)而電性耦接在一起。

【0015】

連結元件112A、113A、114A及115A終止數個導電條，例如複數個堆疊中之導電條112、113、114及115。如顯示的，這些連結元件112A、113A、114A及115A係電性連接至不同的位元線，以供連接至解碼電路，用於選擇在此陣列之內的數個平面。這些連結元件112A、113A、114A及115A可以於定義此複數個堆疊的同時被圖案化。

【0016】

連結元件102B、103B、104B及105B終止數個導電條，例如導電條102、103、104及105。如顯示的，層間連接器172、173、174、175將連結元件102B、103B、104B及105B電性連接至金屬層中的不同的位元線(例如一金屬層ML3)，以供連接至解碼電路，用於選擇在此陣列之內的數個平面。這些連結元件102B、103B、104B及105B可以於定義此複數個堆疊的同時被圖案化。

【0017】

任何既定堆疊之導電條不是耦接至連結元件112A、113A、114A及115A，就是耦接至連結元件102B、103B、104B及105B，而非兩者。一堆疊之半導體位元線具有位元線端-至-源極線端方位，或源極線端-至-位元線端方位之兩個相反方位之其中一個。舉例而言，此堆疊之導電條112、113、114及115具有位元線端-至-源極線端方位；而此堆疊之導電條102、103、104及105具有源極線端-至-位元線端方位。

【0018】

此堆疊之導電條112、113、114及115係藉由連結元件112A、113A、114A及115A而終止於一端，通過SSL閘極結構119、接地選擇線GSL 126、字元線125-1 WL至125-N WL、接地選擇線GSL 127，並藉由源極線128而終止於另一端。此堆疊之導電條112、113、114及115並未到達連結元件102B、103B、104B及105B。

【0019】

此堆疊之導電條102、103、104及105係藉由連結元件102B、103B、104B及105B而終止於一端，通過SSL閘極結構109、接地選擇線GSL 127、字元線125-N WL至125-1 WL、接地選擇線GSL 126，並藉由一源極線而終止於另一端(被此圖之其他部分模糊化)。此堆疊之導電條102、103、104及105並未到達連結元件112A、113A、114A及115A。

【0020】

一記憶體材料層係於在導電條112-115及102-105之表面與複數條字元線125-1 WL至125-N WL之間的交點而被配置在數個介面區域中。接地選擇線GSL 126及GSL127係與類似於字元線之複數個堆疊共形。

【0021】

每個堆疊之導電條係藉由連結元件而終止於一端，並藉由一源極線而終止於另一端。舉例而言，此堆疊之導電條112、113、114及115係藉由連結元件112A、113A、114A及115A而終止於一端，並藉由一源極線128而在另一端上終止。於此圖之近端，每隔一個堆疊之導電條係藉由連結元件102B、103B、104B及105B而終止，而每隔一個堆疊之導電條係藉由一單獨源極線而終止。於此圖之遠端，每隔一個堆疊之導電條係藉由連結元件112A、113A、114A及115A而終止，而每隔一個堆疊之導電條係藉由一單獨源極線而終止。

【0022】

位元線及串列選擇線係形成於金屬層ML1、ML2及ML3。位元線係耦接至一平面解碼器(未顯示)。串列選擇線係耦接至一串列選擇線解碼器(未顯示)。

【0023】

接地選擇線GSL 126及127可在定義字元線125-1 WL至125-N WL之相同的步驟期間被圖案化。接地選擇裝置係形成於在複數個堆疊之表面與接地選擇線GSL 126及127之間的交點。SSL閘極結構119及109可在定義字元線125-1 WL至125-N WL之相同的步驟期間被圖案化。串列選擇裝置係形成於在複數個堆疊之表面與串列選擇(SSL)閘極結構119及109之間的交點。這些裝置係耦接至解碼電路，用於選擇在此陣列中之特定堆疊之內的串。

【0024】

在第1圖所顯示之例子中，記憶體元件係於在導電條112-115及102-105之表面與複數條字元線125-1 WL至125-N WL之間的交點，而形成於介面區域中。在操作上，當電壓係經由其中一條字元線而被施加至一記憶體元件之一閘極結構時，導通對應於在閘極結構之下的記憶體元件之一記憶胞中的一通道區。

【0025】

第2A/2B至12圖顯示用於製造一像第1圖之記憶體裝置之一基本製程流程中之階段。基本製程流程形成半導體材料之複數個堆疊之條，此些堆疊之條具有一記憶體區域、一第一接觸著陸區區域(BL焊墊)以及一在記憶體區域與第一接觸著陸區區域之間的開關區域(SSL區域)。半導體材料之複數個堆疊之條亦具有一在開關區域與記憶體區域之間的接地選擇區域(GSL區域)，以及一在一第二開關區域與記憶體區域之間的第二接地選擇區域。

【0026】

第2A圖顯示一結構200之俯視圖，包括第一接觸著陸區區域(例如210)、開關區域(例如220)、接地選擇區域(例如230)、記憶體區域(例如240)、第二接地選擇區域(例如250)、第二開關區域(例如260)以及一第二接觸著陸區區域(例如270)之示範位置。那些區域係更進一步說明於此。

【0027】

第2B圖係為沿著第2A圖中之A-A'之結構之剖面圖。第2B圖顯示被一積體電路基板(未顯示)上之絕緣材料(例如211a-218a)隔開之複數個半導體材料層(例如211-218)，由半導體材料與絕緣材料之交替沈積的層所產生。在一個實施例中，此些半導體材料層可藉由在一毯覆式沈積(blanket deposition)中使用未摻雜多晶矽，而形成在一記憶體裝置之一陣列區域中。絕緣材料可譬如藉由使用二氧化矽、其他氧化矽或氮化矽而被實施。這些層可利用各種方式被形成，包括本技藝中可得到的低壓化學氣相沈積LPCVD製程。

【0028】

在第3A/3B圖中，形成複數個柱之導電材料(例如311-313、321-324)，例如一導體或一摻雜半導體，藉以延伸通過並連接譬如在接地選擇區域230與開關區域220之間，以及在第二接地選擇區域250與第二開關區域260之間的複數個半導體材料層(例如211-218)。第3A圖顯示此結構之俯視圖，而第3B圖顯示沿著第3A圖中之A-A'之此結構之剖面圖。複數個柱可被使用作為NAND串之源極接觸插塞(例如128，第1圖)。一列之柱(例如321-324)可作為源極接觸導體(Source Contact Conductor, SC)，且於在第一接觸著陸區區域210對面的此些條之一末端與此些半導體材料條接觸，而一第二列之柱(例如311-313)可作為源極接觸導體(SC)，且係於在第二接觸著陸區區域270對面的此些條之一末端與此些半導體材料條接觸。此些半導體材料條係顯示於第4A及4B圖中。在一個實施例中，此些柱可利用與此些半導體材料層(例如211-218)相同的材料而被實施。

【0029】

第4A/4B圖顯示蝕刻此複數個半導體材料層(例如211-218，第2圖)之結果，用以定義在接地選擇區域230、記憶體區域240及第二接地選擇區域250中之複數個堆疊之條(例如411-413、421-424)，此些堆疊之條利用複數個柱(例如311-313、321-324，第3A/3B圖)終止。第4A圖顯示一結構200之俯視圖，而第4B圖顯示沿著第4A圖中之B-B'之結構之剖面圖。可使用複數個堆疊之條，以形成在此結構之多個平面中之導電條(例如112-115、102-105，第1圖)。

【0030】

第4A/4B圖亦顯示形成經由在記憶體區域240與第一接觸著陸區區域210之間的開關區域220中，以及在記憶體區域240與第二接觸著陸區區域270之間的第二開關區域260中的複數個半導體材料層(例如211-218)之複數個開孔(例如421a-424a、421b-424b、411a-413a、411b-413b)之結果。複數個開孔可於定義複數個堆疊之條(例如411-413、421-424)之同時被圖案化。複數個開孔可被使用以形成SSL閘極結構(例如109及119，第1圖)。

【0031】

第5A/5B/5C圖顯示使一記憶體層形成在第4A/4B圖所顯示之結構上面之結果。第5A圖顯示此結構之俯視圖，第5B圖係為第5A圖中之區域590之放大視圖，而第5C圖顯示沿著第5A圖中之C-C'之結構之剖面圖。

【0032】

一記憶體層570係形成於在記憶體區域240中，在接地選擇區域230中，以及在第二接地選擇區域250中之複數個堆疊之條的條之表面上。記憶體層可包括從快閃記憶體技術得知之多層介電電荷補捉結構，例如ONO(氧化物-氮化物-氧化物)、ONONO(氧化物-氮化物-氧化物-氮化物-氧化物)、SONOS (矽氧化氮氧化矽)、BE-SONOS (能隙工程矽氧化氮氧化矽)、TANOS (氮化鉭、氧化鋁、氮化矽、氧化矽、矽)以及MA BE-SONOS (金屬-高-k帶間隙-工程矽氧化氮氧化矽)。

【0033】

如於第5A圖之例子中所顯示的，複數個半導體材料層(例如211-218)並未在第一接觸著陸區區域210與開關區域220之間被蝕刻，並未在開關區域220與接地選擇區域230之間被蝕刻，並未在第二接地選擇區域250與第二開關區域260之間被蝕刻，且並未在第二開關區域260與第二接觸著陸區區域270之間被蝕刻。如結合第7A及7B圖更進一步說明的，複數個半導體材料層係被蝕刻，以在數個區域中形成複數個堆疊之條(例如423、413)中之條的部分，此些區域例如是在開關區域220與接地選擇區域230之間的區域581以及在第二開關區域260及第二接觸著陸區區域270之間的區域582。因此，此些條可從在此條之另一端對面的條之一末端延伸朝向個別對之開孔(例如423a及423b、413a及413b)，並終止於第一接觸著陸區區域210或第二接觸著陸區區域270，其中此條之另一端係利用一柱(例如323、313)終止。

【0034】

因為此些條之部分係在形成記憶體層之後被形成，所以記憶體層並未形成於此些條之部分之表面上，從而使來自摻雜絕緣材料之摻質可被擴散進入此些條之部分，而不會被記憶體層所阻擋，如結合第9A及10A圖所說明的。

【0035】

如於第5B圖之例子中所顯示的，記憶體層570係形成於在記憶體區域240中以及在接地選擇區域230中之複數個堆疊之半導體材料條中的條之表面上。記憶體層570亦形成於複數個開孔(例如421a、424b)之表面上。

【0036】

如於第5C圖之例子中所顯示的，一第一堆疊510之條包括具有一位在第一堆疊之頂端上之絕緣條411之條511-518，而一第二堆疊520之條包括具有一位在第二堆疊之頂端上之絕緣條422之條521-528。記憶體層570可被形成於在記憶體區域240中，在接地選擇區域230中，以及在第二接地選擇區域250中之複數個堆疊之條(例如511-518、521-528)中的條之表面上。

【0037】

第6A/6B圖顯示使一導電材料層形成在第5A/5B/5C圖所顯示之結構上面之結果。第6A圖顯示沿著第6B圖中之D-D'之結構之俯視圖，而第6B圖顯示沿著第6A圖中之C-C'之結構之剖面圖。

【0038】

第6A圖顯示一導電材料層(例如610)係沈積於記憶體區域240、接地選擇區域230及第二接地選擇區域250上面，包括在複數個堆疊之條(例如510、520)之間。此導電材料層可包括具有N型或P型摻雜之多晶矽。沈積在堆疊之間的導電材料可被蝕刻，以形成例如字元線之傳導線(例如125-1 WL至125-N WL，第1圖)及接地選擇線(例如126 GSL、127 GSL，第1圖)。

【0039】

第6A圖亦顯示此導電材料層係沈積在複數個開孔(例如421a-424a、421b-424b、411a-413a以及411b-413b，第4圖)中，用於形成在開關區域220與第二開關區域260中之SSL開關閘極(例如621a-624a、621b-624b、611a-613a以及611b-613b)。

【0040】

第6B圖顯示此導電材料層610係沈積於複數個堆疊之條(例如510、520)上之記憶體層570上面，並具有一與記憶體層570共形之表面。

【0041】

第7A及7B圖顯示此導電材料層(例如610)之蝕刻以定義複數條垂直傳導線，其被配置在複數個堆疊上之記憶體層(例如570)上面，並具有與記憶體層(例如570)共形之表面。第7A圖顯示一光阻硬性遮罩係形成在第6A/6B圖所顯示之結構上面。硬性遮罩係被圖案化以定義遮罩區域(例如710)及間隔開的打開蝕刻區域(例如711-714、721-723、731)。遮罩區域對應至複數個堆疊之導電條，記憶體區域(例如240)中之字元線(WL)，接地選擇區域230與第二接地選擇區域250中之接地選擇線(GSL)，在開關區域與接地選擇區域之間和在第二開關區域與第二接地選擇區域之間的源極接點(SC)，開關區域(例如220)與第二開關區域(例如260)中之串列選擇結構(SSL)，以及接觸著陸區區域(例如210、270)。間隔開的打開蝕刻區域(例如711-714、721-723，731)並未受到遮罩區域保護且將被移除。

【0042】

例如，間隔開的打開蝕刻區域721-723係在第一接觸著陸區區域210與接地選擇區域230之間，而間隔開的打開蝕刻區域711-714係在第二接觸著陸區區域270與第二接地選擇區域250之間。間隔開的打開蝕刻區域731係由一接地選擇線(GSL)、一字元線(WL)以及兩條個條(例如411、421)所包圍。間隔開的打開蝕刻區域741係由兩條字元線(WL)以及兩條(例如411、421)所包圍。

【0043】

第7B圖顯示譬如藉由使用第7A圖所顯示之硬性遮罩與反應性離子蝕刻(Reactive Ion Etching, RIE)，且在移除此導電材料層(例如610)中之硬性遮罩及多餘的導電材料之後，第6A/6B圖所顯示之蝕刻結構之結果。半導體材料之複數個堆疊之條(例如411-413、421-424)具有一記憶體區域(例如240)、一第一接觸著陸區區域(例如210)、一在記憶體區域與第一接觸著陸區區域之間的開關區域(例如220)，以及一在開關區域與記憶體區域之間的接地選擇區域(例如230)。半導體材料之複數個堆疊之條亦可具有一第二接觸著陸區區域(例如270)、一在記憶體區域與第二接觸著陸區區域之間的第二開關區域(例如260)，以及一在第二開關區域與記憶體區域之間的第二接地選擇區域(例如250)。字元線(WL)係形成在記憶體區域(例如240)上面。接地選擇線(GSL)係形成在接地選擇區域(例如230、250)上面。SSL開關閘極(例如621a-624a、621b-624b)係形成在開關區域(例如220、260)上面。

【0044】

一列之源極接觸導體(例如321-324，第3圖)可以於在第一接觸著陸區區域210對面的此些條之一末端與此些半導體材料條(例如421-424)接觸，而一第二列之源極接觸導體(例如311-313，第3圖)可以於在第二接觸著陸區區域270對面的此些條之一末端與此些半導體材料條(例如411-413)接觸。接觸著陸區區域(例如210、270)係更進一步被處理，如第8A及8B圖所示。

【0045】

記憶體層(例如570)係於在複數個堆疊(例如424)中之條之表面與記憶體區域240中之字元線(WL)，及接地選擇區域230與250中之接地選擇線(GSL)之間的交點而形成於介面區域中，如第12圖中所詳細顯示的。記憶體層(例如570)並未形成於數個區域中之條之部分之表面上，此些區域例如是在開關區域220與接地選擇區域230之間及在第二接地選擇區域250與第二開關區域260之間的區域581及區域582。記憶體層亦並未形成於在第一接觸著陸區區域210與開關區域220之間，以及在第二接觸著陸區區域270與第二開關區域260之間的條之部分之表面上。

【0046】

第8A/8B圖顯示蝕刻複數個半導體材料層以形成一堆疊之連結元件(位元線焊墊)之結果，一堆疊之連結元件被絕緣層隔開並連接至複數個堆疊之半導體材料條中之各個條。連結元件係用於記憶胞之平面之選擇。第8A圖顯示此結構在蝕刻之後之俯視圖，而第8B圖顯示沿著第8A圖中之E-E'之結構之剖面圖。

【0047】

第8A圖顯示供在一關於一第一堆疊之連結元件之樓梯式構造(例如811-818)中的每個層上之著陸區用之開口部，以及供在一關於一第二堆疊之連結元件之一樓梯式構造(例如821-828)中的每個層上之著陸區用之開口部，第一堆疊之連結元件連接至並終結包括第一接觸著陸區區域(例如210)中之條411-413之數個堆疊的條，而第二堆疊之連結元件連接至並終止包括第二接觸著陸區區域(例如270)中之條421-424之數個堆疊的條。相同層之多個堆疊的半導體材料條中的條，係藉由連結元件而電性耦接在一起。例如，第8B圖所顯示之第一堆疊之連結元件，可被連接至並終止各個條511-518及條521-528(第5圖)。更特別是，對應於開口部811之連結元件可終止條511及521，對應於開口部812之連結元件可終止條512及522，…對應於開口部818之連結元件可終止條518及528。

【0048】

第9A及9B圖顯示使一摻雜絕緣材料沈積在第一接觸著陸區區域210與接地選擇區域220之間的條之部分上面，及沈積在第二接觸著陸區區域270與第二接地選擇區域250之間的條之部分上面之結果。摻雜絕緣材料(例如990)可包括用以形成n+接面之磷矽玻璃薄膜(PSG)、或砷矽酸鹽玻璃薄膜(ASG)或用以形成p+接面之矽硼玻璃薄膜(BSG)。

【0049】

數個堆疊之連結元件可在摻雜絕緣材料係沈積於此結構上之前或之後，被形成於第一接觸著陸區區域(例如210)與第二接觸著陸區區域(例如270)中。如果連結元件係在摻雜絕緣材料沈積於此結構上之前被形成，則摻雜絕緣材料可利用相同的摻雜製程而被沈積於第一接觸著陸區區域與第二接觸著陸區區域中之此些堆疊之連結元件上面。如果連結元件係在摻雜絕緣材料沈積於此結構上之後被形成，則一摻雜絕緣材料之第二摻雜製程可被應用至第一接觸著陸區區域(例如210)及第二接觸著陸區區域。

【0050】

為清楚起見，在連結元件、條(例如411-413、421-424)、源極接觸導體(例如311-313、321-324，第3A圖)、SSL開關閘極(例如621a-624a、621b-624b、611a-613a、611b-613b，第6圖)、字元線(WL)以及接地選擇線(GSL)上面未顯示摻雜絕緣材料。一摻雜絕緣材料可藉由使用原子層沈積(Atomic Layer Deposition, ALD)工具而被沈積，此工具能夠使摻雜絕緣材料來沈積在具有高深寬比輪廓之3D NAND結構中之小間隙中，例如在接觸著陸區區域與接地選擇區域(例如721-723、711-714，第7A圖)之間。

【0051】

在沈積摻雜絕緣材料之後，可執行一驅入製程以導致摻質從摻雜絕緣材料擴散進入此些堆疊之半導體材料條中的條之部分，並進入第一接觸著陸區區域及第二接觸著陸區區域，如更進一步結合第10A及10B圖所說明的。

【0052】

第9B圖係為顯示關於一驅入製程之例子溫度範圍及持續時間之圖。如圖所示，於950℃之溫度及超過一段大約30分鐘之持續時間，可使多晶矽中之磷(P)濃度增加至超過1E19 atom/cm³，關於深度高達大約270毫微米(nm)。於900℃之溫度及超過一段大約30分鐘之持續時間，可使多晶矽中之P濃度增加至大約1E19 atom/cm³，關於深度高達大約270 nm。於850℃之溫度及超過一段大約30分鐘之持續時間，可使多晶矽中之P濃度增加至大約1E18 atom/cm³，關於深度高達大約100 nm。在比較上，在相同的溫度及持續時間條件之下，氧化物及裸矽中之PSG濃度係在大約1E16 atom/cm³以下。

【0053】

一種藉由使用摻雜絕緣材料之驅入製程之替代方法可以是離子植入法。然而，在例如3D NAND結構之三維(3D)記憶體結構中，一離子植入法製程必須考量其入射之角度及劑量分佈。例如，對具有16層或32層之3D NAND結構而言，由於高深寬比輪廓之遮蔽效果，植入之劑量控制可以是非常難的，而在一個堆疊之半導體材料條中之較高的條，可降低被在一鄰近堆疊之半導體材料條中之較低的條所接收之離子植入法之數量。因此，由於比3D NAND結構之較低層中之記憶胞所接收更高的摻雜劑量，所以一3D NAND結構之較高層中之記憶胞可具有較高的電流。3D NAND結構之臨限電壓分佈因而可藉由使用離子植入法而變得更寬。此外，使用於離子植入法中之離子轟擊可導致位元線之損壞。

【0054】

藉由使用一摻雜絕緣材料作為摻雜源，而摻雜材料之劑量從一3D NAND結構中之一頂層至一底層大約是相同的，使得摻雜分佈經由一3D NAND結構中之此些層可以是更好控制的。因此，3D NAND結構之臨限電壓分佈可藉由使用一摻雜絕緣材料作為摻雜源而變得更狹小。

【0055】

藉由本技術之改善係用於提供在連結元件與SSL開關閘極之間，以及在SSL開關閘極與接地選擇線之間的此些半導體材料條之部分中，通過3D結構中之多個層之更均勻的摻雜分佈。

【0056】

第10A圖係為在摻雜絕緣材料(例如990)被沈積，且來自摻雜絕緣之摻質被擴散進入此些條之部分中之後的結構之剖面圖。此剖面圖係沿著第9A圖中之F-F'，在包括一堆疊之連結元件(例如821-828)之第一接觸著陸區區域(例如210)與包括SSL開關閘極(例如621a-624a、621b-624b，第6A圖)之開關區域(例如220)之間。因為摻質從摻雜絕緣材料(例如PSG或ASG)擴散進入在第一接觸著陸區區域(例如210)與開關區域(例如220)之間的此些半導體材料條之部分之結果，此剖面圖顯示在例如埋入氧化物之絕緣材料(例如1010、1030)之間的重度n+摻雜多晶矽(例如1020)之數個堆疊之條。或者，如果摻雜絕緣材料包括BSG而不是PSG或ASG，則此些堆疊之條可包括在第一接觸著陸區區域與開關區域之間的此些條之部分中的p+摻雜多晶矽，而不是n+摻雜多晶矽。

【0057】

第10A圖所顯示之剖面圖亦可顯示沿著第9A圖中之G-G'之剖面，在SSL開關閘極(例如621a-624a、621b-624b，第6A圖)與接地選擇線(GSL)之間。沿著第9A圖中之F-F'之剖面圖之說明通常適用於沿著第9A圖中之G-G'之剖面。

【0058】

依據使摻雜絕緣材料沈積之此製程之填補能力，在字元線(WL)之間以及在WL與接地選擇線(GSL)之間的此些條之部分可利用來自摻雜絕緣材料之摻質來擴散，或可以是未摻雜的。當一NAND串可以是無接面或可包括數個接面時，在字元線(WL)之間以及在WL與接地選擇線(GSL)之間的此些條之部分，是否利用摻質被擴散以從摻雜絕緣材料形成WL間接面，可以是一種設計選擇。

【0059】

第10B圖係為在沈積PSG之後，沿著第9A圖之第二接觸著陸區區域270中之H-H'，橫越過一堆疊之連結元件(例如對應於開口部811-818之第一堆疊之連結元件)之結構之剖面圖。各個連結元件中之著陸區(例如1011-1018)係以來自摻雜絕緣材料(例如990)之摻質來擴散，從而如果摻雜絕緣材料包括PSG或ASG，則包括重度n+摻雜多晶矽。或者，如果摻雜絕緣材料包括BSG而不是PSG或ASG，則連結元件中之著陸區可包括p+摻雜多晶矽，而不是n+摻雜多晶矽。

【0060】

第10B圖所顯示之剖面圖亦可顯示沿著第9A圖之第一接觸著陸區區域210中之J-J'，橫越過一堆疊之連結元件(例如對應於開口部821-828之第二堆疊之連結元件)之剖面。各個連結元件中之著陸區(例如1021-1028，第11圖)係以來自摻雜絕緣材料(例如990)之摻質來擴散，從而如果摻雜絕緣材料包括PSG或ASG，則包括重度n+摻雜多晶矽。沿著第10B圖中之H-H'之剖面圖之說明通常適用於沿著第10B圖中之J-J'之剖面。

【0061】

在更進一步的處理中，複數個層間連接器(例如172-175，第1圖)可從一連接器表面延伸至著陸區而被形成。圖案化的導體線(例如ML3，第1圖)可被形成於連接器表面之頂端上，並連接至各個層間連接器。圖案化的導體線可包括耦接至感測電路(未顯示)之複數條全域位元線。

【0062】

第11圖顯示在來自摻雜絕緣之摻質係被擴散進入此些條之部分中之後的結構之俯視圖。此結構包括具有一記憶體區域(例如240)之半導體材料之複數個堆疊之條(例如411-413、421-424)、一第一接觸著陸區區域(例如210)以及一在記憶體區域與第一接觸著陸區區域之間的開關區域(例如220)。半導體材料之複數個堆疊之條，亦具有一位於上述之第一接觸著陸區區域對面之末端之條(例如270)中的第二接觸著陸區區域、一在記憶體區域與第二接觸著陸區區域之間的第二開關區域(例如260)、一在開關區域與記憶體區域之間的接地選擇區域(例如230)以及一在第二開關區域與記憶體區域之間的第二接地選擇區域(例如250)。

【0063】

記憶體層(例如570)係於在複數個堆疊(例如424)中之條之表面與在記憶體區域240中之字元線(WL)，以及在接地選擇區域230及第二接地選擇區域250中之接地選擇線(GSL)之間的交點而形成於介面區域中，如第12圖中之細節所示。複數個記憶胞閘極(WL)係形成在此些條之記憶體區域240上面。記憶胞閘極阻擋摻質從摻雜絕緣材料擴散進入此些條之記憶體區域之部分。SSL開關閘極係形成在此些條之開關區域220上面，且亦可形成在此些條之第二開關區域260上面。GSL開關閘極係形成在此些條之接地選擇區域230上面，且亦可形成在此些條之第二接地選擇區域250上面。

【0064】

摻雜絕緣材料(例如990)係沈積於在第一接觸著陸區區域(例如210)與接地選擇區域(例如230)之間，以及在第二接觸著陸區區域(例如270)與第二接地選擇區域(例如250)之間的此些條之部分上面。摻雜絕緣材料在來自摻雜絕緣之摻質被擴散進入此些條之部分中之後維持在此結構中，並不需要被移除，這是因為摻雜絕緣材料可作為在此些條(例如411-413、421-424)之間的隔離。

【0065】

在第一接觸著陸區區域與開關區域(例如1121)之間以及在開關區域與接地選擇區域(例如1122)之間的條之部分，係包括從摻雜絕緣材料被擴散之摻質。在第二接觸著陸區區域與第二開關區域(例如1111)之間，以及在第二開關區域與第二接地選擇區域(例如1112)之間的條之部分，亦包括來自摻雜絕緣材料之擴散的摻質。

【0066】

此結構包括與位於第一接觸著陸區區域(例如210)對面之條之末端的條接觸之數個源極接觸導體(例如324，第8A圖)，以及在源極接觸導體與此些條之第二接地選擇區域(例如250)之間的數個末端區域(例如1123)。末端區域(例如1123)可包括從摻雜絕緣材料擴散的摻質。

【0067】

此結構可包括一個位於上述之第一接觸著陸區區域(例如210)對面之末端之第二接觸著陸區區域(例如270)，與位於第二接觸著陸區區域(例如270)對面之條之末端的條接觸之數個源極接觸導體(例如313，第8A圖)，以及在源極接觸導體與此些條之接地選擇區域(例如230)之間的數個末端區域(例如1113)。末端區域(例如1113)可包括從摻雜絕緣材料擴散的摻質。

【0068】

摻雜絕緣材料990可被沈積於此些條之第一接觸著陸區區域(例如210)上面，且第一接觸著陸區區域可包括從摻雜絕緣材料擴散的摻質，以使如果摻雜絕緣材料包括PSG或ASG，則第一接觸著陸區區域可包括重度n+摻雜多晶矽。或者，如果摻雜絕緣材料包括BSG，則第一接觸著陸區區域可包括重度p+摻雜多晶矽。摻雜絕緣材料990可被沈積於此些條之第二接觸著陸區區域(例如270)上面，而第二接觸著陸區區域可包括從摻雜絕緣材料擴散的摻質。

【0069】

第13圖顯示用於製造一記憶體裝置之方法之一實施例之簡化流程圖。本技術提供一種記憶體裝置之製造方法。一個半導體材料條係形成有一記憶體區域、一第一接觸著陸區區域以及一在記憶體區域與第一接觸著陸區區域之間的開關區域(步驟1310)。一記憶體層係形成於此記憶體區域中之條之表面上(步驟1320)。複數個記憶胞閘極係形成在此條之記憶體區域上面(步驟1330)。一開關閘極係形成在此條之開關區域上面(步驟1340)。一摻雜絕緣材料係沈積於在第一接觸著陸區區域與記憶體區域之間的條之一部分上面(步驟1350)。譬如藉由一驅入製程導致摻質從摻雜絕緣材料擴散進入此條之部分中的條(步驟1360)。

【0070】

參考步驟1350，此些堆疊之連結元件可在摻雜絕緣材料沈積於此結構上之前或之後，被形成於第一接觸著陸區區域(例如210)與第二接觸著陸區區域(例如270)中。如果連結元件係在摻雜絕緣材料沈積於此結構上之前被形成，則摻雜絕緣材料可利用相同的摻雜製程，而被沈積於第一接觸著陸區區域與第二接觸著陸區區域中之此些堆疊之連結元件上面。如果連結元件是在摻雜絕緣材料沈積於此結構上之後被形成，則一摻雜絕緣材料之第二摻雜製程可被應用至第一接觸著陸區區域(例如210)及第二接觸著陸區區域。

【0071】

第14A及14B圖顯示使用一摻雜絕緣材料作為摻雜源之一替代3D結構之俯視圖。替代3D結構係像一所謂的獨立雙重閘極(Independent Double Gate, IDG)結構，此結構使用一組SSL閘極結構而不是兩組SSL閘極結構，並使用一條接地選擇線(GSL)，而不是兩條接地選擇線。

【0072】

半導體材料之複數個堆疊之條具有一記憶體區域(例如1430)、一第一接觸著陸區區域(例如1410)以及一開關區域(例如1420)，開關區域係位在記憶體區域與第一接觸著陸區區域之間。此些堆疊中的條(例如1431-1437)於在第一接觸著陸區區域上之一端終止，並於在一源極焊墊區域(例如1450)上之另一端終止。在第一接觸著陸區區域(例如1410)中，供著陸區(例如1411-1418)用之開口部，係顯示在關於連接至並終結數個堆疊之條(例如1431-1437)之一堆疊之連結元件之一樓梯式構造中的每個層上。半導體材料之複數個堆疊之條具有一在記憶體區域與源極焊墊區域之間的接地選擇區域(例如1440)。供著陸區(例如1451-1458)用之開口部，係顯示在關於連接至並終結源極焊墊區域中之數個堆疊之條(例如1431-1437)之一堆疊之連結元件之一樓梯式構造中的每個層上。

【0073】

一摻雜絕緣材料(例如1490)係沈積於在第一接觸著陸區區域(例如1410)與記憶體區域(例如1430)之間，以及在記憶體區域(例如1430)與源極焊墊區域(例如1450)之間的條之部分上面，沈積於包括一堆疊之連結元件(例如1411-1418)之第一接觸著陸區區域(例如1410)上面，以及沈積於源極焊墊區域1450上面。摻雜絕緣材料(例如1490)可以是用於形成n+接面之磷矽玻璃薄膜(PSG)或砷矽酸鹽玻璃薄膜(ASG)，或用於形成p+接面之矽硼玻璃薄膜(BSG)。來自摻雜絕緣材料之摻質可被擴散進入此些條之部分、第一接觸著陸區區域以及源極焊墊區域。

【0074】

一記憶體層(例如1470)係於在複數個堆疊中之條的表面與記憶體區域1430中之字元線(WL)之間的交點，而形成於介面區域中，如第14B圖中之細節所示。複數個記憶胞閘極(WL)係形成在此些條之記憶體區域1430上面。記憶胞閘極阻擋摻質從摻雜絕緣材料擴散進入此些條之記憶體區域之部分。SSL開關閘極(例如1421-1428)係形成在此些條之開關區域1420上面。

【0075】

摻雜絕緣材料(例如1490)係沈積於在第一接觸著陸區區域(例如1410)與開關區域1420之間，在開關區域(例如1420)與記憶體區域(例如1430)之間，以及在記憶體區域(例如1430)與源極焊墊區域(例如1450)之間的條之部分上面。摻雜絕緣材料(例如1490)亦可沈積於在字元線(WL)之間以及在接地選擇線(GSL)及一字元線之間的條之部分上面。摻雜絕緣材料在來自摻雜絕緣之摻質被擴散進入此些條之部分中之後維持在此結構中，並不需要被移除，這是因為摻雜絕緣材料可作為在此些條(例如411-413、421-424)之間的隔離。

【0076】

在第一接觸著陸區區域與開關區域(例如1427a)之間，以及在開關區域與記憶體區域(例如1437a)之間的條之部分，係可包括從摻雜絕緣材料(例如1490)擴散的摻質。在記憶體區域與源極焊墊區域(例如1437b)之間的條之部分，亦可包括從摻雜絕緣材料擴散的摻質。

【0077】

摻雜絕緣材料1490可被沈積於此些條之第一接觸著陸區區域(例如1410)上面，且第一接觸著陸區區域可包括從摻雜絕緣材料擴散的摻質，俾能如果摻雜絕緣材料包括PSG或ASG，則使第一接觸著陸區區域可包括重度n+摻雜多晶矽。或者，如果摻雜絕緣材料包括BSG，則第一接觸著陸區區域可包括重度p+摻雜多晶矽。

【0078】

第14C圖顯示沿著第14A圖之源極焊墊區域(例如1450)中的K-K'之結構之剖面圖。關於第8B圖所顯示之結構之說明通常適用於第14C圖中之結構。

【0079】

第15至19圖顯示藉由使用一摻雜絕緣材料作為摻雜源，用於製造一種像第14A/B圖之記憶體裝置之一基本製程流程中之階段。第15圖顯示在記憶體層(例如1470)形成於具有在此些堆疊(例如1533-1537)之間的溝槽之記憶體區域(例如1430)之複數個堆疊(例如1433-1436)中的條之表面上之後，於一基本製程流程中之階段之第14A圖中之區域1460。此記憶體層亦可形成於SSL開孔(例如1523-1527)之表面上，且被使用作為串列選擇線(SSL)開關中之閘極介電層。第15圖所顯示之階段係類似於關於第一提及3D結構之第5A/5B/5C圖所顯示之階段。

【0080】

一導電材料層接著被沈積於記憶體區域1430上面，包括在此些堆疊(例如1533-1537)之間的溝槽中。此導電材料層具有一個與複數個堆疊之條上之記憶體層1470共形之表面。此導電材料層可包括具有N型或P型摻雜之多晶矽。沈積在堆疊之間的導電材料可被蝕刻，以形成例如字元線之傳導線(例如125-1 WL至125-N WL，第1圖)及接地選擇線(例如126 GSL、127 GSL，第1圖)。此導電材料層亦可沈積在複數個SSL開孔(例如1523-1527)中，用於形成開關區域1420中之SSL開關閘極。

【0081】

第16圖顯示一光阻硬性遮罩係在此導電材料層被沈積之後，被形成在第15圖所顯示之結構上面。硬性遮罩係被圖案化以定義遮罩區域(例如1610)及間隔開的打開蝕刻區域(例如1623-1627、1633-1637及1643-1647)。遮罩區域對應至第一接觸著陸區區域(例如1410)、開關區域(例如1420)、記憶體區域1430中之字元線(WL)及接地選擇線(GSL)、源極焊墊區域(例如1450)，以及複數個堆疊之導電條(例如1433-1436)。隔開的打開蝕刻區域(例如1623-1627、1633-1637以及1643-1647)並未受到遮罩區域保護，且將被移除。

【0082】

例如，隔開的打開蝕刻區域1623-1627係在第一接觸著陸區區域1410與開關區域1420之間，而隔開的打開蝕刻區域1633-1637係在開關區域1420與記憶體區域1430之間。隔開的打開蝕刻區域1643-1647係由字元線(WL)以及記憶體區域中之數個條所包圍。

【0083】

第17圖顯示譬如藉由使用第16圖所顯示之硬性遮罩及反應性離子蝕刻(RIE)，且在移除硬性遮罩及此導電材料層中之多餘的導電材料之後，蝕刻第15圖所顯示之結構之結果。半導體材料之複數個堆疊之條(例如1433-1436)係垂直於記憶體區域(例如1430)中之字元線(WL)被配置。一開關區域(例如1420)係被配置在記憶體區域1430與第一接觸著陸區區域(例如1410)之間。SSL開關閘極(例如1423-1427)係形成在開關區域1420上面。

【0084】

記憶體層(例如1470)係於在複數個堆疊(例如1433-1436)中之條之表面與記憶體區域1430中之字元線(例如1731、1732)之間的交點而形成於介面區域中。數個堆疊之連結元件(例如對應於第14A圖中之開口部1411-1418之堆疊的連結元件)，係可在一摻雜絕緣材料沈積於如結合第18圖所說明的結構上面之前或之後，被更進一步形成於第一接觸著陸區區域(例如1410)中。

【0085】

第18圖顯示使一摻雜絕緣材料沈積在第一接觸著陸區區域與記憶體區域之間的條之部分上面，以及沈積在第一接觸著陸區區域中之堆疊之連結元件上面之結果。摻雜絕緣材料(例如1490)可以是供n+接面用之磷矽玻璃薄膜(PSG)或砷矽酸鹽玻璃薄膜(ASG)或供p+接面用之BSG (矽硼玻璃薄膜)。為清楚起見，在連結元件(例如1412-1416)、條(例如1433-1436)、SSL開關閘極(例如1423-1427)以及字元線(例如1731、1732)上面，並沒有顯示摻雜絕緣材料。一摻雜絕緣材料可藉由使用原子層沈積(ALD)工具而被沈積，其係能夠使摻雜絕緣材料沈積在一具有一高深寬比輪廓之3D NAND結構中之小間隙中，例如在第一接觸著陸區區域與開關區域(例如1723-1727，第17圖)之間。

【0086】

在摻雜絕緣材料被沈積之後，一驅入製程可被執行以導致摻質從摻雜絕緣材料擴散進入此些堆疊之半導體材料條中的條之部分，如結合第19圖所更進一步說明的。

【0087】

第19圖顯示在來自摻雜絕緣之摻質被擴散進入此些條之部分中之後的此結構之俯視圖。

【0088】

摻雜絕緣材料(例如990)係沈積於在第一接觸著陸區區域(例如1410)與記憶體區域(例如1430)之間的此些條之部分上面。摻雜絕緣材料在來自摻雜絕緣之摻質被擴散進入此些條之部分中之後維持在此結構中，並不需要被移除，這是因為摻雜絕緣材料可作為在此些條(例如1433-1436)之間的隔離。

【0089】

在第一接觸著陸區區域與開關區域(例如1423a-1426a)之間，以及在開關區域與記憶體區域(例如1433a-1436a)之間的條之部分，係包括從摻雜絕緣材料擴散之摻質。在源極焊墊區域(例如1450，第14A圖)與記憶體區域(例如1437b，第14A圖)之間的條之部分，亦可包括從摻雜絕緣材料擴散的摻質。

【0090】

摻雜絕緣材料1490可被沈積於第一接觸著陸區區域(例如1410)上面，且第一接觸著陸區區域可包括從摻雜絕緣材料擴散的摻質，俾能如果摻雜絕緣材料包括PSG或ASG，則使第一接觸著陸區區域可包括重度n+摻雜多晶矽。或者，如果摻雜絕緣材料包括BSG，則第一接觸著陸區區域可包括重度p+摻雜多晶矽。摻雜絕緣材料1490可被沈積於源極焊墊區域(例如1450，第14圖)上面，而源極焊墊區域可包括從摻雜絕緣材料擴散的摻質。

【0091】

在記憶體區域(例如1430)中，記憶體層(例如1470)可停止摻質從摻雜絕緣材料(例如1490)擴散進入記憶體區域中的條(例如1436)之部分。在一在開關區域(1420)與記憶體區域(例如1430)之間的區域(例如1925)中，記憶體層(例如1470)並未被沈積在此區域中之條(例如1933a、1933b)的表面上。在來自摻雜絕緣材料(例如1490)之摻質被擴散進入此區域中之條(例如1433a-1436a)的部分之後，如果摻雜絕緣材料包括PSG或ASG，則這個不具有記憶體層之區域可形成一N+區域。或者，如果摻雜絕緣材料包括BSG，則不具有記憶體層之區域可形成一P+區域。

【0092】

第20圖係為依據一實施例之一積體電路記憶體裝置之簡化方塊圖。積體電路200包括一個3D記憶體陣列2060，位在一積體電路基板上。記憶體陣列2060包括摻雜絕緣材料與裝置接面，裝置接面包括從摻雜絕緣材料擴散之摻質。

【0093】

記憶體陣列2060包括半導體材料之複數個堆疊之條，半導體材料之複數個堆疊之條具有一記憶體區域、一第一接觸著陸區區域以及一在記憶體區域與第一接觸著陸區區域之間的開關區域。記憶體陣列2060亦可包括一第二接觸著陸區區域，以及一個在記憶體區域與第二接觸著陸區區域之間的第二開關區域。

【0094】

一摻雜絕緣材料(例如PSG、ASG或BSG)係沈積於在第一接觸著陸區區域與記憶體區域之間的條之部分上面。在第一接觸著陸區區域與開關區域之間，以及在開關區域與記憶體區域之間的條之部分，係包括從摻雜絕緣材料擴散之摻質。在第二接觸著陸區區域與第二開關區域之間，以及在第二開關區域與記憶體區域之間的條之部分，亦可包括從摻雜絕緣材料擴散的摻質。

【0095】

記憶體陣列2060可包括：數個源極接觸導體，與位於第一接觸著陸區區域對面之條之末端的條接觸；以及數個末端區域，位在源極接觸導體與此些條之記憶體區域之間。末端區域可包括從摻雜絕緣材料擴散的摻質。記憶體陣列2060可包括：數個源極接觸導體，與位於第二接觸著陸區區域對面之條之末端的條接觸；以及數個末端區域，位在源極接觸導體與此些條之記憶體區域之間。末端區域可包括從摻雜絕緣材料擴散的摻質。

【0096】

摻雜絕緣材料可被沈積於此條之第一接觸著陸區區域上面，而觸著陸區區域可包括從摻雜絕緣材料擴散的摻質。摻雜絕緣材料可被沈積於此些條之第二接觸著陸區區域上面，而第二接觸著陸區區域可包括從摻雜絕緣材料擴散的摻質。

【0097】

一列解碼器2040係耦接至沿著記憶體陣列2060中之列被配置之複數條字元線2045。一行解碼器2070係耦接至沿著記憶體陣列2060中之行被配置之複數條位元線2065，用於讀取並編程來自記憶體陣列2060中之記憶胞之資料。一儲存體解碼器2050係耦接至匯流排2055上之記憶體陣列2060中之複數個儲存體。位址係在匯流排2030上被供應至行解碼器2070、列解碼器2040以及儲存體解碼器2050。區塊2080中之感測放大器及資料輸入結構，於此例子中係經由資料匯流排2075耦接至行解碼器2070。來自感測放大器之感測資料，係經由輸出資料線2085被供應至輸出電路2090。輸出電路2090驅動感測的資料至積體電路2000外部之目標。輸入資料係經由資料輸入線2005，而從積體電路2000上之輸入/輸出埠，或從積體電路2000內部或外部之其他資料源(例如一通用處理器或特殊用途應用電路)，或提供被3D記憶體陣列2060所支援之系統單晶片功能之一組合的模組，而被供應至區塊2080中之資料輸入結構。

【0098】

在第20圖所顯示之例子中，使用一偏壓配置狀態機之一控制器2010，來控制透過區塊2020中之單一或多重電壓源(例如讀取及編程電壓)所產生或提供之偏壓配置電源電壓之施加。控制器2010可包括供多階儲存單元(Multi-Level Cell, MLC)編程及讀取用之操作的模式。控制器2010可藉由使用如本領域已知的特殊用途邏輯電路系統而被實施。在替代實施例中，控制器包括一通用處理器，通用處理器可在相同的積體電路上被實施，此積體電路執行一電腦程式以控制此裝置之操作。在又其他實施例中，特殊用途邏輯電路系統及一通用處理器之一組合可被利用於控制器之實行。

【0099】

雖然本技術係參考上面詳述之較佳實施例及例子而揭露，但吾人應理解到這些例子係意圖呈現一種說明而非限制的意義。吾人考慮到熟習本項技藝者將輕易想到修改及組合，這些修改及組合將落在本技術之精神及以下申請專利範圍之範疇之內。

1310至1360：流程步驟

Claims

【第1項】

一種記憶體裝置的製造方法，包括：
形成一個半導體材料條，該半導體材料條具有一記憶體區域、一第一接觸著陸區區域以及一在該記憶體區域與該第一接觸著陸區區域之間的開關區域；
形成一記憶體層在該記憶體區域中之該半導體材料條的表面上；
形成複數個記憶胞閘極在該半導體材料條之該記憶體區域上面；
形成一開關閘極在該半導體材料條之該開關區域上面；
沈積一摻雜絕緣材料於該第一接觸著陸區區域與該記憶體區域之間的該半導體材料條之一部分上；以及
從該摻雜絕緣材料擴散摻質進入該該半導體材料條之該部分。
【第2項】

如申請專利範圍第1項所述之方法，包括：一導體及一末端區域，該導體接觸位於在該第一接觸著陸區區域對面之該半導體材料條的一末端，該末端區域位在該導體與該半導體材料條之該記憶體區域之間，且該方法包括沈積該摻雜絕緣材料於該末端區域上。
【第3項】

如申請專利範圍第1項所述之方法，包括一第二接觸著陸區區域及一末端區域，該第二接觸著陸區區域位於在該上述之第一接觸著陸區區域對面之該半導體材料條的一末端，該末端區域位在該第二接觸著陸區區域與該半導體材料條之該記憶體區域之間，且該方法包括沈積該摻雜絕緣材料於該末端區域上。
【第4項】

如申請專利範圍第1項所述之方法，包括沈積該摻雜絕緣材料於該半導體材料條之該第一接觸著陸區區域上，使該摻質從該摻雜絕緣材料擴散進入該第一接觸著陸區區域，其中該記憶胞閘極阻擋該摻質從該摻雜絕緣材料擴散進入該半導體材料條之該記憶體區域的數個部分。
【第5項】

如申請專利範圍第1項所述之方法，包括一第二接觸著陸區區域，位於在該第一接觸著陸區區域對面之該半導體材料條的一末端，該方法包括沈積該摻雜絕緣材料於該半導體材料條之該第二接觸著陸區區域上，使該摻質從該摻雜絕緣材料擴散進入該第二接觸著陸區區域。
【第6項】

如申請專利範圍第1項所述之方法，包括一第二接觸著陸區區域、一第二開關區域、一接地選擇區域及一第二接地選擇區域，該第二接觸著陸區區域位於在該第一接觸著陸區區域對面之該半導體材料條的一末端，該第二開關區域位在該記憶體區域與該第二接觸著陸區區域之間，該接地選擇區域位在該開關區域與該記憶體區域之間，該第二接地選擇區域位在該第二開關區域與該記憶體區域之間。
【第7項】

一種記憶體裝置的製造方法，包括：
形成複數個半導體材料條之堆疊，該半導體材料條之堆疊具有一記憶體區域、一第一接觸著陸區區域以及一在該記憶體區域與該接觸著陸區區域之間的開關區域；
形成一記憶體層在該記憶體區域之堆疊中之半導體材料條的表面；
形成複數個記憶胞閘極在該些半導體材料條之該記憶體區域上面；
形成數個開關閘極在該些半導體材料條之該開關區域上面；
沈積一摻雜絕緣材料於該第一接觸著陸區區域與該記憶體區域之間的該些半導體材料條的數個部分上；以及
從該摻雜絕緣材料擴散摻質進入該些半導體材料條之該些部分中。
【第8項】

如申請專利範圍第7項所述之方法，包括：數個導體及數個末端區域，該些導體接觸位於在該第一接觸著陸區區域對面之該些半導體材料條的末端，該些末端區域位在該些導體與該些半導體材料條之該記憶體區域之間，該方法並包括沈積該摻雜絕緣材料於該些末端區域上。
【第9項】

如申請專利範圍第7項所述之方法，包括一第二接觸著陸區區域及數個末端區域，該第二接觸著陸區區域位於在該第一接觸著陸區區域對面之該些半導體材料條的數個末端中，該些末端區域位在該第二接觸著陸區區域與該些半導體材料條之該記憶體區域之間，該方法包括沈積該摻雜絕緣材料於該些末端區域上。
【第10項】

如申請專利範圍第7項所述之方法，包括沈積該摻雜絕緣材料於該些條之該第一接觸著陸區區域上，使該摻質從該摻雜絕緣材料擴散進入該第一接觸著陸區區域中，其中該記憶胞閘極阻擋該摻質從該摻雜絕緣材料擴散進入該些半導體材料條之該記憶體區域之數個部分。
【第11項】

如申請專利範圍第7項所述之方法，包括一第二接觸著陸區區域，位於在該第一接觸著陸區區域對面之該些半導體材料條的數個末端，該方法包括沈積該摻雜絕緣材料於該些半導體材料條之該第二接觸著陸區區域上，使該摻質從該摻雜絕緣材料擴散進入該第二接觸著陸區區域。
【第12項】

如申請專利範圍第7項所述之方法，包括：一第二接觸著陸區區域、一第二開關區域、一接地選擇區域及一第二接地選擇區域，該第二接觸著陸區區域位於在該第一接觸著陸區區域對面之半導體材料條的數個末端，該第二開關區域位在該記憶體區域與該第二接觸著陸區區域之間，該接地選擇區域位在該開關區域與該記憶體區域之間，該第二接地選擇區域位在該第二開關區域與該記憶體區域之間。
【第13項】

如申請專利範圍第7項所述之方法，其中該記憶體裝置包括一源極焊墊區域，該源極焊墊區域終結在該第一接觸著陸區區域對面之半導體材料條的末端，該方法包括沈積該摻雜絕緣材料在該源極焊墊區域上，使該摻質從該摻雜絕緣材料擴散進入該源極焊墊區域中。
【第14項】

一種記憶體裝置，包括：
半導體材料條之複數個堆疊，具有一記憶體區域、一第一接觸著陸區區域以及一開關區域，該開關區域位於該記憶體區域與該第一接觸著陸區區域之間；
一記憶體層，位在該記憶體區域之該複數個堆疊中之半導體材料條的表面；
複數個記憶胞閘極，位在該些半導體材料條之該記憶體區域上；
數個開關閘極，位在該些半導體材料條之該開關區域上面；及
一摻雜絕緣材料，位在該第一接觸著陸區區域與該記憶體區域之間的該些半導體材料條的數個部分上，
其中該些半導體材料條之該些部分包括從該摻雜絕緣材料擴散之摻質。
【第15項】

如申請專利範圍第14項所述之記憶體裝置，
數個導體及數個末端區域，該些導體接觸與位於在該第一接觸著陸區區域對面之該些半導體材料條的末端，該些末端區域位在該些導體與該些半導體材料條之該記憶體區域之間，其中該些末端區域包括從該摻雜絕緣材料擴散之摻質。
【第16項】

如申請專利範圍第14項所述之記憶體裝置，包括一第二接觸著陸區區域及數個末端區域，該第二接觸著陸區區域位於在該第一接觸著陸區區域對面之該些半導體材料條的數個末端，該些末端區域位在該第二接觸著陸區區域與該些半導體材料條之該記憶體區域之間，其中該些末端區域包括從該摻雜絕緣材料擴散之摻質。
【第17項】

如申請專利範圍第14項所述之記憶體裝置，其中該摻雜絕緣材料係沈積於該些半導體材料條之該第一接觸著陸區區域上，而該第一接觸著陸區區域包括從該摻雜絕緣材料擴散之摻質，其中該記憶胞閘極阻擋該摻質從該摻雜絕緣材料擴散進入該些半導體材料條之該記憶體區域的數個部分。
【第18項】

如申請專利範圍第14項所述之記憶體裝置，包括一第二接觸著陸區區域，位於在該第一接觸著陸區區域對面之半導體材料條的數個末端中，其中該摻雜絕緣材料係沈積於該些半導體材料條之該第二接觸著陸區區域上，而該第二接觸著陸區區域包括從該摻雜絕緣材料擴散之摻質。
【第19項】

如申請專利範圍第14項所述之記憶體裝置，包括一第二接觸著陸區區域、一第二開關區域、一接地選擇區域及一第二接地選擇區域，該第二接觸著陸區區域位於在該第一接觸著陸區區域對面之半導體材料條的數個末端中該第二開關區域位在該記憶體區域與該第二接觸著陸區區域之間，該接地選擇區域位在該開關區域與該記憶體區域之間，該第二接地選擇區域位在該第二開關區域與該記憶體區域之間。
【第20項】

如申請專利範圍第14項所述之記憶體裝置，包括一源極焊墊區域，該一源極焊墊區域終結在該第一接觸著陸區區域對面之半導體材料條的末端，其中該摻雜絕緣材料係沈積於該源極焊墊區域上面，而該源極焊墊區域包括從該摻雜絕緣材料擴散之摻質。