TWI490515B - 自動測試設備以及時脈同步方法 - Google Patents
自動測試設備以及時脈同步方法 Download PDFInfo
- Publication number
- TWI490515B TWI490515B TW102147460A TW102147460A TWI490515B TW I490515 B TWI490515 B TW I490515B TW 102147460 A TW102147460 A TW 102147460A TW 102147460 A TW102147460 A TW 102147460A TW I490515 B TWI490515 B TW I490515B
- Authority
- TW
- Taiwan
- Prior art keywords
- clock
- time interval
- module
- detecting module
- synchronization
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims description 50
- 238000000034 method Methods 0.000 title claims description 47
- 238000001514 detection method Methods 0.000 claims description 94
- 230000001360 synchronised effect Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
本發明有關於一種自動測試設備以及時脈同步方法，且特別是有關於一種可快速同步不同檢測模組之時脈的自動測試設備以及時脈同步方法。
自動測試設備(automatic test equipment，ATE)，例如半導體積體電路(integrated circuit，IC)測試機台，常會遇到在同一顆積體電路下有不同測試速度要求，造成自動測試設備中的各個檢測模組的訊號產生頻率偏移或相位偏移，使得各個檢測模組的時脈(clock rate，亦稱時脈速度)產生不同步的現象。
當自動測試設備對上述之積體電路檢測完畢後，需要將自動測試設備中的各個檢測模組的時脈進行同步，否則無下進行下一階段的檢測程序。
然而，習知的自動測試設備的同步架構大多是以延緩或加快各個檢測模組的時脈來進行同步，除了控制複雜且繁複而需花費較多時間來進行同步之外，各個檢測模組的時脈對應於時間軸上時也無法很精確的對準同步，造成後續
的檢測程序可能會因此而失準。
有鑒於以上的問題，本揭露提出一種自動測試設備以及時脈同步方法，其透過對自動測試設備中的多個檢測模組執行同步程序，使得執行完同步程序的所述多個檢測模組的時脈可以同步於預設時脈。
根據本揭露一實施例中的一種自動測試設備，此自動測試設備包括第一檢測模組、第二檢測模組、時脈產生模組以及處理模組。其中，處理模組電性連接第一檢測模組、第二檢測模組與時脈產生模組。第一檢測模組操作於第一初始時脈。第二檢測模組操作於第二初始時脈。時脈產生模組用以產生預設時脈。處理模組用以對第一檢測模組與第二檢測模組提供觸發訊號，此觸發訊號用以指示第一檢測模組與第二檢測模組執行同步程序。其中，於同步程序中，第一檢測模組在第一時間間隔內重設第一檢測模組的時脈，並在第一時間間隔結束後參考預設時脈設定第一檢測模組的時脈為第一時脈；第二檢測模組在第二時間間隔內重設第二檢測模組的時脈，並在第二時間間隔結束後參考預設時脈設定第二檢測模組的時脈為第二時脈。
根據本揭露一實施例中的一種時脈同步方法，此時脈同步方法適用於自動測試設備，且此自動測試設備至少包括第一檢測模組與第二檢測模組。其中，第一檢測模組與
第二檢測模組分別操作於第一初始時脈與第二初始時脈。時脈同步方法的步驟流程依序如下所述。首先，提供預設時脈。接著，產生觸發訊號，此觸發訊號用以指示第一檢測模組與第二檢測模組執行同步程序。最後，於同步程序中，第一檢測模組在第一時間間隔內重設第一檢測模組的時脈，並在第一時間間隔結束後參考預設時脈設定第一檢測模組的時脈為第一時脈。同一時間，於同步程序中，第二檢測模組在第二時間間隔內重設第二檢測模組的時脈，並在第二時間間隔結束後參考預設時脈設定第二檢測模組的時脈為第二時脈。
綜合以上所述，本揭露提供一種自動測試設備以及時脈同步方法，其透過提供一個穩定的預設時脈，並且在自動測試設備中的多個檢測模組於執行同步程序時，這些檢測模組會在各自的時間間隔內重設各自的時脈，並且在各自的時間間隔結束之後將各自的初始時脈設定為預設時脈，據以使得執行完同步程序後的所述多個檢測模組的時脈皆會同步於預設時脈。
以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。
1‧‧‧自動測試設備
10‧‧‧第一檢測模組
12‧‧‧第二檢測模組
14‧‧‧時脈產生模組
16‧‧‧處理模組
T1‧‧‧第一時間間隔
T2‧‧‧第二時間間隔
t1~t5‧‧‧時間點
S300~S304‧‧‧步驟流程
第1圖係為根據本揭露一實施例之自動測試設備的功
能方塊圖。
第2圖係為根據第1圖之自動測試設備於執行同步程序時的波形示意圖。
第3圖係為根據本揭露一實施例之時脈同步方法的步驟流程圖。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。
請一併參照第1圖與第2圖，第1圖係為根據本揭露一實施例之自動測試設備的功能方塊圖；第2圖係為根據第1圖之自動測試設備於執行同步程序時的波形示意圖。如第1圖所示，自動測試設備1主要包括第一檢測模組10、第二檢測模組12、時脈產生模組14以及處理模組16。其中，處理模組16電性連接第一檢測模組10、第二檢測模組12與時脈產生模組14。以下將分別就自動測試設備1中的各部功能模組作詳細的說明。
第一檢測模組10用以檢測一個第一待測裝置
(device under test，DUT)，並且是在操作於第一初始時脈(例如第2圖中的第一檢測模組10在時間點t1之前的時脈)時對第一待測裝置進行檢測。第二檢測模組12用以檢測一個第二待測裝置，並且是在操作於第二初始時脈(例如第2圖中的第一檢測模組10在時間點t1之前的時脈)時對第二待測裝置進行檢測。於實務上，上述的待測裝置可以為一種顯示卡或網路卡(network card，亦稱網路介面卡)等介面卡(interface card)中的晶片，但不以此為限。
此外，本發明在此不加以限制檢測模組的數量以及檢測模組所能檢測的待測裝置之類型，換句話說，第一檢測模組10與第二檢測模組12可同時檢測相同類型的待測裝置。於本發明實施例中，由於第一檢測模組10於檢測第一待測裝置時的第一初始時脈的頻率小於第二檢測模組12於檢測第二待測裝置時的第二初始時脈的頻率，使得第一檢測模組10的第一初始時脈不同步於第二檢測模組12的第二初始時脈。
時脈產生模組14用以產生預設時脈。於實務上，時脈產生模組14為一種振盪器(oscillator)，且此振盪器可以依據自動測試設備1的實際需求而逕行調整所輸出時脈的週期，換句話說，預設時脈的週期為一種可變週期。
處理模組16用以對第一檢測模組10與第二檢測模組12提供一個觸發訊號(如第2圖中的時間點t1~時間點t2
之方波)，此觸發訊號用以指示第一檢測模組10與第二檢測模組12執行同步程序(sync procedure)。於實務上，處理模組16可以為一種中央處理器(central processing unit，CPU)或是微控制器(micro control unit，MCU)，但不以此為限。值得注意的是，觸發訊號的波形可以為任意波形，且觸發訊號的脈寬係為預設時脈的週期的整數倍。於本發明實施例中，觸發訊號的波形係為一種方波，且觸發訊號的脈寬係為一個週期的預設時脈。此外，觸發訊號可以係由檢測人員觸發自動測試設備1的輸入模組(例如旋鈕、按鈕或觸控面板)所產生，或者係由自動測試設備1中的作業系統依據設定所產生，本發明在此不加以限制。
在實際的操作中，當第一檢測模組10與第二檢測模組12接收到由處理模組16所提供的觸發訊號後，第一檢測模組10與第二檢測模組12會開始執行同步程序。於此同步程序中第一檢測模組10會在第一時間間隔T1(即第2圖中的時間點t2~時間點t5之時間區間)內重設第一檢測模組10的時脈，並在第一時間間隔T1結束後參考預設時脈設定第一檢測模組10的時脈為第一時脈(即第2圖中的第一檢測模組10在時間點t5之後的時脈)，使得第一檢測模組10在時間點t5之後的第一時脈可以同步於預設時脈。
另一方面，於此同步程序中，第二檢測模組12在第二時間間隔T2(即第2圖中的時間點t3~時間點t4之時間
區間)內會重設第二檢測模組12的時脈，並在第二時間間隔T2結束後參考預設時脈設定第二檢測模組12的時脈為第二時脈(即第2圖中的第二檢測模組12在時間點t4之後的時脈)，使得第二檢測模組12在時間點t4之後的第二時脈可以同步於預設時脈。藉此，第一檢測模組10在時間點t5之後的第一時脈與第二檢測模組12在時間點t5之後的第二時脈皆會同步於預設時脈，據以使得自動測試設備1中第一檢測模組10與第二檢測模組12得以進行下一階段的檢測程序。
需一提的是，於本發明實施例中，在第一檢測模組10與第二檢測模組12接收到觸發訊號而開始執行同步程序的時間區間係定義為同步時間間隔(即第2圖中的時間點t2~時間點t5的時間區間)，此同步時間間隔係接續在觸發訊號結束之後，且此同步時間間隔的長度大於等於初始時脈較慢的時間間隔，於本實施例中初始時脈較慢的時間間隔係為第一時間間隔T1。此外，此同步時間間隔會大於等於觸發訊號的脈寬，且此同步時間間隔可以依據自動測試設備1於檢測待測裝置時的實際需求與複雜度而任意地增加或減少。
值得注意的是，第一時間間隔T1內具有至少二個週期的第一初始時脈，第二時間間隔T2內具有至少二個週期的第二初始時脈。其中，第一檢測模組10於第一時間間隔T1內的第一個週期的時脈(即於第一時間間隔T1內中第一個出現的第一初始時脈)與第二檢測模組12於第二時間間隔T2
內的第一個週期的時脈(即於第二時間間隔T2內中第一個出現的第二初始時脈)係分別用以指示第一檢測模組10與第二檢測模組12進行重置(reset)。第一檢測模組10於第一時間間隔T1內的第二個週期的時脈(即於第一時間間隔T1內中第二個出現的第一初始時脈)與第二檢測模組12於第二時間間隔T2內的第二個週期的時脈(即於第二時間間隔T2內中第二個出現的第二初始時脈)係分別用以指示第一檢測模組10與第二檢測模組12進行設定(set)。
更詳細來說，於第一檢測模組10與第二檢測模組12進行重置時，會分別清除第一檢測模組10中的暫存器的資料與第二檢測模組12中的暫存器的資料；於第一檢測模組10與第二檢測模組12進行設定時，會將第一檢測模組10中的暫存器的資料與第二檢測模組12中的暫存器的資料設定為原先的初始值。藉此，於同步時間間隔內，第一檢測模組10與第二檢測模組12會分別以第一初始時脈與第二初始時脈操作至少二個週期，並於操作結束後將第一初始時脈與第二初始時脈設定為預設時脈進行操作，據以使得第一檢測模組10的時脈與第二檢測模組12的時脈於同步時間間隔之後會彼此同步。
於本發明實施例中，第一時間間隔T1內具有二個週期的第一初始時脈，第二時間間隔T2內具有二個週期的第二初始時脈，且由於第一檢測模組10的第一初始時脈小於
第二檢測模組12的第二初始時脈，故第一時間間隔T1會大於第二時間間隔T2。
請一併參照第1圖、第2圖與第3圖，第3圖係為根據本揭露一實施例之時脈同步方法的步驟流程圖。如第3圖所示，此時脈同步方法適用於第1圖之自動測試設備1，且此自動測試設備1至少包括第一檢測模組10與第二檢測模組12，且第一檢測模組10與第二檢測模組12於執行時脈同步方法之前係分別操作於第一初始時脈與第二初始時脈。以下將分別就時脈同步方法中的各步驟流程作詳細的說明。
在步驟S300中，自動測試設備1會提供預設時脈。在步驟S302中，自動測試設備1會產生觸發訊號，其中此觸發訊號用以指示第一檢測模組10與第二檢測模組12執行同步程序。在步驟S304中，第一檢測模組10會開始執行同步程序，此時第一檢測模組10會在第一時間間隔T1內重設第一檢測模組10的時脈，並在第一時間間隔T1結束後參考上述的預設時脈設定第一檢測模組10的時脈為第一時脈。另一方面，在步驟S306中，第二檢測模組12亦會開始執行同步程序，此時第二檢測模組12會在第二時間間隔T2內重設第二檢測模組12的時脈，並在第二時間間隔T2結束後參考上述的預設時脈設定第二檢測模組12的時脈為第二時脈。藉此，第一檢測模組10於執行完同步程序後的第一時脈與第
二檢測模組12於執行完同步程序後的第二時脈皆會同步於預設時脈。
值得注意的是，第一時間間隔T1內具有至少二個週期的第一初始時脈，第二時間間隔T2內具有至少二個週期的第二初始時脈。此外，第一檢測模組10於第一時間間隔T1內的第一個週期的時脈與第二檢測模組12於第二時間間隔T2內的第一個週期的時脈係分別用以指示第一檢測模組10與第二檢測模組12進行重置；第一檢測模組10於第一時間間隔T1內的第二個週期的時脈與第二檢測模組12於第二時間間隔T2內的第二個週期的時脈係分別用以指示第一檢測模組10與第二檢測模組12進行設定。
此外，觸發訊號的波形係為任意波形，且觸發訊號的脈寬係為預設時脈的週期的整數倍。另外，當第一檢測模組10的第一初始時脈之頻率小於第二檢測模組12的第二初始時脈之頻率時，第一時間間隔T1會大於第二時間間隔T2。
於本發明實施例中，第一檢測模組10與第二檢測模組12於執行同步程序時的時間區間係定義為同步時間間隔，此同步時間間隔係接續在觸發訊號結束之後，且此同步時間間隔的長度大於等於初始時脈較慢的時間間隔。此外，同步時間間隔大於等於觸發訊號的脈寬。
綜合以上所述，本發明實施例提供一種自動測試設備以及時脈同步方法，其透過提供一個穩定的預設時脈，並且在自動測試設備中的多個檢測模組於執行同步程序時，這些檢測模組會在各自的時間間隔內重設各自的時脈，並且在各自的時間間隔結束之後將各自的初始時脈設定為預設時脈，據以使得執行完同步程序後的所述多個檢測模組的時脈皆會同步於預設時脈。藉此，本發明實施例之自動測試設備以及時脈同步方法在要執行下一階段的檢測程序時，可以不需要重新啟動自動測試設備，即可在極短的時間內對自動測試設備中的所述多個檢測模組的時脈進行同步，以方便檢測人員可持續地進行下一階段的檢測程序，十分具有實用性。
雖然本發明以上述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。
T1‧‧‧第一時間間隔
T2‧‧‧第二時間間隔
t1~t5‧‧‧時間點
Claims (8)
- 一種時脈同步方法，適用於一自動測試設備，該自動測試設備至少包括一第一檢測模組與一第二檢測模組，該第一檢測模組與該第二檢測模組分別操作於一第一初始時脈與一第二初始時脈，該同步方法包括：提供一預設時脈；產生一觸發訊號，該觸發訊號用以指示該第一檢測模組與該第二檢測模組執行一同步程序；於該同步程序中，該第一檢測模組在一第一時間間隔內重設該第一檢測模組的時脈，並在該第一時間間隔結束後參考該預設時脈設定該第一檢測模組的時脈為一第一時脈，該第一時脈同步於該預設時脈；以及於該同步程序中，該第二檢測模組在一第二時間間隔內重設該第二檢測模組的時脈，並在該第二時間間隔結束後參考該預設時脈設定該第二檢測模組的時脈為一第二時脈，該第二時脈同步於該預設時脈。
- 如請求項1所述之時脈同步方法，其中該第一時間間隔內具有至少二個週期的該第一初始時脈，該第二時間間隔內具有至少二個週期的該第二初始時脈，且該第一檢測模組於該第一時間間隔內的第一個週期的時脈與該第二檢測模組於該第二時間間隔內的第一個週期的時脈係分別用以指示該第一檢測模組與該第二檢測模組進行重置，該第 一檢測模組於該第一時間間隔內的第二個週期的時脈與該第二檢測模組於該第二時間間隔內的第二個週期的時脈係分別用以指示該第一檢測模組與該第二檢測模組進行設定。
- 如請求項1所述之時脈同步方法，其中當該第一初始時脈的頻率小於該第二初始時脈的頻率時，該第一時間間隔大於該第二時間間隔。
- 如請求項1所述之時脈同步方法，其中該第一檢測模組與該第二檢測模組於執行該同步程序時的時間區間係定義為一同步時間間隔，該同步時間間隔係接續在該觸發訊號結束之後，且該同步時間間隔的長度大於等於初始時脈較慢的時間間隔。
- 一種自動測試設備，包括：一第一檢測模組，操作於一第一初始時脈；一第二檢測模組，操作於一第二初始時脈；一時脈產生模組，用以產生一預設時脈；以及一處理模組，電性連接該第一檢測模組、該第二檢測模組與該時脈產生模組，用以對該第一檢測模組與該第二檢測模組提供一觸發訊號，該觸發訊號用以指示該第一檢測模組與該第二檢測模組執行一同步程序；其中，於該同步程序中，該第一檢測模組在一第一時間間隔內重設該第一檢測模組的時脈，並在該第一時間間 隔結束後參考該預設時脈設定該第一檢測模組的時脈為一第一時脈，該第二檢測模組在一第二時間間隔內重設該第二檢測模組的時脈，並在該第二時間間隔結束後參考該預設時脈設定該第二檢測模組的時脈為一第二時脈，其中該第一時脈與該第二時脈同步於該預設時脈。
- 如請求項6所述之自動測試設備，其中該第一時間間隔內具有至少二個週期的該第一初始時脈，該第二時間間隔內具有至少二個週期的該第二初始時脈，且該第一檢測模組於該第一時間間隔內的第一個週期的時脈與該第二檢測模組於該第二時間間隔內的第一個週期的時脈係分別用以指示該第一檢測模組與該第二檢測模組進行重置，該第一檢測模組於該第一時間間隔內的第二個週期的時脈與該第二檢測模組於該第二時間間隔內的第二個週期的時脈係分別用以指示該第一檢測模組與該第二檢測模組進行設定。
- 如請求項6所述之自動測試設備，其中當該第一初始時脈的頻率小於該第二初始時脈的頻率時，該第一時間間隔大於該第二時間間隔。
- 如請求項6所述之自動測試設備，其中該第一檢測模組與該第二檢測模組於執行該同步程序時的時間區間係定義為一同步時間間隔，該同步時間間隔係接續在該觸發訊號 結束之後，且該同步時間間隔的長度大於等於初始時脈較慢的時間間隔。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW102147460A TWI490515B (zh) | 2013-12-20 | 2013-12-20 | 自動測試設備以及時脈同步方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW102147460A TWI490515B (zh) | 2013-12-20 | 2013-12-20 | 自動測試設備以及時脈同步方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201525496A TW201525496A (zh) | 2015-07-01 |
| TWI490515B true TWI490515B (zh) | 2015-07-01 |
Family
ID=54151529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102147460A TWI490515B (zh) | 2013-12-20 | 2013-12-20 | 自動測試設備以及時脈同步方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI490515B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292016B1 (en) * | 1995-10-16 | 2001-09-18 | Altera Corporation | Programmable logic with on-chip DLL or PLL to distribute clock |
| US20020158677A1 (en) * | 2001-04-27 | 2002-10-31 | Markus Rohleder | Circuit for synchronizing signals during the exchange of information between circuits |
| TWI237750B (en) * | 2003-01-21 | 2005-08-11 | Samsung Electronics Co Ltd | Apparatus to generate a bit clock and a method of generating the bit clock |
| US7253670B2 (en) * | 2004-11-29 | 2007-08-07 | Renesas Technology Corp. | Phase synchronization circuit and semiconductor integrated circuit |
| TWI347506B (en) * | 2007-11-13 | 2011-08-21 | Asustek Comp Inc | Clock synchronization device, clock synchronization method and clock generation device using the same |
-
2013
- 2013-12-20 TW TW102147460A patent/TWI490515B/zh active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292016B1 (en) * | 1995-10-16 | 2001-09-18 | Altera Corporation | Programmable logic with on-chip DLL or PLL to distribute clock |
| US20020158677A1 (en) * | 2001-04-27 | 2002-10-31 | Markus Rohleder | Circuit for synchronizing signals during the exchange of information between circuits |
| TWI237750B (en) * | 2003-01-21 | 2005-08-11 | Samsung Electronics Co Ltd | Apparatus to generate a bit clock and a method of generating the bit clock |
| US7253670B2 (en) * | 2004-11-29 | 2007-08-07 | Renesas Technology Corp. | Phase synchronization circuit and semiconductor integrated circuit |
| TWI347506B (en) * | 2007-11-13 | 2011-08-21 | Asustek Comp Inc | Clock synchronization device, clock synchronization method and clock generation device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201525496A (zh) | 2015-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9264049B2 (en) | Synchronous on-chip clock controllers | |
| US6327684B1 (en) | Method of testing at-speed circuits having asynchronous clocks and controller for use therewith | |
| EP3002593B1 (en) | Multi-scope control and synchronization system | |
| US20220260635A1 (en) | Circuit for transferring data from one clock domain to another | |
| JP3918039B2 (ja) | 遅延故障試験回路及び関連する方法 | |
| CN114024643B (zh) | 一种ate设备中各功能执行时间的精准控制方法及系统 | |
| CN107463759B (zh) | 一种计时器的仿真验证装置及仿真验证方法 | |
| US9267965B2 (en) | Flexible test site synchronization | |
| US7202656B1 (en) | Methods and structure for improved high-speed TDF testing using on-chip PLL | |
| TWI586979B (zh) | 自動測試設備的群組化時間量測模組及其方法 | |
| TWI490515B (zh) | 自動測試設備以及時脈同步方法 | |
| US6715093B1 (en) | Method for triggering an asynchronous event by creating a lowest common denominator clock | |
| CN104076263B (zh) | 半导体自动测试设备的时间量测模块及方法 | |
| CN116303165B (zh) | 多芯片同步系统及方法 | |
| CN115629298A (zh) | 一种ate设备中异常同步触发信号的捕捉方法及其装置 | |
| CN104730362A (zh) | 自动测试设备以及时脉同步方法 | |
| CN114326925A (zh) | 一种信号同步输出方法、装置、设备及介质 | |
| CN118473376A (zh) | 超声波设备及其发射同步方法 | |
| TW201437656A (zh) | 半導體自動測試設備之時間量測模組及方法 | |
| CN107615205A (zh) | 时钟诊断装置及时钟诊断方法 | |
| US5661731A (en) | Method for shrinking a clock cycle when testing high speed microprocessor designs | |
| US6891421B2 (en) | Method and apparatus for on die clock shrink burst mode | |
| CN114326515A (zh) | 基于fpga的同步采集方法、系统、设备及可读存储介质 | |
| CN218825232U (zh) | 一种控制系统 | |
| Singh | Design and Development of a Chrono-Controller Using Synopsys Verdi Tool |