TWI336081B - System and method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates - Google Patents

Description

1336081 九、發明說明： 【發明所屬之技術領域】 ’ 本發明係關於非揮發性記憶體技術。 【先前技術】

半導體記憶體愈來愈普遍地用於各種電子裝置中。舉例 而言，非揮發性半導體記憶體可詩蜂巢式電話、數㈣ 機、個人數位助理、移動計算裝置、非移動計算裝置或其 他裝置中。電可擦可程式化唯讀記憶體（eepr〇m)及快閃 記憶體便是最受歡迎的非揮發性半導體記憶體之一。 EEPROM及快閃記憶體兩者皆使用一浮動間㉟，該浮動 閘極定位於-半導體基板中之溝道區上方並與該溝道區絕 緣。該浮動閘極定位於源極區與汲極區之間。_控制閘極 設置於該浮動閘極上方，並與該浮動閘極絕緣。電晶體之 臨限電壓受浮動閘極上所保持之電荷量控制。亦即，必須 在導通該電晶體以容許其源極與汲極之間導電之前施加至 控制閘極之最小電壓量係由該浮動閘極上之電荷位準控 制。 當程式化一 EEPROM或快閃記憶體裝置（例如一 NAND快 閃記憶體裝置）時，通常對控制閘極施加一程式化電壓且 將位元線接地。來自溝道之電子注入至浮動閘極内。當電 子在浮動閘極中積聚時，浮動閘極變成帶負電荷且儲存元 件之臨限電壓升高，從而使儲存元件處於程式化狀態。更 多關於程式化之資訊可在標稱為"s〇urce side self Boosting Technique for N〇n_v〇Utile Mem〇ry"之美國專利 121185.doc 1336081 M59,397 中及標稱為"Detect Over Programmed Memory"之 美國專利6,917,542中找到，以上兩個專利皆以全文引用的 方式併入本文中。 某些EEPROM及快閃記憶體裝置具有一用於儲存兩個電 荷範圍之浮動閘極，且因此，可在兩種狀態（例如一擦除 狀態與一程式化狀態）之間程式化/擦除儲存元件。此種快 閃記憶體裝置有時稱作二進製快閃記憶體裝置。 多狀態快閃記憶體裝置係藉由識別由各禁止範圍分開之 多個不同之容許/有效程式化臨限電壓範圍所構建。每一 不同之臨限電壓範圍均對應於在該記憶體裝置中所編碼之 資料位元集合之一預定值。 在當前的非揮發性記憶體裝置（例如NAND快閃記憶體裝 置）中’溫度變化會導致各種關於讀取及寫入資料之問 題。記憶體裝置基於其所處環境而經受變化之溫度。舉例 而s ’某些現有s己憶體裝置被認定為應在-40。與+85 0C之 間使用。工業、軍事甚至消費者應用中之裝置可經歷顯著 之溫度變化。溫度影響諸多電晶體參數，其中最主要者為 Ss限電壓。特定而言，溫度變化可導致讀取錯誤並使非揮 發性儲存元件之不同狀態之臨限電壓分佈變寬。當前，藉 由以下方式補该溫度變化.以一計及選擇儲存元件之臨限 電壓之溫度變化之方式’改變施加至選擇字線之讀取/驗 證電壓。此方法至多能解決儲存元件之臨限電壓分佈之平 均偏移問題’為了簡明起見，假定臨限電壓皆處於相同之 資料狀態。然而，需要一種經改良之技術，以便進一步減 (S :) 121185.doc 1J36081 J因咖度變化所致之每一狀態之臨限電壓分佈之擴展。 【發明内容】 本發明藉由提供—種用於操作非揮發性儲存器之系統與 方法來解決上述及其他問題，其中將經溫度補償之電壓施 加至非選擇非揮發性儲存元件及/或選擇閘極。本發明達 成各種益處’包括經改良之讀取及寫入效能。 於實施例中’藉由下述方式來操作非揮發性儲存器：

將第一電壓（例如，一讀取或驗證電壓）施加至-選擇字 線來確&與該選擇字線相關聯之第—非揮發性儲存元件 之权式化狀態。該第-非揮發性儲存元件設置於一組非揮 發性儲存70件中。例如，該第__電壓可係—讀取電壓，其 用於讀取第-非揮發性儲存元件在其程式化後之程式化狀 .。或者該第冑塵可係_驗證電壓，其用於驗證該第 -非揮發性儲存元件是否達到了所期望之程式化狀態。例 如’此種驗證電壓可施加於一系列此類脈動之個別程式化

脈動之間。而且’在施加該第一電壓之同肖，將一經溫度 補償之電Μ施加至-個或多個與該非揮發性儲存元件組相 關聯之非選擇字線。 於-種方法中，將相同之經溫度補償電壓施加至該等与 選擇字線中之每一者。於另—種方 裡々次〒將不同之經溫Ζ 補償電壓施加至不同之非選擇字線。於再-種方法中，" 個或兩個直接鄰近該選擇字線之非選擇字線接收—未^ 度補償或經溫度補償-減小之量（相對於施加至其他㈣ 擇字線之經溫度補償電壓而言)之電壓。亦可將'_ 121185.doc 1336081 補償之電壓施加至源極及/或汲極選，擇閘極，例如當所選 擇之非揮發性儲存元件處於一NAND串中時。亦可對該第 一電壓進行溫度補償。 於另—實施例中，藉由下述方式來操作非揮發性儲存 器：將一第一電壓施加至一選擇字線以確定一與該選擇字 線相關聯之第一非揮發性儲存元件之程式化狀態。該第一 . 非揮發性儲存元件設置於一組非揮發性儲存元件中。另 外，根據該選擇字線在複數個與該組非揮發性儲存元件相 關聯之字線中的一相對位置來對該第一電壓進行溫度補 償》舉例而言，當該選擇字線相對於包括複數個字線之塊 之源極更接近於汲極時，可使用一更大之溫度補償量值。 ·· 於另一實施例中，藉由下述方式來操作非揮發性儲存 / 器·將一第一電壓施加至一選擇字線以確定一與該選擇字 線相關聯之第一非揮發性儲存元件之程式化狀態，其中該 第一非揮發性儲存元件設置於一組非揮發性儲存元件中。 • 在施加該第一電壓之同時，將一經溫度補償之電壓施加至 至少一與該組非揮發性儲存元件相關聯之第一非選擇字 線。另外，在施加該第一電壓之同時，將一未經溫度補償 或經溫度補償一減小之量（相對於施加至該第一非選擇字 線之經溫度補償電壓）之電壓施加至至少一與該組非揮發 性儲存元件相關聯之第二非選擇字線。於一種方法中該 至少一第一非選擇字線不直接鄰近該選擇字線，而該至少 一第二非選擇字線直接鄰近該選擇字線。 於再-實施例中，藉由下述方式來操作非揮發性儲存 121185.doc •9- OR . ° ’將一第一電壓施加至一選擇字線以確定一與該選擇字 線相關聯之第一非揮發性儲存元件之程式化狀態，其中該 第—非揮發性儲存元件設置於一組非揮發性儲存元件中。 田該第一非揮發性儲存元件不直接鄰近該選擇閘極時，在 施加該第一電壓之同時，將一第一經溫度補償電壓施加至 與第一非揮發性儲存元件相關聯之選擇閘極。當該第一 揮發〖生儲存元件直接鄰近該選擇閘極時，在施加該第一 壓之同時，將一未經溫度補償或經溫度補償一減小之量 (相對於該第一經溫度補償電壓）之電壓施加至該選擇閘 極。該選擇閘極及該第一非揮發性儲存元件可設置於一 NANE> _中，其中該選擇閘極處於該NAND串之一源極或 ί及極側。 提供用於操作非揮發性儲存器及非揮發性儲存系統之對 應方法。料非揮發性料彡統包括—組非㈣性儲存元 -及個或多個如本文中所述用於操作該非揮發性儲存 元件組之電路。 【實施方式】 本發明提供一種用於以-改良讀取及寫入效能之方式摔 作非揮發性儲存器之系統與 方式操 經π声〃、万法。經改良之效能係藉由將 、.-i，血度補償之電壓施加至 選 擇非揮發性儲存元件及/或 選擇閘極而達成。具體益處 式化狀態之間的減小之冗Γ 咸…取干擾、程 ^ ^ Λ ^ 格、因較大程式化步長之使用而 而=:及/或藉由將狀態壓縮得更靠近在-起 而減小之操作窗口。 121185.doc

-10- < S 1336081 適用於構建本發明之記憶體系統之一實例使用NAND 快閃έ己憶體結構，纟包括將多個電晶體串聯佈置於兩個選 擇閘極之間。該等串聯電晶體及該等選擇閘極稱作一 NAND串。圖1係一顯示一個NAND串之俯視圖。圖2係該 NAND串之一等效電路。圖丨及2中所繪示之nand串包括 串聯並夹於第一選擇閘極120與第二選擇閘極122之間的四 個電晶體100、102、1〇4及1〇6。選擇閘極120將NAND串連 接選通至位元線126。選擇閘極122將NAND串連接選通至 源極線128。選擇閘極12〇藉由對控制閘極12〇Cg施加適宜 之電壓來加以控制。選擇閘極122藉由對控制閘極122CG 施加適宜之電壓來加以控制。電晶體1〇〇、1〇2、1〇4及1〇6 中之每一者皆具有一控制閘極及一浮動閘極。電晶體100 具有控制閘極100CG及浮動閘極i〇〇FG。電晶體1〇2包括控 制閘極102CG及浮動閘極102FG。電晶體1〇4包括控制閘極 104CG及浮動閘極i〇4FG。電晶體1〇6包括控制閘極i〇6CG 及浮動閘極106FG。控制閘極i〇〇CG連接至（或係）字線 WL3 ’控制閘極i〇2CG連接至字線WL2，控制閘極104CG 連接至字線WL1，且控制閘極i〇6CG連接至字線WL0。在 一實施例中，電晶體1〇〇、1〇2、1〇4及1〇6皆為儲存元件， 亦稱作記憶體單元。在其他實施例中，儲存元件可包括多 個電晶體’或者可不同於圖1及2中所繪示。選擇閘極120 連接至選擇線SGD。選擇閘極122連接至選擇線SGS。 圖3提供上述NAND串之剖視圖。如圖3中所繪示， N AND串中之電晶體形成於p井區140中。每一電晶體皆包 121185.doc 1336081 括一由控制閘極（100CG、102CG、104CG及106CG)及一浮 動閘極（100FG、102FG、104FG及106FG)組成之堆疊閘極 結構。該等控制閘極及浮動閘極通常藉由沈積多晶矽層而 形成。該等浮動閘極形成於一氧化物膜或其他介電膜頂部 上之P-井表面上。控制閘極位於浮動閘極上方，其中一中 間多晶矽介電層將控制閘極與浮動閘極相分離。儲存元件 - (100、102、1 及106)之控制閘極形成字線。N+摻雜擴散 籲· 區13〇、132、134、130及138共享於鄰近儲存元件之間， 藉此使該等儲存元件相互串聯連接以形成一 NAND串。該 等N+摻雜區形成儲存元件中之每一者之源極及汲極。舉例 而吕’ N+摻雜區13〇用作電晶體122之汲極及電晶體1〇6之 • 源極’ N+摻雜區132用作電晶體1〇6之汲極及電晶體104之 / 源極’ N+摻雜區134用作電晶體1〇4之汲極及電晶體102之 源極’ N+摻雜區136用作電晶體1〇2之汲極及電晶體ι〇〇之 源極，而N+摻雜區138用作電晶體1〇〇之汲極及電晶體丄之❽ # 之源極。N+摻雜區126連接至NAND串之位元線，同時 摻雜區128連接至多個NAND串之一共用源極線。 '主’各，雖然圖1 _3顯示NAND串中之四個儲存元件，但使 用四個雷曰胁汾 曰9體僅作為一實例。用於本文中所述技術之— NAND 串可 | 士 1 具有少於四個儲存元件或多於四個儲存元件。 舉例而言，甘 系些NAND串將包括8個、16個、32個或64個健 存元件等。士〜 ^ 不文之論述並非侷限於一 NAND串中任何特〜 數量之儲存元件。 疋 每儲存疋件均可儲存以類比形式或數位形式表示之資 121185.doc 12 料。當儲存一個位元之數位資料時，·將儲存元件的可能之 臨限電壓範圍劃分成兩個範圍’肖兩個範圍被指派給邏輯 t料"1"及"0”。於一 NAND型快閃記憶體之實例中在擦 除儲存元件後該臨限電壓為負並被定義為邏輯"而於 程式化操作後臨限電壓為正並定義為邏輯"〇"。當臨限 電壓為負並藉由向控制閘極施加〇伏來嘗試一讀取時，儲 存元件將導通α指示正儲存邏輯1。而當臨限電壓為正且 藉由向控制閘極施加〇伏來嘗試一讀取操作時，儲存元件 將不會導通，此指示儲存邏輯〇。 一儲存元件亦可儲存多種狀態，由此儲存多個數位資料 位元。在儲存多個資料狀態之情形下，臨限電壓窗口被劃 分成多種狀態。例如，若使用四種狀態，則將有四個臨限 電壓範圍指派給資料值"11”、"10"、"01"及，,〇〇"。在— NAND型記憶體的一個實例中’在擦除操作後臨限電壓為 負並焱定義為"11”。對狀態"10"、”01"及"〇〇”使用正臨限 電壓。於某些實施方案中，係使用一格雷碼指派方案將資 料值（例如邏輯狀態）指派給臨限值範圍，以使若一浮動閘 極之臨限電壓錯誤地偏移至其相鄰物理狀態，則僅會影響 一個位元。程式化至儲存元件中之資料與儲存元件之臨限 電壓範圍之間的具體關係相依於儲存元件所採用之資料編 碼方案。舉例而言，美國專利第6,222,762號及於2003年6 月 13 曰申請且標稱為"Traeking Cells For A Memory System"之美國專利申請案第1〇/461，244號闡述各種用於多 狀態快閃儲存元件之資料編碼方案，二者皆以全文引用的 121185.doc 13 方式併入本文中β 、下美國專利/專利n案中提供nand型快閃記憶體 、其操作之相關㈣，所有此等美國專利/專财請案皆 、文引用的方式併入本文中：美國專利第5 57〇31 5號； 、、國專利第5,774,397號；$國專利第6,〇46,935號；美國專 利第5,38M22號；美國專利第M56,528號及美國專第 6,522，號。除議〇快閃記憶體外，本發明亦可使用其 他類型之非揮發性記憶體。 適用於快閃EEPR〇M系統的另一種類型之儲存元件利用 非導電性介電材料取代導電性浮動閘極以便以非易失性 方式儲存電荷。此種儲存元件闡述於一篇由Chan等人所著 的文早 A True Single-Transistor Oxide-Nitride-Oxide eepr〇m Device)"(IEEE Ε1_〇η Device L_rs，第 edl_8 卷，No.3，1987年3月，第93-95頁）中。一由氧化矽、氮化 夕及氧化石夕（'0N0")形成之三層介電質夾於一導電性控制 閘極與儲存元件溝道上方的一半導電性基板之表面之間。 該儲存元件藉由將電子自儲存元件溝道注入至氮化物内而 程式化，其中電子陷獲並儲存於一有限區中。然後，所儲 存之電荷以一可偵測方式改變儲存元件溝道之一部分之臨 限電壓。該儲存元件係藉由將熱電洞注入氮化物内來進行 擦除。亦參見由Nozaki等人所著之於"a l_Mb EEPROM with MONOS Memory Cell for Semiconductor Disk

Application" (IEEE Journal of Solid-State Circuits)第 26 卷，No_4，1991年4月，第497-501頁），其闡述了一種具有 121185.doc 1336081 分裂閘極構造至類似儲存元件，其中一經穆雜之多晶石夕閉 極延伸於儲存元件溝道之一部分上方以形成-分離選擇電 晶體。以上兩篇文章皆以全文引用的方式併入本文中。在

William D. Brown及 jGe E Brewer所編輯之"N_〇latile Semiconductor Memory Technology- (IEEE Press, 1998)1.2 邰刀中所提及之程式化技術亦於彼部分中描述為適用於介 ' 電電荷陷獲裝置，該文章以引用的方式併人本文中。本發 φ. 8月亦可使用本段所描述之儲存元件。因此，本文所描述之 技術亦適用於不同儲存元件之介電區之間的耦合。 用於在每一儲存元件中儲存兩個位元之另一種方法已由 Eitan等人闡述於"NR0M: a N〇vel L〇caHzed Trapping，2_ • Bit Nonvolatile Memory Cell)» (IEEE Electron Device ·- Letters)，第 21 卷，第 11 號，2〇〇〇 年 j i 月，第 543·545 頁） 中。一 ΟΝΟ介電層延伸跨越源極擴散區與汲極擴散區之間 的溝道。一個資料位元之電荷局部化於毗鄰汲極之介電層 φ 中，而另一資料位元之電荷則局部化於毗鄰源極之介電層 中。多狀態資料儲存係藉由分別讀取介電質内在空間上分 離之電荷儲存區之二進製狀態來實現。本發明亦可使用本 段所描述之储存元件。 圖4圖解說明一例如圖丨_3中所示彼等之NAND儲存元件 陣列之實例。沿每一行，一位元線206耦合至NAND串150 之没極選擇閘極之汲極端子126。沿NAND串之每一列，一 源極線204可連接該等NAND串之源極選擇閘極的所有源極 端子128。在美國專利第5,570,315號、第5,774,397號及第 121185.doc •15- 1336081 M46,935號，可找到一 Na 統一部分之操作之實例。.苹歹J及其作為記憶體系 該儲存元件陣列被劃分成大㈣存元㈣ 閃贿0Μ系統而言’塊即為擦除單位》亦即丄塊： :::干：口除的最小數量之健存元件塊通常被劃 刀為右干個頁面。頁面係程式化單位。於一 :頁面劃分成多個段，且該等段可含有作為一基本程 次寫人之最少數量之儲存元件。在-列健存元 心儲存一個或多個資料頁面…頁面可儲存-個或 多^扇區。一扇區包括使用者資料及開銷資料。開銷資料 通常包括依據該扇區之使用者資料計算出的一糾錯碼 (聊）。控制器（下文所述）之—部分在資料正程式化至該 陣列中時計算ECC，且亦在正自該陣列讀取資料時檢查 ECC。或者’將Ecc及/或其他開銷資料儲存於與其所從屬 之使用者資料不同之頁面甚至不同之塊中。 -使用者資料扇區通常為512個位元組，其相當於磁碟 驅動器内-扇區之大小。開銷資料通常為_附加之ι㈣ 個位元組。大量頁面形成一個塊，例如自8個頁面(舉例而 言）至多達32個、64個、128個或更多個頁面不等。於某些 實施例中，一列NAND串包括一塊。 於一實施例中，藉由在源極線及位元線浮動之同時將ρ· 井升高至—擦除電壓（例如20伏）達一充足之時間週期並將 一選擇塊之字線接地來擦除記憶體儲存元件。由於電容性 耦口非選擇字線、位元線、選擇線及c源極亦被升高至

I21l85.doc -16- S 1336081 擦除電壓之-很小部分。由此將—強.電場施加至選擇儲存 元件之隨道氧化㈣，且在通常藉由FQwier_N。秦^随 道化機制將浮動閘極之電子發射至基板側時，選擇儲存元 件之資料被擦除。當電子自浮動閘極傳送至p井區時，一 選擇儲存元件之臨限電祕低q對整個記㈣陣列、單 獨的塢、或另一單元之儲存元件實施擦除。

圖5圖解說明一根據本發明之一實施例具有用於並行讀 取及程式化儲存元件之一頁面之讀取/寫入電路之記憶體 裝置296。記憶體裝置296可包括一個或多個記憶體晶粒 298。記憶體晶粒298包括一二維儲存元件陣列3〇〇、控制 電路310、及讀取/寫入電路365。於某些實施例中，該儲 存元件陣列可為三維。記憶體陣列3〇〇可由字線藉由列解 碼器330及由位元線藉由一行解碼器36〇來定址。讀取/寫 入電路365包括多個感測塊4〇〇，且允許並行讀取或程式化 儲存兀件之一頁面。通常，一控制器35〇以一個或多個記 憶體晶粒298形式包括於同一記憶體裝置296(例如一可抽 換式儲存卡）中。命令及資料藉由線32〇在主機與控制器 350之間且藉由線318在控制器與一個或多個記憶體晶粒 298之間傳送。 控制電路310與讀取/寫入電路365配合，以對記憶體陣 列300實施記憶體操作。控制電路310包括一狀態機312、 一晶片上位址解碼器314、一溫度補償控制315及一功率控 制模組3 1 6。下文將特別結合圖丨4來進一步闡述溫度補償 控制315。狀態機312提供對記憶體操作晶片級控制。晶片 121l85.doc •17· 1336081 上位址解碼器3 14在主機或記憶體控制器所用位址與解碼 器330及360所用硬體位址之間提供一位址介面。功率控制 模組3 16控制在記憶體操作期間供給字線及位元線之功率 及電壓。 在某些實施方案中，可組合圖5之某些組件。於不同設 計中，可將除儲存元件陣列3〇〇以外的圖5之一個或多個组 ' 件（單獨地或組合地）視為一管理電路。舉例而言，一個或 _ 多個管理電路可包括控制電路310、狀態機312、解碼器 314/360、功率控制316、感測塊4〇〇、讀取/寫入電路刊卜 控制1§350專中的任一者或其一組合。 圖ό圖解說明圖5中所示記憶體裝置296之另一佈置。各 • 種周邊電路對記憶體陣列3〇〇之存取係以對稱形式在該陣 . 列之對置側上實施，由此將每一側上之存取線及電路之密 度減半。因此’列解碼器分裂為列解碼器33〇a及33〇Β， 行解碼器分裂為行解碼器360Α及360Β。類似地，讀取/寫 • 入電路分裂為自陣列3〇〇底部連接至位元線之讀取/寫入電 路365Α及自陣列300頂部連接至位元線之讀取/寫入電路 365Β。以此方式，該等讀取/寫入模組之密度實質上減 半。圖6之裝置亦可包括一如上文關於圖5之裝置所述之控 制器。 圖7係一個別感測塊4 0 0之方塊圖’該感測塊被分區成一 稱作感測模組380之核心部分及一共用部分39〇。於一實施 例中’每一位元線將具有一單獨感測模組38〇及—組多個 感測模組380將具有一個共用部分390。於一實例中，一感

121185.doc • 18 · (S 1336081 測塊將包括一共用部分390及8個感測模組380。一群組中 之每一感測模組皆藉由一資料匯流排3 72與相關聯之共用 部分通信。關於其他細節，可參考20 04年12月29曰申請且 標稱為"Non-Volatile Memory & Method with Shared

Processing for an Aggregate of Sense Amplifiers"之美國 專利申請案1 1/026,536，該申請案以全文引用的方式併入 本文中。

感測模组380包括感測電路370，該電路確定一所連接位 元線.中之導電電流是高於還是低於一預定臨限位準。感測 模組380亦包括一位元線鎖存器382，該鎖存器用於設定所 連接位7L線上之一電壓狀態。舉例而言，鎖存於位元線鎖 存器382中之一預定狀態將會導致所連接位元線被拉至一 指定程式化禁止之狀態（例如Vdd)。

共用部分390包括一處理器392、一組資料鎖存器”斗及 一耦合於資料鎖存器394組與資料匯流排32〇之間的i7〇介 = 396。處理器392實施計算。舉例而言，其功能之一係確 疋儲存於所感測儲存元件中之資料並將經確定之資料儲存 於資料鎖存H組中。資料鎖存器394組用於儲存在讀取操 作期間由處理器392確定之資料位元。其亦用於儲存在程 j化操作期間自資料匯流排32〇輸入之資料位元。輸入之 貧料位元表示欲程式化至記憶體内之寫人資料。1/0介面 396在資料鎖存器394與f料匯流排32()之間提供一介面。 在“或感測期m统之操作處於狀態機312控制 下’該狀態機控制將不同之控制閘極㈣供給已定址之 121185.doc -19· ，：S ) 1336081 儲存元件》當感測模組380步進穿過各種對應於由記憶體 所支援之各種記憶體狀態之預定控制閘極電壓時，其可在 此等電壓之一下跳閘且藉由匯流排372將一輸出自感測模 組38〇提供至處理器M2。此時，處理器392藉由慮及感測 模組之跳閘事件及關於自狀態機藉由由輸入線393所施加 之控制閘極電壓之資訊來確定結果記憶體狀態。然後其將 计算該記憶體狀態之一二進製編碼並將該結 存至資料鎖存器394中。於核心部分之另一實施例中1 兀線鎖存器382具有雙重作用，即可充當一用於鎖存感測 模組則之輸出之鎖存器亦可充當一如上文所述之位元線 鎖存器。 預，某些實施方案將包括多個處理器392。於—實施例 中母處理益392皆將包括一輸出線（其未緣示於圖了中） 以使該等輪出線中之每—者皆經連線"或••在—起。於某些 貫施例中，在連接至經連線之"或”線前反轉該等輸出線。 =造能夠在程式化驗證過程期間作出一程式化過程何時 =之快逮確定’此乃因接收經連線"或，，之狀態機可確定 一：被程式化之位元何時達到所期望之位準。舉例而 皆達到其所期望之位準時，該位元之-邏 =資：經連線之”或"線(或反轉資料…當所有位元 化過程。由於每—處理器皆2狀態機知曉終止程式 狀態機需要對經連線之"㈣二感8測模，因此該 器392添加邏輯以 關^仃L人讀取，或者向處理 '、 聯位元線之結果以使狀態機僅 121185.doc

•20- S 1336081 吊對、’呈連線之••或"線進行一次讀取。類似地，藉由正確選 擇邏輯位準’全局狀.態機可偵測第—位元何時改變其狀態 並相應地改變演算法。 在程式化或驗證期間，欲程式化之資料自資料匯流排 320儲存於資料鎖存器394組中。在狀態機控制下，程式化 操作包含將一系列程式化電壓脈動施加至已定址儲存元件 之控制問極上。在每一程式脈動之後進行讀回（驗證），以 確定該儲存元件是否已程式化成所期望之記憶體狀態。處 理器392監控相對於所期望之記憶體狀態讀回之記憶體狀 態。當兩者一致時’處理器222設定位元線鎖存器214，以 將該位元線拉至_指定程式化禁止之狀態。由此禁止耦合 至該位元線之儲存元件進一步程式化，即使在程式化脈動 出現在其控制閘極上時亦如此。於其他實施例中，該處理 器最初載入位元線鎖存器382且該感測電路在驗證過程期 間將該鎖存器設定至一禁止值。 資料鎖存器堆疊394包含一對應於感測模組之資料鎖存 器堆豐。於一實施例中’每一感測模組3 8 0具有三個資料 鎖存器。於某些實施方案（但並非所需）中，將資料鎖存器 實施為一移位暫存器以便將其中所儲存之並行資料轉換成 資料匯流排320之串行資料，反之亦然。在該較佳實施例 中’可將對應於m個儲存元件之讀取/寫入塊的所有資料鎖 存器鏈接在一起以形成一塊移位寄存器，以便可藉由串行 傳送來輸入或輸出一資料塊。特定而言，採用r個讀取/寫 入模組之排’以使其資料鎖存器組中的每一者依序將資料 121185.doc -21 -

:S 1336081 移入或移出資料匯流排，仿佛其係·一用於整個讀取/寫入 塊之移位寄存器之一部分一般。

關於非揮發性記憶體裝置各種實施例之結構及/或操作 之附加資訊可在以下專利中找到：（1)2004年3月25曰公開 的第2004/0057287號美國專利公開申請案"Non-Volatile Memory And Method With Reduced Source Line Bias Errors ; (2)2004年6月10日公開的第2004/0109357號美國公 開專利申請案"Non-Volatile Memory And Method with Improved Sensing" ; (3)2004 年 12 月 16 日申請的標稱為 "Improved Memory Sensing Circuit And Method For Low Voltage Operation”之第11/015,199號美國專利申請案，發 明者為Raul-Adrian Cernea; (4)2005年4月5日申請的標稱為 "Compensating for Coupling During Read Operations of Non-Volatile Memory"之第11/099,133號美國專利申請案， 發明者為Jian Chen ;及（5)2005年12月28曰申請的標稱為 "Reference Sense Amplifier For Non-Volatile Memory"之第 11/321,953號美國專利申請案，發明者為Siu Lung Chan及 Raul-Adrian Cernea。上文剛剛列出之所有五個專利文獻 皆以全文引用的方式併入本文中》 參見圖8，闡述儲存元件陣列300之一實例性結構。作為 一實例，闡述一分區成1，〇24個塊之NAND快閃EEPROM。 可同時擦除儲存於每一塊中之資料。在一實施例中，該塊 係同時受到擦除之儲存元件之最小單位。於每一塊中，於 此實例中，存在8,512個對應於位元線BL0、 121185.doc -22- 1336081 LMll之行。於一稱作所有位元線（abl)架構之 實施例中，可在讀取及程式化操作期間同時選擇一塊之所 有位元線。可同時程式化沿一共用字線並連接至任一位元 線之儲存元件。 圖8顯示四個串聯連接以形成一勵〇串之儲存元件。雖 然圖中顯示每一 N娜串中包括四個儲存元件，但也可使 .-用多於：少於四個儲存元件(例如，16個、32個、64個或 另數里）該NAND串的一個端子藉由一汲極選擇閘極 (其連接至選擇閘極汲極線SGD)連接至一對應位元線，而 另-個端子藉由-源極選擇閘極（其連接至選擇間極源極 線S G S)連接至c源極。 • 於無作奇偶架構之另一實施例中，如圖9中所示，將位 元線劃分成偶數位元線及奇數位元線。圖9圖解說明一將 一記憶體陣列組織成一奇偶記憶體架構之塊之實例。於一 奇數/偶數位兀線架構中，同時程式化沿一共用字線並連 • 接至奇數位兀線之儲存元件，而在另一時間程式化沿一共 用字線並連接至偶數位元線之儲存元件。可將資料程式化 至不同之塊中並可自不同之塊同時讀取資料。在每一塊 中，在此實例中，存在8,512個劃分成偶數行及奇數行之 行。位元線亦劃分成偶數位元線（BLe)及奇數位元線 (BLo) »於此實例中，顯示四個串聯連接以形成一 nand串 之儲存元件。儘管圖中顯示在每一 NAND _中包括四個儲 存元件，然而，亦可使用多於或少於四個儲存元件。 在項取及程式化操作之一構造期間，同時選擇4,256個 121185.doc •23· 1336081 儲存兀件。所選擇之儲存元件具有相同之字線及相同種類 之位7G線（例如，偶數位元線或奇數位元線）。因此，可同 時明取或程式化532個資料位元組（其形成一邏輯頁面），而 一個記憶體塊可儲存至少8個邏輯頁面（四個字線，每一個 皆具有奇數邏輯頁面與偶數邏輯頁面對於多狀態儲存 70件，當每一儲存元件儲存兩個資料位元，其中該兩個位 兀之每一個皆儲存於一不同頁面中時，一個塊儲存16個邏 輯頁面。亦可使用其他尺寸之塊及頁面。 對於ABL或奇偶架構’儲存元件可藉由將p_井升高至一 擦除電壓（例如，20伏）並將一選擇塊之字線接地來加以擦 除。源極線及位元線浮動。可對整個記憶體陣列、單獨塊 : 或該記憶體裝in分之儲存元件之另一卩元實施擦 ： & °電子自儲存元件之浮動閘極傳送至ρ·井區以使儲存元 件之VTH變為負。 於讀取及驗證操作中，選擇閘極（SGD及SGS)連接至一 • 介於2.5伏至4·5伏範圍内之電壓且非選擇字線（例如當WL2 係選擇字線時，其為WL0、购及乳3)升高至一讀取通過 電壓（通常為-介於4 5伏至6伏範圍内之電愿）以使電晶體 運作為傳遞閘極。選擇字線WL2連接至―轉，該電愿之 料係針對每—讀取及驗證操作而規定，以便確定相關儲 存7L件之VTH是高於還是低於此位準。舉例而言，於一針 對兩位準儲存元件之讀取操作中，可將選擇字線接 地’以❹iVTd否高於〇伏。於—針對兩位準儲存元件之 驗證操作中’可將選擇字線WL2連接至(舉例而言)08伏， I21185.doc

-24· C S 1336081 狐否已達到至少0.8伏。雜及Ρ·井處於〇伏下。 將=擇位線（假定為偶數位元線⑺㈣）預充電至一（舉例 而5 )〇·7伏之位準。若％高於該字線上之讀取或驗證位 準則與所關；主儲存元件相關聯之位元 準因非導電性儲存元件而維持高位準。另—方面，若該 TH低於4取或驗證位準，則相關位元線之潛在位準 會因導電性儲存元件使位元線放電而降至—例如低於〇 $

伏之低位準。因此，儲存元件之狀態係由一連接至位元線 之電壓比較感測放大器來偵測。 根據此項技術中之習知之技術實施上述擦除、讀取及驗 也操作因此，热習此項技術者可改變所解釋之許多細 節。亦可制此項技術Μ知之其他擦除、.讀取及驗證技 術。 圖Η)圖解說明當每一儲存元件儲存兩個資料位元時，該 儲存元件㈣之實例性臨限㈣分佈。提供經擦除儲存元 件之-第-臨限電壓分佈Ε。料示經程式化儲存元件之 三個臨限電壓分佈Α、BACe於一實施例中，卜分佈中之 臨限電壓為負’而A、BAC分佈中之臨限電壓為正。 每一不㈤臨⑯電壓制介對應於該址資料位元之預定 值。程式化至儲存元件中之資料與該儲存元件之臨限電壓 位準之間的具體關係相餘針對儲存元件所採用之 碼方案》舉例而t： ’美國專利第6,222,762號及2〇〇4年^月 16日公開的美國專利公開申請案第2謝/()255_號閣述各 種用於多狀態快閃儲存元件之資料編碼方案， 此兩個申請 121185.doc -25· 1336081 案皆以全文引用的方式併入本文中。於一實施例中，使用 一格雷碼指派方案來為臨限電壓範圍指派資料值，以便若 —浮動閘極之臨限電壓錯誤地偏移至其相鄰物理狀態，則 僅會影響一個位元《—個實例給臨限電壓範圍Ε(狀態£)指 派"11"，給臨限電壓範圍Α(狀態Α)指派"1〇"，給臨限電壓 範圍B(狀態B)指派”〇〇”，並給臨限電壓範圍c(狀態c)指派 〇1 。然而，在其他實施例中，不使用格雷碼。雖然顯示 四種狀態，但本發明亦可用於其他多態結構，包括彼等包 括多於或少於四種狀態之結構。 提供三個讀取參考電壓Vra、Vrb及Vrc以自儲存元件讀 取資料。藉由測試一既定儲存元件之臨限電壓是高於還是 低於Vra、Vrb及Vrc，該系統可確定該儲存元件處於何種 狀態。 此外，還提供三個驗證參考電壓Vva、Vvb及Vvc。當將 儲存元件程式化至狀態A時，該系統將測試彼等儲存元件 疋具有一大於Vva還是一等於vva之臨限電壓。當將儲存 凡件程式化至狀態B時，該系統將測試該等儲存元件是具 有大於還是等於Vvb之臨限電壓。當將儲存元件程式化至 狀態C時’該系、、统將測試儲存元件是具有大於還是等於 Vvc之臨限電屋。 於-稱作全序列程式化之實施例巾，可將儲存元件自擦 除狀態E直接程式化至程式化狀態a、8或匚中之任—者。 牛幻而α可首先擦除一欲程式化之儲存元件群體，以使 該群體中的所有儲存元件皆處於擦除狀態』、然後，將使 121185.doc -26· 1336081 用一系列諸如由圖13之控制閘極電壓序列所繪示之程式化 脈動將儲存元件直接程式化成狀態A、B或C。當某些儲存 元件正自狀態E程式化至狀態A時，其他儲存元件正自狀 態E程式化至狀態B及/或自狀態E程式化至狀態C。當在 WLn上自狀態E程式化至狀態C時，可最大化耦合至WLn-1 下方毗鄰浮動閘極之寄生耦合量，此乃因與自狀態E程式 -. 化至狀態A或自狀態E程式化至狀態B時之電壓變化相比， WLn下方浮動閘極上之電荷量變化最大。當自狀態e程式 · 化至狀態B時，耦合至毗鄰浮動閘極之耦合量減小但仍很 而。當自狀態E程式化至狀態A時，該輕合量更進一步減 小。因此，隨後讀取WLn-丨之每一狀態所需之校正量將端 ； 視WLn上之毗鄰儲存元件之狀態而異。 ； 圖11圖解說明一程式化多狀態儲存元件之兩遍技術之實 例，該多狀態儲存元件儲存有兩個不同頁面（一下頁面及 一上頁面）之資料。所繪示之四種狀態係：狀態e(ii卜狀 • 態A(1〇)、狀態B(00)、狀態C(〇l)。對於狀態E，兩個頁面 白儲存1 »對於狀態A，下頁面儲存一”〇,，而上頁面儲 存一 "1"。對於狀態B ,兩個頁面皆儲存"〇"。對於狀態C， 下頁面儲存”1”而上頁面儲在"n"。立 1 貝面储存0 。注意，雖然給該等狀態 之每一者指派了料定相；在 〜 将疋位70圖案，但亦可指派不同之位元圖 於一：：遍程式化中’根據欲程式化至下邏輯頁面中之 位元來没疋該储存元件之臨限雷壓办准 夺 ^ , 匕限電壓位準。若彼位元係一玀 輯"1"，則該臨限電麼會 、 會由於其處於因先前受到擦除而得 I21I85.doc -27- 1336081 到之適宜狀態中而不會發生改變。然而，若欲程式化之位 元為一邏輯’則該儲存元件之臨限位準增加而成為狀 態A ’如箭頭11〇〇所示。此會終止該第一遍程式化。 於一第二遍程式化中’根據正程式化至上邏輯頁面中之 位70來設定該儲存元件之臨限電壓位準。若上邏輯頁面位 元欲儲存一邏輯"1"，則不會發生程式化，此乃因該儲存 • 凡件係端視對下頁面位元之程式化而處於狀態E或A(其兩 φ. 者皆攜帶一上頁面位元"1")之一者中。若上邏輯頁面位元 欲成為一邏輯"0"，則該臨限電壓偏移。若該第一遍使儲 存元件保持處於擦除狀態Ε中，則於該第二階段中，該儲 存元件被程式化，以使該臨限電壓增加而處於狀態c中， ·· 如箭頭1120所繪示。若作為第一遍程式化之結果該儲存元 ； 件已被程式化成狀態A，則該儲存元件在該第二遍中被進 一步程式化，以使該臨限電壓增加而處於狀態8中，如箭 頭1110所繪示。第二遍之結果係欲將該儲存元件程式化成 • 指定用來儲存上頁面之一邏輯"0"而不改變下頁面之資料 之狀態。於圖10及圖11兩者中，耦合至毗鄰字線上之浮動 閘極之耦合量取決於最終狀態。 於一實施例中，若欲寫入足以填滿一整個頁面之資料， • 料設置—系統來實施完全序列寫人。若無足夠之資料寫 入-整個頁面’則該程式化過程可以所接收之資料來程式 化下頁面。當接收到後續資料時，系統則程式化上頁面。 於再-實施例中，該系統可開始以程式化下頁面之模式進 行寫入且若隨後接收到足以填滿一字線之儲存元件之全部 12I185.doc -28· 1336081 或大部之資料時’則轉換成完全序列程式化模式。此實施 例之更多細節揭示於發明者Sergy A. Gorobets及Yan Li於 2004年12月14日提出申請的標稱為"Pipe lined Programming of Non-Volatile Memories Using Early Data"之第 11/013,125號美國專利申請案中，該申請案以全文引用的 方式併入本文中。

圖12A-C揭示另一用於程式化非揮發性 對於任一特定儲存元件，其藉由在針對先前頁面寫入毗鄰 儲存元件後相關於一特定頁面寫入至彼特定儲存元件來減 小浮動閘極至浮動閘極之耦合效應。於一實例性實施方案 中，非揮發性儲存元件使用四種資料狀態來針對每一儲存 π件儲存兩個資料位元。舉例而言，假定狀態E係擦除狀 態，而狀態A、Β及C係程式化狀態。狀態Ε儲存資料u ^ 狀態A儲存資料01。狀態B儲存資料1〇。狀態〇儲存資料 00。此係一非格雷編碼之實例，此乃因兩個位元皆在毗鄰 狀態A與B之間變化。亦可使用資料狀態至物理資料狀態 之其他編碼。每一儲存元件儲存兩個資料頁面。出於參考 之目的，將此等資料頁面稱作上頁面及下頁面；然而亦可 賦予其其他標記。對於狀態A，上頁面儲存位元〇而下頁面 儲存位元！。對於狀態B，上頁面儲存位元】而下頁面健存 位元0對於狀態C，兩個頁面皆儲存位元資料〇。 該程式化過程係一兩步驟式過程。於第一步驟中，裎式 化下頁面。若下頁面欲保持處於資料i，則該儲存元: 態保持處於狀態Εβ若該資料欲被程式化至0，則該儲存元 121185.doc

-29* 1336081 件之臨限電壓升高，以將該儲存元件程式化至狀態B，。因 此，圖12A顯示儲存元件自狀態E至狀態B，之程式化。狀態 B·係一中間狀態B，因此’將驗證點繪示成Vvb，，Vvb，低 於 Vvb。 於一實施例中，在一儲存元件自狀態E程式化至狀態B, 後，該NAND串中的其鄰近儲存元件（WLn+1)則將相關於 其下頁面來程式化。舉例而言，重新參見圖2，在程式化

儲存元件106之下頁面後，將程式化儲存元件1〇4之下頁 面。在程式化儲存元件1〇4後，若儲存元件ι〇4具有一自狀 態E升高至狀態B，之臨限電壓，則浮動閘極至浮動閘極之 耦合效應將升向儲存元件106之視在臨限電壓。此將具有 使狀態B，之臨限電壓分佈變寬至圖12B之臨限電壓分佈 1250所繪示之臨限電壓分佈之效應。當程式化上頁面時， 該臨限電壓分佈之視在變寬將得以糾正。

圖12(:繪示程式化上頁面之過程。若該儲存元件處於擦 除狀態E且上頁面保持處於丄’則該儲存元件將保持處於狀 ㈣。若該儲存元件處於狀態E，且其上頁面資料欲被程式 化至0 ’則該儲存元件之臨限電壓將升高，以使該儲存天 件處於狀態A。右該儲存元件處於中間臨限電壓分佈us丨 中，且上頁面資料欲保持處於1，則該健存元件將被㈣ 化至最'狀,i B。右該儲存元件處於中間臨限電壓分伸 1250中’且上頁面資料欲變為資料0,則該儲存元件之睦 限電麼將升南，以接琴神六- 便該儲存兀件處於狀態C。圖12A-C所 繪示之過程減小了浮動胡Λ +勖閘極至汙動閘極之耦合效應，此乃 121185.doc •30· 1336081 因僅鄰近儲存元件之上頁面程式化對一既定儲存元件之視 在臨限電壓有影響。一替代狀態編碼之一實例係當上頁面 資料係1時，自分佈1250移至狀態c，且當上頁面資料為〇 時移至狀態B。 雖然圓12A-C提供一關於四種資料狀態及兩個資料頁面 之實例，但圖12 A-C所教示之概念亦可應用於具有多於或 少於四種狀態及不同於兩個頁面之其他實施方案。 圖13顯示一電壓波形1300，其包括一系列施加至一經選 擇用於程式化之字線之程式化脈動131〇、132〇、133〇、 1340、1350、…。於一實施例中，該等程式化脈動具有一 電壓Vpgm，該電壓始於12伏並針對每一連續程式化脈動 增加例如0.5伏之增量，直至達到為2〇伏之最大值為止。 在該等程式化脈動之間係驗證脈動組1312、1322、1332、 1342、1352、…·。於某些實施例中，每一資料正程式化成 之狀態皆可具有一驗證脈動。於其他實施例中，可具有更 多或更少驗證脈動。每一組中之驗證脈動皆可具有例如 Vva、Vvb及Vvc之幅值（圖1〇)。 於一實施例中，資料係沿一共用字線程式化至儲存元 件。因此，在施加該等程式脈動前，選擇該等字線中之一 者供進行程式化。該字線將稱作選擇字線。一塊中之剩餘 字線稱作非選擇字線。it擇字線可具有一個&兩個鄰近字 線。若選擇字線具有兩個鄰近字線，則汲極側上之鄰近字 線稱作汲極側鄰近字線且源極侧上之鄰近字線稱作源極Z 鄰近字線。舉例而言’若圖2之WL2係選擇字線，則心 121185.doc

-31- :S 1336081 為源極側鄰近字線而WL3係汲極側鄰近字線。 每一儲存元件塊皆包括一組形成行之位元線及一組形成 列之字線。。於一實施例中，該等位元線係劃分成奇數位 元線及偶數位元線。同時程式化沿一共用字線並連接至奇 數位元線之儲存元件’而在另一時間程式化沿一共用字線 並連接至偶數位元線之儲存元件（，，奇數/偶數程式化"）。在 另一實施例中’針對該塊中的所有位元線，沿一字線程式 化儲存元件（”所有位元線程式化”）。於其他實施例中，可 將位元線或塊分解成其他群組（例如左及右群組、多於兩 個群組等等）。 圖14圖解說明一臨限電壓隨溫度及字線位置之變化。線 14 10表示溫度係數對字線位置之關係。線142〇表示臨限電 壓變化與溫度變化之比率（Δντ/<^ )對字線位置，其中vread 係對施加至非選擇字線之電壓之溫度補償。在此種情況 下’溫度相依性量值減小’雖然一字線位置相依性減小， 但該字線位置相依性相依性仍然存在。線1430表示（Δντ/ c)對子線位置之關係’其中Vread係對施加至非選擇字線 之電壓之溫度補償而Vcgr係對施加至選擇宇線之電壓之溫 度補償。在此種情況下，溫度相依性之量值相對於線142〇 進一步減小’而字線位置相依性仍然存在。線144〇表示 (△vT/°c)對字線位置之關係，其中Vread係對施加至非選擇 子線之電壓之溫度補償且因進一步字線位置相依性為 Vcgr ’故對施加至選擇字線之電壓實施為Vcgri溫度補 償。在此種情況下，相對於線143〇之情形，實質上移除了 121185.doc •32- [：S ) 字線位置相依性 擇字線。 字線相依性亦可藉由Vread施加至非選 :而° 6觀察到非揮發性儲存元件之臨⑯電壓隨溫 又 '曰加而降低。相對於溫度變化之電壓變化可以一溫度係 數⑻來表不’其通常約為·2 。該溫度係數相依於記 隱體裝置之各種特徵，例如摻雜、佈局等等。此外，預期 該溫度係數將隨記憶體尺寸之減小而在量值上增力”該溫 度係數可識別電壓或電流變化與溫度變化之比率。例如， 對於-40 C至+85 C之操作範圍，臨限電壓可變化約（85_ (·40))χ(·2)=250 mV。因此，可藉由根據溫度偏置施加至 一選擇子線之讀取或驗證電壓來改良一個或多個與該選擇 字線相關聯之選擇儲存元件之讀取或驗證操作準確度。此 外，當不使用相依於字線之溫度補償時，該溫度係數可根 據字線位置而異，如線141〇所指示。舉例而言，假定一塊 中具有32個字線，則線1410可在WL〇(源極側字線）處具有 一約為-1.9 mVrc之值且在WL31(汲極側字線）處具有一約 為-2 _ 1 mV/ C之值β因此，在一可能之設計中，溫度係數 跨越字線之變化為〇,2 mV。自一 70 nm ABL架構晶片獲得 之實驗性資料顯示基於字線位址之約15 %之平均頁面溫度 係數變化，其中WL3 1 (其串聯電阻完全處於其源極側上）因 其源極側上之溫度感應串聯電阻變化而遭受更多損害，從 而比一亦經歷串聯電阻變化（但僅在其汲極側處）之WL〇頁 面，導致附加之體效應。 已知各種技術可用於將經溫度補償之讀取電壓提供至選 121185.doc -33- 1336081 擇字線。大部分此等技術不依賴於獲得一實際溫度量測， 但此方法亦可能。舉例而言’標稱為"v〇ltage Generati〇n

Circuitry Having Temperature Compensation"之美國專利 6,801，454闡述一種根據溫度係數將讀取電壓輸出至一非揮 發性記憶體之電壓產生電路，該專利以引用的方式併入本 文中。該電路使用一帶隙電流，該電流包括一不相依於溫 度之部分及一隨溫度增加而增加的相依於溫度之部分。標 稱為"Non-Volatile Memory With Temperature-Compensated

Data Read"之美國專利6,560，152使用一種用於偏置施加至 資料儲存元件之源極或汲極之電壓之偏壓產生器電路，該 專利以引用的方式併入本文中。標稱為"Multi Sute EEPROM Read and Write Circuits and Techniques"之美國專 利5,172,338闡述一種使用以與資料儲存單元相同之方式且 在同一積體電路晶片上形成之參考儲存單元之溫度補償技 術，該專利以引用的方式併入本文尹。該等參考儲存單元 提供參考位準，可將選擇單元之所量測電流或電壓與該參 考位準相比較。提供溫度補償，此乃因溫度以與自資料儲 存單元讀取之值相同之方式影響參考位準。如本文中所 述，此等技術中之任一種技術以及任何其他已知技術皆可 用來為選擇字線、非選擇字線及/或選擇閘極之電壓提供 溫度補償。 因此，藉助習用技術，藉由選擇字線施加至一個或多個 選擇儲存元件之讀取或驗證電壓受到溫度補償。然而，施 加至剩餘字線之電壓（其稱作一讀取電壓心⑽幻及施加至選 121185.doc •34· (s)

擇閉極之電虔(其稱作選擇間極、源極之vsgs或選擇閉 極、汲極之Vsgd)尚未受到溫度補償。人們一直認為僅對 選擇儲存元件進行溫度補償^矣。特Μ言，人們一直切 為將非選擇儲存元件及選擇閘極過驅動収以超過其臨^ 電壓以使溫度變化不明顯影響其導電性即可、然而，當電 晶體按比例縮小至更小之尺寸時，其特徵降格，且飽:電 流越來越多地偏離呈一平坦輪廓，如同由汲極電流⑹對 控制閘極電壓（Vcg)之圖表中—小斜坡所表示的那樣。 為瞭解決此等問題，建議當前正被讀取的一儲存元件之 路徑中之Vread、Vsgd、Vsgs及任何其他必需的電晶體具 有施加至其閘極之經溫度補償偏壓，以使每一電晶體之導 通電流變得較少相依於溫度。藉由對此等所施加之電壓進 行溫度跟蹤，可進一步減小因溫度變化所致之每_狀態之 臨限分佈之擴展。此結果可以多種方式（其未必互斥）來加

以利用。舉例而言，可減小Vreade因此，可減少過驅動 ：!：，亦即Vread超過儲存元件之最高程式化狀態之臨限電 壓之程度’從而減少因使用高Vread值所致之相關聯讀取 干擾。 此Vread之減小對於諸多不同之讀取/驗證技術有所幫 助。該減小對於採用多個讀取操作之讀取/驗證技術特別 重要。舉例而言，由Jian Chen於20〇5年4月5曰申請且標稱 為 Compensating For Coupling During Read Operations Of

Non-Volatile Memory”之共同待決美國專利申請案第 11/099,133號（標案編號SAND-1040US0)闡述一種其中針對 121185.doc -35- 1336081

每一程式化狀態以不同之位準對選擇儲存元件實施多個讀 取操作，該專利申請案以引用的方式併入本文中。例如， 位準之間的增量可為50-100 mV。該技術反對字線至字線 之電容性耦合效應，其中當隨後程式化一鄰近儲存元件 (通常為一汲極側鄰居）時，一先前經程式化儲存元件之臨 限電壓偏移得更高。若該偏移足夠大，則可造成一讀取萨 誤》當將該鄰近儲存元件程式化至一更高狀態（例如 態C)時，該耦合最高。為瞭解決此問題，根據在該選擇儲 存元件後程式化之鄰近字線上的鄰近儲存元件之狀態來為 每一程式化狀態選擇多個讀取操作中之一者。 在此技術之一變化形式中，如由圖13中之驗證脈動組所 不，針對選擇字線上的每一狀態使用一個讀取位準，同時 調節施加至鄰近字線之讀取電壓，此變化形式闡述於由 Nima Mokhlesi於2〇〇6年3月17日申請且標稱為"以以

Operation For Non-Volatile Storage With Compensation For Coupling"之共同待決美國專利申請案第丨1/384,〇57號（擋案 編號SAND.1G89US2)中，該專利申請案以引用的方式併入 本文:。在以上兩種情況之任-情況下，因用於讀取相同 資料ϊ之讀取操作次數增加，受讀取干擾之影響增加。本 文中所提供之溫度補償技術可減輕此問題。 本文中所提供之溫度補償技術之再一優點在力，各種程 式化狀態（例如狀態 限罨歷分佈之間的 几裕可隨著因酿度變化減小所致每一狀態之臨限電壓分佈 之擴展而增加。另一優點在於’可藉由以下方式增加程式 12I185.doc •36- c S ； 1336081 化效能’例如’可藉由消耗各種程式化狀態之臨限電壓分 佈之門的曰加之几裕而在程式化脈動之樓梯級數中使用一 更大步長。另—優點在於，整個記憶體操作窗.口（例如， 用於將貧料儲存於儲存元件中之臨限電壓範圍）可因將程 式化狀L壓縮得更靠近在__起而減小。由此不僅減少讀取 及寫入干擾，且亦増加寫入效能，此乃因達到一所期望之 程式化狀態所需之程式化脈動將因一較小之窗口而變得更 少。

可更進一步地藉由提供一計及選擇字線在其他非選擇字 線（其與—組非揮發性儲存元件相關聯）中-相對位置的經 ’皿度補&電壓改良準確度。該準確度改良可藉由將線1彻 與1430相比較而看到。可對選擇字線單獨地或結合非選擇 字線之溫度補償來實施此溫度補償。參見圖15卜亦可為 非選擇子線提供一字線相依性。

圖⑸係—解釋在讀取/驗證操作期間某些波形之行為之 時序圖《中a咖度補償之電壓施加至所有非選擇字線並 ❹至兩㈣_極°—般而言，在讀取及驗證操作期 間，選擇字線或其㈣财連接至mf μ之-位 ^係針對每-讀取及驗證操作所規I以心相關儲存元 件之-臨限電廢是否已相此位準。在施加字線電壓後， 量測儲存元件之導電電流以確定該儲存元件是否已導通。 若量測到該導電電流大於某一值，則假定該儲存元件已導 ==!線之電壓大於儲存元件之臨限電壓。若量測 “導電電級不大於此某—值，則假定儲存元件未導通且 121185.doc

(S -37- 1336081 施加至字線之電壓不大於儲存元件之臨限電壓。

存在許多種用於在讀取或驗證操作期間量測一儲存元件 之導電電流之方式。於一實例中，允許y或不允許）以包括 該儲存元件之NAND串使該位元線放電之速率來量測儲存 元件之導電電流。在一時間週期後量測該位元線上之電荷 以確定其是否已放電。於另一實施例中，選擇儲存元件之 導電允許電流在一位元線上流動或不流動，此係根據感測 放大器中一電容器是否因電流流動而充電來加以量測。上 文論述了兩個實例。

圖 15a顯示波形 SGD、WLunselected、WLn、SGS、選擇 BL、及始於一約為0伏之穩態電壓Vss之源極。SGD代表汲 極側選擇閘極之閘極。WLunselected代表非選擇字線。 WLn係經選擇用於讀取/驗證之字線。SGS係源極側選擇閘 極之閘極。選擇BL係經選擇用於讀取/驗證之位元線。源 極係儲存元件之源極線（參見圖4)。注意，所繪示之SGS及 選擇BL存在兩種變化形式。一組此等波形SGS(選項1)及選 擇BL(選項1)繪示一針對一儲存元件陣列之讀取/驗證操 作，該讀取/驗證操作藉由確定該位元線是否已放電來量 測一儲存元件之導電電流。另一組此等波形SGS(選項2)及 選擇BL(選項2)繪示一對一儲存元件陣列之讀取/驗證操 作，該讀取/驗證操作以使該感測放大器中一專用電容器 放電之速率來量測一儲存元件之導電電流。 首先，將參照SGS(選項1)及選擇BL(選項1)來闡述藉由 確定位元線是否已放電來量測一儲存元件之導電電流中所 S ) 121185.doc •38· 牽涉的感測電路及儲存元件陣列之行為。於時間11處， SGD及SGS(選項2)分別升高至Vsgd tcA Vsgs tc，其中"tc" 表不一經溫度補償之電壓。Vsgd_tc&Vsgs係藉由針對溫度 分別偏置Vsgd及Vsgs所獲得。例如，^扣及約為3 5 伏。例如，可根據上述補償技術來施加溫度補償。使非選 擇字線升高至Vread-tc。Vread_tc係藉由針對溫度偏置 Vread所獲得。例如，Vread約為6伏。該選擇字線針對一 讀取操作升高至Vcgr-tc(控制閘極讀取電壓），例如圖1〇之 Vra、Vrb或Vrc.，或者針對一驗證操作升高至一驗證位 準，例如圖10之Vva、Vvb或Vvc。在一種方法中，將選擇 BL(選項預充電至約0.7伏。施加至非選擇字線2Vread_ tc充當一過驅動電壓，此乃因其導致非選擇儲存元件導通 並充當傳遞閘極。施加至非選擇儲存元件之過驅動電壓等 於施加至該控制閘極之電壓超過臨限電壓之量。 如所提及，將Vread選擇成一充分高於儲存元件之最高 臨限電壓之位準以確保非選擇儲存元件處於導電或導通狀 態。舉例而言，狀態E、A、B及C之臨限電壓可分別假定 為-2伏、〇伏、2伏及4伏，而乂代“在無溫度補償之情況下 可為6伏。在此種情況下，處於狀態E之儲存元件經6_ (-2)=8伏之過驅動，處於狀態a之儲存元件經6〇 = 6伏之過 驅動，處於狀態B之儲存元件經6·2=4伏之過驅動，且處於 狀態C之儲存元件被經6-2=2伏之過驅動。雖然在每一種情 形下非選擇儲存元件皆處於導電狀態，但其導電性將基於 其過驅動之程度而變化。受過驅動越高，非選擇儲存元件

121185.doc •39- S 獨υ81 之導電性越好，此乃因其源極汲極電阻更小而電流攜載能 力更大。類似地，受過驅動越低，非選擇元件之導電性越 差，此乃因其源極汲極電阻更大而電流攜載能力更小。因 此，與選擇儲存元件處在相同NAND串中之儲存元件將根 據其程式化狀‘態而具有不同之導電性，即使其皆處於一般 導電狀態中。因此，該選擇儲存元件之讀取位準將根據其 相應程式化狀態而受非選擇儲存元件之影響。

假定一溫度補償為-0.2伏，Vread_tc=6_〇2K=5 8伏。例 如，出於與非選擇儲存元件類似之緣由，可對施加至選擇 閘極之電壓進行溫度補償，由此允許為伏之 / g tc或Vsgs-tc 〇非選擇字線及選擇閘極之溫度補償往 往會使對選擇字線臨限電壓之讀取更相依於溫度。由此， 每-與選擇儲存元件串聯之非選擇料元件皆對選擇儲存 元件之臨限電壓所獲得之讀取具有-小影響，例如，3 mV。雖然一個非選擇儲存元件對讀取之影響較小，但當 存在31個非選擇字線時，㈣非選㈣存元件巾之每—者 之累積影響可合計達—顯著料，例如93 mV。非選擇字 線之溫度補償效應對於具有更多字線之記憶體裝置且當使 用減小之過驅動電壓時更為明顯。 在時間t2處’ NAND串可控制位元線。同樣於時間^ 處，源㈣選擇閘極係、藉由咖(選項1}升高至^七而導 通此提#路按以耗散該位元線上之電荷。若經選擇用 於讀取之儲存元伴夕& _ & 之臨限電壓大於Vcgr或施加至選擇字線 WLn之驗證位準，則访 、 則該選擇儲存元件不會導通且該位元線 121185.doc

.40- S 不放電’如線1450所繪示。若經選擇用於讀取之儲存元件 中之臨限電壓低於Vcgr_tc或低於施加至選擇字線WLn之驗 證位準’則經選擇用於讀取之儲存元件將導通（導電）且該 位元線電壓將耗散’如曲線1452所繪示。在時間t2後及時 間t3前的某一點（其由特定實施方案確定）處，感測放大器 將確疋該位元線是否已耗散一充足量。在t2與t3之間，感 測放大器量測所估計之BL電壓。在時間t3處，所繪示之波 形將降低至Vss(或另一備用值或恢復值）。 下文將參照SGS(選項2)及選擇BL(選項2)來論述感測電 路及儲存元件陣列以充電感測放大器中一專用電容器充電 之速率量測儲存元件之導電電流之行為。在時間u處， SGD升高至Vsgd_tc，非選擇字線（WLunselected)升高至 Vread-tc，且選擇字線（WLn)針對一讀取操作升高至vcgr_ tc(例如Vra、Vrb或Vrc)，或者針對一驗證操作升高至一驗 證位準（例如Vva、Vvb或Vvc)。在此種情況下，無論 NAND串正在做什麼，感測放大器使位元線電壓保持不 變，以便感測放大器在位元線"夹持"至彼電壓時量測流動 之電流。在時間U後及時間t3前之某一點（其由特定實施方 案確定）處，感測放大器將確定該感測放大器中之電容器 是否已耗散-充足量。在時間t3處’所繪示之波形將降低 至Vss(或另一備用值或恢復值）。注意，在其他實施例中， 可改變某些波形之定時。 圖15b緣示圖15a之時序圖，其中不同之經溫度補償電壓 係根據字線位置施加至選擇字線。如結合圖14所論述在 121185.doc ,,, 1336081 一種方法中，當該字線之位置相對於源極更接近於汲極 時，可將一較高量值之溫度補償（例如，負值更大）施加至 選擇子線。此由圖15b之時序圖加以例示，其中施加至一 更接近於源極之選擇字線（例如WL〇)之經溫度補償電壓由 一虛線顯示，而施加至更接近於汲極之選擇字線（例如 WL31)之經溫度補償電壓由一實線顯示。當選擇字線處於 源極與汲極中間時施加至其之經溫度補償電壓處於當選擇 子線處於源極侧或汲極側時施加至其之電壓的中間，例如 與距源極或汲極之距離成比例。可為施加至選擇閘極及非 選擇字線中之一者或多者之電壓提供一字線位置相依性。 可以類比方式修改圖16-18以提供一字線位置相依性。 圖16係一解釋讀取/驗證操作期間某些波形之行為之時 序圖’其中經溫度補償之電壓施加至除直接鄰近一選擇字 線之字線以外的所有非選擇字線，並施加至兩個選擇閘 極。波形SGD、SGS(選項1)及SGS(選項2)與圖i5a中相 同。選擇BL及源極波形（其未緣示）亦與圖i5a中相同。注 意’標記為WL0至WLn-2之波形代表施加至位於第一字線 WL0與子線WLn-2之間且包括第一字線WLO及字線WLn-2 之字線的經溫度補償之讀取電壓，字線WLn_2緊接著選擇 字線WLn之一源極側鄰近字線。標記為WLn 2至 WL3 1之波形代表施加至字線WLn+2(其緊接著選擇字線 WLn之一汲極側鄰近字線WLn+丨）與WL3丨（其直接鄰近汲極 側選擇閘極）之間且包括字線WLn+2及WL3 1之字線的經溫 度補償之讀取電壓。假定一]sjAND串上存在三十二個儲存

121185.doc -42· '·： S J 1336081 元件，但亦可使用不同之數量。對於此等非選擇字線，如 所述施加溫度補償。類似地，對於選擇字線WLll，施加經 溫度補償之控制閘極讀取電壓Vcgr-tc。 對於直接鄰近該選擇字線之字線WLn-Ι及WLn+i中之任 何一者或兩者，所施加之讀取電壓未經溫度補償，或經溫 度補償一減小之量，例如，與施加至其他非選擇字線之溫 • 度補償相比一明顯減小之量。一對特定記憶體裝置之最優 φ. 補償可藉由測試來確定。合意之情形係因選擇儲存元件與 鄰近儲存元件之間的寄生電容通路而對字線WLn—i及 WLn+Ι實施不同於其他字線之處理。亦即，一施加至鄰近 儲存元件之Vread之溫度補償電壓可以電容方式耦合至選 • 擇儲存元件，從而將其臨限電壓偏移得更高。特別對於上 ，- 述針對每一程式化狀態採用多個讀取位準之讀取/驗證技 術，此可能成問題。此外，合意之情形係關於溫度補償以 彼此不同之方式來處理字線WLn-Ι及WLn+Ι。 φ 圓17係一解釋在讀取/驗證操作期間某些波形之行為之 時序圖，其甲選擇字線直接鄰近一源極側選擇閘極。波形 SGD、SGS(選項1)及SGS(選項2)與圖I5a中相同。選擇BL 及源極波形（未繪示）亦與圖15a中相同β此處，選擇字線 WL0直接鄰近源極側選擇閘極。如所提及，對於某些讀 取/驗證技術，合意之情形係不將溫度補償用於施加至鄰 近選擇儲存元件之電晶體之讀取電壓。此等鄰近電晶體在 —側上包括源極側選擇閘極而在另—側上包括與和相關 聯之儲存元件。因此，在一種可能之方法中，所施加之電 12I185.doc 1336081 壓未經溫度補償，或溫度補償一較施加至其他非選擇字線 及另一選擇閘極（其不直接鄰近選擇儲存元件之汲極側選 擇閘極）之補償為少之量。特定而言，Vsgs可施加 Vread-tc可施加至WL0及WL2至紅3 1，Vread可施加至 WL1，且Vsgd-tc可施加至SGD。 圖18係一解釋在讀取/驗證操作期間某些波形之行為之 時序圖，其令選擇字線直接鄰近一汲極侧選擇閘極。波形 SGD、SGS(選項1)及SGS(選項2)與圖15a中相同。選擇BL 及源極波形（未繒'示）亦與圖15a中相同。此處，選擇字線 WL3 1直接鄰近汲極側選擇閘極，如所提及，對於某些讀 取/驗證技術，合意之情形係不將溫度補償用於施加至鄰 近選擇儲存元件之電晶體之讀取電壓。此等鄰近電晶體在 側上包括沒極側選擇閘極而在另一側上包括WL3〇。因 此，在一種可能之方法中，所施加之電壓未經溫度補償， 或溫度補償一較施加至其他非選擇字線及另一選擇閘極 (不直接鄰近該選擇儲存元件之源極側選擇閘極）之補償為 少之量。特定而言，Vsgs-tc可施加至SGS，Vread-tc可施 加至WL0至WL39 ’ Vread可施加至WL30，且Vsgd可施加 至SGD。因此，在圖17及圖18之方法中，可分別根據鄰近 儲存元件是否經選擇或未經選擇而將施加至一個或兩個選 擇閘極之電壓設定至不同之位準，例如一未經溫度補償之 位準或經補償之位準。 圖19係一流程圖，其闡述一種用於程式化非揮發性記憶 體之方法之一實施例。於某些實施方案中，儲存元件於程 -44· 121185.doc 1336081 式化之前被擦除（以塊或其他單元為單位）。於步驟19〇〇 中，控制器發出一"資料載入，，命令而控制電路31〇接收輪 入。於步驟1905中，將指定頁面位址之位址資料自控制器 或主機輸入至解碼器3 14。於步驟191〇中，將已定址頁面 之一程式化資料頁面輸入至一資料緩衝器以供程式化。將 該資料鎖存於適宜之鎖存器組中。於步驟1915中，控制器 向狀態機312發出一"程式化"命令。 在由"程式化"命令觸發後，使用施加至適宜字線的圖13 之步階式脈動1310、1320、1330、1340、1350、…將在步 驟1910中鎖存之資料程式化至狀態機312控制之選擇儲存 兀件中。於步驟1920中，將程式化電塵Vpgm初始化成開 始脈動（例如12伏或另一值）並將狀態機312維持之程式化計 數器PC初始化成〇。於步驟1925中，將第一外帥脈動施加 至選擇字線以開始程式化與選擇字線相關聯之儲存元件。 右邏輯"0”儲存於特定資料鎖存器中，此以指示程式化對 應之儲存元件，則將對應位元線接地。另一方面，若邏輯 "1 ”儲存於該特定鎖存器中，此指示對應之儲存元件仍保 持在其當前資料狀態中，則將對應位元線連接至以禁 止程式化。 於步驟1930中，如所論述，使用經適宜溫度補償之電壓 及未經溫度補償或經溫度補償一減小之量之電壓$驗證選 擇儲存7L件之狀態。若偵測到一選擇儲存元件之目標臨限 電壓已達到該適宜位準，則將儲存於對應資料鎖存器中之 貝料改變為邏輯"1"。若偵測到該臨限電壓尚未達到該適 121185.doc -45- 1336081 宜位準，料改㈣存於該對應f料鎖存^巾之資料。以 此方式’無需程式化H儲存於其制資料鎖存器中 之邏輯”1"之位元線。當所有資料鎖存器皆儲存邏輯τ 時，該狀態機（藉由上述經連線”或"類型之機制）知曉所有 選擇健存元件皆已程式化。於步驟⑽中，檢查該等資料 鎖存器是否均儲存有邏輯T。若如此，則該程式化過程 完成且因所有選擇儲存元件皆經程式化及驗證而係成功。

於步驟mo中報告"通過"狀態。於一實施例中，如先前參 照圖15-18所述，步驟193〇之驗證包括將經溫度補償之電 壓提供至-個或多個非選擇字線，並提供至一個或多個選 擇閘極。

右於步驟1935十確定並非所有資料鎖存器皆儲存邏輯 "1" ’則該程式化過程繼續。於步驟1945中，對照程式化 限制值PCmax檢查程式化計數器pc。程式化限制值之一實 例為二十，但亦可使用其他數量^若程式化計數Pc不小 於PCmax，則程式化過程已失敗並於步驟中報告，失 敗”狀態。若程式化計數器PC小於pCmax，則Vpgm位準增 加步長並於步驟1955中增量程式化計數器PC。於步驟1955 後，該過程循環回至步驟1925以施加下一 Vpgm脈動。 出於例證及說明之目@，上文已對本發明進行了詳細說 明。本文不帛欲包羅無遺《將本發明限制於所揭*之精確 形式。根據上文之教示亦可作出許多種修改及改變。所述 實施例之選擇曰在最佳地解釋本發明之原理及其實際應 用藉以使其他熟習此項技術者能夠以適合於所構想具體 121185.doc -46 - 1336081 應用之各種實施卿式及❹各種似來最佳地利用本發 月本發明之範缚意欲由隨附申請專利範圍來界定。 【圖式簡單說明】 圖1係一 NAND串中之俯視圖。 圖2係NAND串之等效電路圖。 圖3係NAND串之剖視圖。 圖4係一 NAND快問儲存元件陣列之方塊圖。 圖5係一非揮發性記憶體系統之方塊圖。 圖6係一非揮發性記憶體系統之方塊圖。 圖7係一繪示一感測塊之一實施例之方塊圖。 圖8圖解說明-記憶體陣列組織成所有位元線記憶體架 構之塊之組織形式之實例。 圖9圖解說明一記憶體陣列組織成奇偶記憶體架構之塊 之組織形式之實例。 圖10繪示一實例性臨限電壓分佈組。 圖11繪示一實例性臨限電壓分佈組。 圖12A-C顯示各種臨限電壓分佈並闡述一用於程式化非 揮發性記憶體之過程。 圖13係一在程式化期間施加至非揮發性儲存元件之控制 閘極之實例性波形。 圖14圖解說明一臨限電壓隨溫度及字線位置之變化。 圖15a係一解釋在讀取/驗證操作期間某些波形之行為之 時序圖，其中將經溫度補償之電壓施加至所有非選擇字線 並施加至兩個選擇閘極。 121185.doc •47· 1336081 圖15b繪不圖15a之時序圖，其中根據字線位置將不同之 經溫度補償電壓施加至選擇字線。 圖16係一解釋在讀取/驗證操作期間某些波形之行為之 時序圖，其中將經溫度補償之電壓施加至除直接鄰近選擇 子線之子線以外的所有非選擇字線，並施加至兩個選擇閘 極0 圖17係一解釋在讀取/驗證期間某些波形之行為之時序 圖’其中選擇字線直接鄰近一源極側選擇閘極。 圖18係一解釋在讀取/驗證期間某些波形之行為之時序 圖’其中選擇字線直接鄰近一汲極側選擇閘極。 圖19係一流程圖，其闡述一用於程式化非揮發性記憶體 之過程之一實施例》 【主要元件符號說明】 100 電晶體 100FG 浮動閘極 100CG 控制閘極 102 電晶體 102FG 浮動閘極 102CG 控制閘極 104 電晶體 104CG 控制閘極 104FG 浮動閘極 106 電晶體 106CG 控制閘極 121185.doc .48 1336081 106FG 浮動閘極 120 電晶體 120CG 控制閘極 122 電晶體 122CG 控制閘極 126 汲極端子 128 N+摻雜層 130 N+摻雜擴散區 132 N+摻雜擴散區 134 N+摻雜擴散區 136 N+摻雜擴散區 138 N+摻雜擴散區 140 p井區 150 NAND 串 204 源極線 206 位元線 286 記憶體裝置 298 記憶體晶粒 300 記憶體陣列 310 控制電路 312 狀態機 314 晶片上位址解碼器 315 溫度補償控制 316 功率控制模組 121185.doc -49- 1336081 318 線 320 資料匯流排 330 解碼器 330A 列解碼器 330B 列解碼器 350 控制器 360 解碼器 360A 行解碼器 360B 行解碼器 365 讀取/寫入電路 365A 讀取/寫入電路 365B 讀取/寫入電路 370 感測電路 372 匯流排 380 感測模組 382 位元線鎖存器 390 共用部分 392 處理器 393 輸入線 394 資料鎖存器 396 I/O介面 400 感測塊 1250 臨限電壓分佈 1300 波形 121185.doc -50- 1336081

1310 1312 1320 1322 1330 1332 1340 1342 1350 1352 1410 1420 1430 1440 1450 A B B' C E 共用部分 驗證脈動組 共用部分 驗證脈動組 共用部分 驗證脈動組 共用部分 驗證脈動組 共用部分 驗證脈動組 線 線 線 線 線 狀態 狀態 狀態 狀態 狀態 121185.doc •51 ·

Claims (1)

1336081 第096119150號專利申請案 ~ -----—_ 中文申請專利範圍替換本(99年8月）f左沒A本 十、申請專利範圍： ------ ‘， 1. 一種非揮發性儲存系統，其包括： * 一組非揮發性儲存元件；及 -個或多個電路，其藉由複數個控制線與該組非揮發 性儲存元件通信，該一個或多個電路&)將至少一第一電 壓施加至一選擇控制線以確定至少一與該選擇控制線相 關聯之第-非揮發性儲存元件之一程式化狀態，及⑻在 一其中施加該至少該第一電壓之時間之至少一部分期 # 間’將一經溫度補償之電壓施加至至少-與該組非揮發 性儲存元件相關聯之第一非選擇控制線。 2. 如請求項丨之非揮發性儲存系統，其中： • 該一個或多個電路將一系列該等第一電壓施加至該選 擇控制線以確定該至少該第—非揮發性儲存元件之該程 式化狀態，該經溫度補償之電壓係在將該系列第一電壓 中之每一第一電壓施加至該選擇控制線時施加。 3. 如請求項1之非揮發性儲存系統，其中： 籲 肖經溫度補償之電壓之-位準係根據該至少該第一非 選擇控制線在該複數個控制線中之一相對位置而設定。 4. 如請求項1之非揮發性儲存系統，其中： 在-其中施加該至少該第一電壓之時間之至少該部分 期間，該-個或多個電路將一電壓施加至一直接鄰近該 選擇控制線之第二非選擇控制線，該電麼未經溫度補償 或經溫度補償-相對於施加至該第—非選擇控制線之該 經溫度補償電壓之減小量。 121185-9908l8.doc 5.如請求们之非揮發性儲存系統，其中： 在/、中細加5亥至少該第一電壓之時間之至少該部分 ' ^個或夕個電路將一經溫度補償之電壓施加至 包括該至少一第-非揮發性儲存元件的-NAND串之至 少一個選擇閘極之一控制閘極。 6·如請求項1之非揮發性儲存系統，其中·· 次’’二度補償之電壓足以將與該至少該第一非選擇控 制線相關聯之非揮發性神元件維持在―導電狀態中。 7. 如請求項1之非揮發性儲存系統，其中： «玄至夕該第一電壓包括—讀取電壓，該讀取電壓用於 在》亥至乂。玄第-非揮發性儲存元件已程式化後讀取該至 少該第-非揮發性儲存元件之該程式化狀態。 8. 如請求項1之非揮發性儲存系統，其中： 該至少該第一雷懕白ii· _ BA. 电坚匕括一驗澄電壓，該驗證電壓用於 確定D亥至V 4第-非揮發性儲存元件是否已達到一所期 望之程式化狀態。 9. 如請求項1之非揮發性儲存系統，其中： s玄至少該第一電壓經溫度補償。 10. 如請求項1之非揮發性儲存系統，其中： 該至少該第-電壓係根據該選擇控制線在該複數個控 制線中之一相對位置來加以溫度補償。 11. 如請求項1之非揮發性儲存系統，其中： 該組非揮發性儲存元件包括多位準儲存元件。 12. —種用於操作非揮發性儲存器之方法，其包括： -2· 121185-990818.doc 將至少一第一電壓施加至一選擇字線以確定至少一與 該選擇字線相關聯之第一非揮發性儲存元件之一程式化 狀態，忒至少該第一非揮發性儲存元件設置於一組非揮 發性儲存元件中；及 在其中施加該至少該第一電壓之時間之至少一部分 J間，將一經溫度補償之電壓施加至至少一與該組非揮 發性儲存元件相關聯之第一非選擇字線。

13, 如請求項12之方法，其中： 將一系列該等第一電壓施加至該選擇字線以確定該至 少該第—非揮發性儲存元件之該程式化狀態，該經溫度 補償之電壓係在將該系列第一電壓中之每一第一電壓施 加至該選擇字線時施加。 14. 如請求項12之方法，其中： 根據該至少該第一非選擇字線在複數個與該組非揮發

性儲存元件相關聯之字線中之—相對位置來設定該經溫 度補償電壓之一位準。 15.如請求項12之方法，其進一步包括： 在一其中施加該至少該第一電壓之時間之至少該部分 期間，將一電壓施加至—直接鄰近該選擇字線之第二非 選擇字線，該電壓未經溫度補償或經量溫度補償一相對 於施加至該第-非選擇字線之該經溫度補償電壓之減小 之量。 16.如凊求項12之方法，其進一步包括： 之至少該部分 在一其中施加該至少該第一電壓之時間 121185-990818.doc 1336081 期間’將一經溫度補償之電壓施加至包括該至少該第— 非揮發性儲存元件的一 NAND串之至少一個選擇閘極之 一控制閘極。 17. 如請求項12之方法，其中： 該經溫度補償之電壓足以將與該至少該第一非選擇字 線相關聯之非揮發性儲存元件維持在一導電狀態中。 18. 如請求項^之方法，其中： β玄至少該第一電壓包括一讀取電壓，該讀取電壓用於 在及至少該第一非揮發性儲存元件已程式化後讀取該至 少該第一非揮發性儲存元件之該程式化狀態。 19. 如請求項12之方法，其中： 該至少该第一電壓包括一驗證電壓，該驗證電壓用於 確定該至少該第-非揮發性儲存元件是否已達到一所期 望之程式化狀態。 ’ 20. 如請求項丨2之方法，其中： 對忒至少該第一電壓進行溫度補償。 21. 如請求項1 2之方法，其中· 根據該選擇字線在複數個與該組非揮發性儲存元件 關如之子線中之-相對位置來對該至少該第一電壓 溫度補償。 121185-990818.doc