TWI313921B - Semiconductor device having a bond pad and method therefor - Google Patents

Description

1313921 玖、發明說明： 【發明所屬之技術領域】 此申請案為2002年3月13曰提出的美國專利申請案號 10/097,036之部份延續，其名為「具有接線墊之半導體裝置 及其方法」”Semiconductor Device Having A Bond Pad And

Method Therefor”，並授權給本受讓人。 此係關於共同申請之於2002年3月13日提出的美國專利 申請編號10/097,059，其名為「具有打線接合墊之半導體裝 置及其方法」，並授權給本受讓人。 本發明一般而言係關於半導體裝置，更特定而言係關於 具有接線墊之半導體裝置。 【先前技術】 在積體電路製造中，打線接合為一種被證實有效的，用 以連接一具有電子電路之半導體晶粒與一組件包裝上之接 針的方法。同時，在積體電路製造中，其逐漸成為更常用 於包裝成在一單一包裝中多個半導體晶粒，其中該多個半 導體晶粒可以為一堆疊的組態。在積體電路製造過程中， 在完成組件裝配前’測試該半導體晶粒的功能同樣是一種 通仃的做法。「探針測試」便是這樣一種用以測試半導體之 方法，其中-探針接觸通常用作-晶粒上之接線塾的機械 與電介面。 舉例來說，使用一機械介面（例如探針頭）所產生之一 題是：當對該晶粒進行打線接合時’會損壞或污染該等 線塾，從而阻礙在該接線墊與包裝接針之間形成;的 89343-951107.doc 1313921 連接。此問題在當目前深次微米半導體技術的接線墊幾何. 特性更小時而更加地嚴重。接線墊幾何的減小包括較小的* 打線接合會形成在較小的接線墊上。此會增加已經被一探 針接觸造成損害的接線墊之品質及可靠度的考慮。當接線 墊尺寸減少時，由於一探針接觸對於該接線墊所造成的損 壞比例即會增加。另一個關於接線墊幾何減小的問題是， 該等接線墊之間的間隙對於使用傳統上使用嚴格探針測試 的方法將會過小’例如懸臂樑探針頭。 因此，有需要一種方法來進行探針測試晶粒，但不會造 成不可靠的打線接合連接，並可保證對於小型接線墊及該 等接線墊之微細間距空隙之健全的探針晶粒測試。其亦有 需要-種方法來在-單-包裝中提供電連接到多個晶粒。 在許多例子中’其有需要來滿足先前的條件，而不會明顯 地影響晶粒尺寸，藉以降低成本。 【發明内容】 此申請案已於2002年11月26曰提出美國專利申請，申請 案號為 10/304,416。 一般而言，本發明係提供一具有複數個接線墊之積體電 路。該等複數個接線墊均具有一探針區域與一打線接合區 域’兩者實質上不重疊而是鄰#。在一項具體實施例中， 一接線墊延伸至有效電路及/或該積體電路之電子互連層 上方。該接線墊之全部或一部分延伸至該等互連層上方， 而該接線墊之一部分可形成於一鈍化物層上方，並與一最 終金屬層墊連接。在-項具體實施例中，該接線墊係由銘 89343-951107.doc 1313921 製成’而最終金屬層墊則係由銅製成。 將該探針區域與該打線接合區域分開，且在有效電路上 方形成該接線墊的方式具有數項優點。在接線墊之間需要 非常精確間距之應用中，該探針區域與打線接合區域可交 錯排列，以有效增加該等探針區域之間的距離。藉由將該 探針區域與該打線接合區域分開，該打線接合區域就不會 被探針測試所破壞，從而使打線接合更為可靠。此外，在 該有效電路上方形成該接線墊（包括金屬互連層）使該積體 電路可更小。 在本發明另一具體實施例中，該等複數個接線墊中每一 個均具有一第一打線接合區域及一第二打線接合區域，其 皆實質上不重疊而相鄰接。在一項具體實施例中，該等接 線墊延伸至有效電路及/或該積體電路之電子互連層上 方。該接線墊之全部或一部分延伸至該等互連層上方，而 該接線墊之一部分可形成於一鈍化物層上方，並與一最終 金屬層墊連接。在一項具體實施例中，該接線墊除了該第 一及第一打線接合區域之外，亦可包括一探針區域。 在每個接線墊中提供多個打線接合區域之能力可允許多 個打線接&連接到每個接線墊。此可允許在積體電路晶粒 之間更為有效率的打線接合連接，不論其是否為一堆疊的 組態或彼此相鄰接。同時，藉由將該探針區域與該打線接 合區域分開，該接線墊區域就不會被探針測試所破壞，從 而使打線接合更為可靠。此外，如上所述，在該有效電路 上方形成該接線墊（包括金屬互連層）使該積體 電路可更小。 89343-951107.doc 1313921 【實施方式】 圖1所示為根據本發明之接線墊10的上視圖。接線墊1〇 係分成為一探針區域14與一打線接合區域12，如虛線所 不。打線接合區域12與探針區域14係根據需要佈置及確定 尺寸，以容納打線接合與探針工具的尺寸與精確度。在所 述的具體實施例中，打線接合區域12顯示出小於該探針區 域14。在其它具體實施例中，該等區域的大小可以不同。 接線墊10可設計成不同的半導體裝置，其具有如圖2、3 及4所不之不同的橫截面。請注意到相同或類似的元件在所 有圖面中係以相同的參考編號來標示。同時亦注意這些圖 面並未依比例繪製。圖2所示為根據本發明另一具體實施例 之半導體裝置20的橫截面圖。半導體裝置2〇具有一邊緣或 周界25、鈍化物層18、接線墊1〇、互連區域24及有效區域 或基板26。該接線墊10具有打線接合區域12及探針區域14 (如圖1)，其位置相對於周界25。互連區域24包括金屬層28、 30及32，用於導引電源、接地、信號及半導體裝置2〇之不 同組件之間的其它線。如圖2所示，金屬層28 (以下稱之為 最終金屬層28)’其位置係靠近於該半導體裝置2〇之表面， 亦包括接線墊10，其中探針及打線接合係用來構成連接到 位在半導體裝置20外部之一裝置（未示出）。該互連區域24 之金屬層可以使用通道來彼此互連。互連金屬層S2係透過 接點來電連接到有效區域26。 半導體裝置20係利用傳統製造技術，以在有效區域％或 基板内形成電子電路。該等電子電路可用於各種積體電路 89343-95I107.doc 1313921 應用，例如像是通訊、運輸、—般計算或娛樂。在所說明 的具體實施例中，金屬層28、3()及32由導電材料製成，例 如鋁、銅或金。在其它具體實施例中，金屬層可能更多或 更少。接線墊10係形成為最終金屬層28的一部份。在形成 金屬層28之後，鈍化物層18係沉積在該半導體裝置的表面 之上。鈍化物層18中具有―，如在接線㈣上方所示， 用以電接觸，如在半導體裝置2()與_包裝上之接針之間的 電接觸。 接線墊10係由一相當厚之銅層所構成。在一項具體實施 例中，該銅層的厚度約在o·^.曝米之間。測試結果顯示 該接線墊ίο足夠牢固，可承受一打線接合工具之衝擊，且 可形成於互連層24上方，而不損壞互連層24與有效區域％ 之任何底部電路，如圖2中之顯示。 圖3所示為根據本發明另一具體實施例之半導體裝置μ 的橫截面圖。半導體裝置34具有一邊緣或周界25、鈍化物 層18、互連區域24、有效區域26及一接線墊36。接線墊36 包括最終金屬層墊16及鋁墊層35。鋁墊層35包括打線接合 區域38及探針區域37。鋁墊層35之厚度約在0·5到2 〇微米之 間。接線墊36之位置係相對於半導體裝置34之周界25，並 藉由一阻障層22與該最終金屬層墊16隔開。接線墊刊之佈 置及大小可容納探針區域37及打線接合區域38 ^ 半導體裝置34受到了製造技術及材料，如圖2之半導體裝 置20所述。此外’阻障層22係形成在鈍化物層18之上，以 提供最終金屬層墊16與接線墊36之間，和接線整36與鈍化 89343-951107.doc -10- 1313921 物層18之間的—擴散阻障及黏結層。在沉積了阻障層22之 後紹塾層35即沉積在阻障層22之上。阻障層^及銘塾層 35即被圖案化來形成探針及打線接合區域所需要的最終形 狀與大小。在所述之具體實施例中，鋁墊層35係由鋁製成， 但在其他具體實施例中，㈣層35可由其他導電材料製 成。此外，該互連區域24之金屬層28、3〇與32以及最終金 屬層塾16由銅製成。在其它具體實施例中，其它的導電材 料可用於接線墊36、最終金屬層墊16及金屬層28、3〇及32。 舉例而言’金屬層28、3〇及32及最終金屬層塾16可由銘或 金製造，而最終金屬層墊16可包括金。此外，在所述之具 體實施例中’阻障層22係、由组製成。但在其他具體實施例 中，阻障層22可能係任何材料製成，用以在不同的相鄰材 料之間形成一擴散阻障與黏結層。擴散及阻障材料之實例 為氮化鈕、鈦、氮化鈦、鎳、鎢、鎢鈦合金或氮化矽鈕。 接線墊36之鋁層墊35與最終金屬墊16係分別由較厚之鋁 與銅層所構成。因此，該接線墊36足夠牢固，可承受一打 線接合工具之衝擊’且可形成於互連層24上方，而不致損 壞互連層24與有效區域26之任何底部電路，如圖3所示。 圖4所示為根據本發明另一具體實施例之半導體裝置4〇 的橫截面圖。半導體裝置40具有一邊緣或周界25、鈍化物 層18、互連區域24、有效區域26及接線墊44。接線墊44包 括銘塾45及最終金屬塾42。最終金屬塾42係形成為最終金 屬層28的一部份。接線墊44之位置係相對於半導體裝置4〇 之周界25，定與一探針區域及一打線接合區域隔開，如圖4 89343-951107.doc 1313921 之垂直虛線所示。鋁墊45係由一阻障層43與該最終金屬層 墊42隔開。 半導體裝置4〇接受到如圖2及圖3所示之製造技術及材 料。但是，於圖4的裝置中’該接線墊44的一部份延伸到鈍 化物層18之上，及底部有效電路26及/或互連區域24，且剩 餘的部份係在鈍化物層1 8中的一開口處連接到該最終金屬 層墊42。如上所述’接線墊44係分為一打線接合區域及一 探針區域。該探針區域係在接線墊1〇之延伸到鈍化物層18 上，並在互連區域24之電互連層28、30及32的部份之上。 s亥打線接合區域係形成在連接到該最終金屬層墊42之接線 墊44的部份上。該打線接合區域可足夠堅固來承受一打線 接合工具的撞擊，而不會損傷會使底部電路變形，並亦可 形成在互連區域24之金屬層之上。 藉由延伸該探針區域於鈍化物層18之上方，該最終金屬 層墊42之尺寸不受影響’而該接線墊44之尺寸卻能在不增 加該半導體裝置總尺寸的情況下得以增加。同時，因為該 最終金屬層墊42並未用於探針測試或打線接合，該最終金 屬層墊42之大小與形狀，及在鈍化物層18中開口的大小與 形狀’僅受限於提供一電連接到接線墊44所需要的面積。 在其它具體實施例中，可有複數個較小的最終金屬層墊及 相對應的鈍化物開口，其共同提供了充份的電連接到接線 墊44。因為接線墊44延伸到鈍化物層丨8之上，且該最終金 屬層墊42的大小不受到影響，在佈置探針及打線接合區域 時有更多的彈性。例如，在其他具體實施例中，該探針區 89343-951107.doc •12· 1313921 域與打線接合區域就不一定要鄰接。 】接線墊44可由銘製成’而該等最終金屬層墊仰可由銅 製成除了分隔该探針區域與該打線接合區域以使打線接 合更可靠以外，在該鈍化物層18上方探測消除了因疏忽而 曝蕗最、.’、金屬層塾42之銅的風險。曝露的銅會立即氧化， 並對於打線接合產生一不可靠的表面。 圖5所不為根據本發明一具體實施例之半導體裝置⑽的 上視圖。積體電路60包括複數個類似於圖1所示之接線墊的 接線墊，並可根據圖2或圖3所示之具體實施例來建構。積 體電路6G包括複數個接線墊62_65，其沿著該積體電路⑽之 邊緣61形成。在該複數個接線墊中每個之上的虛線代表在 一鈍化物層中形成的一開口66。每個接線墊係區分成探針 區域及打線接合區域，如圖丨所述。在每個接線墊上由一橢 圓所界定的區域為通常用於代表探針測試的區域，而在每 個接線墊上由一圓形所界定的區域通常代表打線接合的區 域。該等複數個接線墊係相對於周界61來配置。該等打線 接合區域係比每個接線墊之探針區域更為靠近周界61。相 鄰接線墊之打線接合區域係維持在一條線上，並與邊緣61 成一相等的距離。類似地，相鄰接線墊之探針區域係維持 在一條線上，並與邊緣61成一相等的距離。在其它具體實 施例中，探針區域及打線接合區域可以互換。 圖6所示為根據本發明另一具體實施例之半導體袭置7〇 的上視圖。積體電路70包括複數個類似於圖j所示之接線塾 的接線墊，並可根據圖4所示之具體實施例來建構。積體電 89343-951107.doc -13- 1313921 路70包括複數個接線墊72_75，其沿著該積體電路7〇之邊緣 71形成。在該複數個接線墊中每個之上的虛線代表在一鈍 化物層中形成的一開口 76»每個接線墊係區分成探針區域 及打線接合區域，如圖1所述。在每個接線墊上由一橢圓所 界定的區域為通常用於代表探針測試的區域，而在每個接 線塾上由一圓形所界定的區域通常代表打線接合的區域。 該等複數個接線墊係相對於周界71來配置。該等打線接合 區域係比每個接線墊之探針區域更為靠近周界71。相鄰接 線墊之打線接合區域係維持在一條線上，並與邊緣71成一 相等的距離。類似地，相鄰接線墊之探針區域係維持在一 條線上，並與邊緣71成一相等的距離。在其它具體實施例 中’探針區域及打線接合區域可以互換。 該等接線墊72至75之一部分係形成於該鈍化物層之上’ 且該等接線墊之一部分係形成於該最终金屬層墊之上，如 圖4所示。 圖7所示為根據本發明另一具體實施例之半導體裝置 的上視圖。積體電路8〇包括複數個類似於圖丄所示之接線墊 的接線墊，並可根據圖2或圖3所示之具體實施例來建構。 積體電路80包括複數個接線墊82_85，其沿著該積體電路8〇 之邊緣81形成。在該複數個接線墊中每個之上的虛線代表 在一鈍化物層中形成的一開口86。每個接線墊係區分成探 針區域及打線接合區域，如圖丨所述。在每個接線墊上由一 橢圓所界定的區域為通常用於代表探針測試的區域，而在 每個接線墊上由一圓形所界定的區域通常代表打線接合的 89343-951107.doc • 14· 1313921 區域。該等複數個接㈣之尺寸-般為相同，且置於離周 界8 1 —等距離處。 該等探針區域（以橢圓形表示）係以—交錯的形式形成在 該等打線接合區域（圓形）之相反側上，而該等打線接合區域 係維持在—條線上而與積體電路8()之—邊緣81成等距離。 同時，每個接線墊之中心可維持在與邊緣81成等距離的一 條線上。實質上所有的接線塾82_85皆形成在該最終金屬層 墊之上，如圖3所示。 藉由交錯或交替該等探針區域，探針區域之間的距離可 以增加，而允許更為嚴格的探針測試在非常微細間距的裝 置中’並有彈性來使用多種探針技術，例如像是懸臂襟及 垂直探針技術β目前的探針技術不能夠支援在一指定最小 間距以下的一墊間距，纟中間距代表墊之間的距離。藉由 加長該等接線墊並交錯該等探針區域，目前的探針技術可 以延伸到具有較小間距的墊、維持該等打線接合區域在一 條線上可以使得該打線接合設備的程式更為簡單。請注意 在其它具體實施例中，該等探針區域及該等打線接合區域 可以互換。 圖8所示為根據本發明另一具體實施例之半導體裝置9〇 的上視圖。積體電路90包括複數個類似於圖丨所示之接線墊 的接線墊，並可根據圖4所示之具體實施例來建構。積體電 路90包括複數個接線墊92-95，其沿著該積體電路9〇之邊緣 91形成。在該複數個接線墊中每個之上的虛線代表在一鈍 化物層中形成的一開口 96。 89343-951107.doc •15· 1313921 圖8之接線墊的配置係相同於圖7之接線墊的配置，除了 在該鈍化物層中的開口 96較小，且僅環繞每個打線接合區 域，其通常以一圓形表示。該等探針區域係以一橢圓表示， 並父錯放置，如上述圖7所示。同時，該等探針區域係延伸 到半導體裝置9〇之純化物層之上。 圖9所示為根據本發明另一具體實施例之半導體裝置^ 的上視圖。積體電路100包括複數個類似於圖丨所示之接線 墊的接線墊’並可根據圖2或圖3所示之具體實施例來建 構。積體電路100包括複數個接線墊丨〇2_ 1 〇5，其沿著該積 體電路100之邊緣101形成。在該複數個接線墊中每個之上 的虛線代表在一鈍化物層中形成的一開口丨〇6。 在該鈍化物層中的開口 1〇6環繞每個該等接線墊1〇2_1〇5 之該打線接合區域（圓形）及探針區域（橢圓）。該等接線墊係 以交錯方式配置’其中接線墊102及1〇4係放置在比接線墊 103及105距離周界1〇1較遠的位置。同時，每個該等接線墊 之探針Εϊ域係如上述圖7及圖8所示。此外，每個塾之打線 接合區域係配置成與周界1〇 i相等距離。 圖9之接線墊較圖8之接線墊更短，因為不用於探針測試 或打線接合之區域已移除。由該等接線墊之移除部分所提 供的空間，可在§亥半導體裝置上提供更多表面積，用以在 該積體電路上容納更多特徵或接線墊。 圖10所示為根據本發明另一具體實施例之半導體裝置 110的上視圖。積體電路110包括複數個類似於圖1所示之接 線墊的接線墊’並可根據圖4所示之具體實施例來建構。積 89343-951107.doc •16- 1313921 體電路110包括複數個接線墊112-115，其沿著該積體電路 110之邊緣111形成。在該複數個接線墊中每個之上的虛線 代表在一純化物層中形成的一開口 11 6。 接線墊112-115係以交錯方式配置，其中接線墊112及114 係位在比接線墊113及115距離周界111較遠的位置。同時， 每個該等接線墊之探針區域係被交錯配置，如上述圖7、圖 8及圖9所示。此外’每個墊之打線接合區域係配置成與周 界111相等距離。 該鈍化物層内之開口 116較小，且僅圍繞各打線接合區域 (通常以圓表示）。該等探針區域係延伸至該半導體裝置HQ 之鈍化物層上。 圖11所示為根據本發明另一具體實施例之半導體裝置 120的上視圖。積體電路120包括複數個類似於圖丨所示之接 線墊的接線墊’並可根據圖2或圖3所示之具體實施例來建 構。積體電路120包括複數個接線墊122_丨25，其沿著該積 體電路120之邊緣121形成。在該複數個接線塾中每個之上 的虛線代表在一鈍化物層中形成的一開口 126。每個接線墊 係區分成探針區域及打線接合區域，如圖丨所述。在每個接 線墊上由一橢圓所界定的區域為通常用於代表探針測試的 區域，而在每個接線墊上由一圓形所界定的區域通常代表 打線接合的區域。該複數個接線墊係相對於周界121來配 置。在圖11的具體實施例中，該等探針區域與該等打線接 合區域皆被交錯。 圖I2所不為根據本發明另一具體實施例之半導體裝置 89343-951107.doc -17- 1313921 130的上視圖。積體電路130包括複數個類似於圖1所示之接 線墊的接線墊，並可根據圖4所示之具體實施例來建構。積 體電路130包括複數個接線墊132-135，其沿著該積體電路 130之邊緣131形成。在該複數個接線塾中每個之上的虛線 代表在一鈍化物層中形成的一開口 136。每個接線墊係區分 成探針區域及打線接合區域，如圖1所述。在每個接線墊上 由一橢圓所界定的區域為通常用於代表探針測試的區域， 而在每個接線墊上由一圓形所界定的區域通常代表打線接 合的區域。該複數個接線墊係相對於周界131來配置。在圖 12的具體實施例中，該等探針區域與該等打線接合區域皆 被交錯。同時’該等探針區域係形成於該鈍化物層之上。 圖13所示為根據本發明另一具體實施例之半導體裝置 140的上視圖。積體電路14〇包括複數個類似於圖^斤示之接 線墊的接線墊，並可根據圖2及圖3所示之具體實施例來建 構。積體電路140包括複數個接線墊142_145，其沿著該積 體電路140之邊緣141形成。在該複數個接線墊中每個之上 的虛線代表在一鈍化物層中形成的一開口 14。在各接線墊 上由-橢圓所界定之區域係、通常指^用於探針測試之區 域，而各接線墊上由-圓形所界定之區域係通常指定用二 打線接合之區域。該等打線接合之長轴方向平行於链 則目鄰的接線墊之打線接合區域與探針區域係維=緣 條線上而與邊緣141相等距離。因為該等接線塾 向平行於該邊緣，該等接㈣之整體高度在 ^之方 線接合區域及搜斜F β ’维持隔開打 探針Q域時可以降低，因為積體電路並不受 89343-951107.doc -18- 1313921 限於塾。 圖14所不為根據本發明另一具體實施例之半導體裝置 150的上視圖。積體電路15〇包括複數個類似於圖丨所示之接 線墊的接線墊，並可根據圖4所示之具體實施例來建構。積 體電路150包括複數個接線墊152_155，其沿著該積體電路 150之邊緣151开；>成。在該複數個接線墊中每個之上的虛線 代表在一鈍化物層中形成的一開口 156。在各接線墊上由一 橢圓所界定之區域係通常指定用於探針測試之區域，而各 接線墊上由一圓形所界定之區域係通常指定用於打線接合 之區域。該等打線接合之長軸方向平行於該邊緣151。相鄰 的接線墊之打線接纟區域與探針區域係維持在一條線上而 與邊緣151相等距離。因為該等接線墊之長軸之方向平行於 該邊緣151，該等接線墊之整體高度在#維持隔開打線接合 區域及探針區域時可以降低，因為積體電路並不受限於 塾。在圖14巾，該等探針區域係形成於钱化物層之上。 圖15所示為根據本發明另一具體實施例之接線墊2〇〇的 上視圖。接線墊200分為一第一打線接合區域2〇2與一第二 打線接α區域204，如虛線所示。打線接合區域2〇2與打線 接合區域204係根據需要佈置及確定尺寸，以容納打線接合 工具的尺寸與精確度。在所示的具體實施例中，打線接合 區域202係顯示為具有與打線接合區域2〇4相同的大小。在 其它具體實施例中，該等區域可具有不同的大小。 接線墊200可設計在不同的半導體裝置中，例如像是在具 有圖16所示之橫截面的半導體裝置216中。如上所述，可注 89343-951107.doc •19- 1313921 思到在所有圖面中使用到相同或類似的元件皆給與相同的 參考編號。同時亦注意這些圖面並未依比例緣製。圖“所 不為根據本發明另-具體實施例之半導體裝置216(其亦可 稱之為積體電路216)之橫截面圖。半導體裝置216具有—邊 緣或周界25、鈍化物層18、互連區域24及有效區域％，及 接線塾200。接線墊包括㈣川及最終金屬層㈣6。 最終金屬層墊206係形成為最終金屬層28的一部份。因此在 -具體實施财，接線㈣〇可Μ製成，而該最終金屬層 墊206可由銅形成。接線墊2〇〇之位置係相對於半導體裴置 216的周界25，並由一垂直虛線分為兩個打線接合區域，如 圖16所示。在圖16所示的具體實施例中，鋁塾21〇係由一阻 障層212與該最終金屬層墊2〇6隔開，其可在最終金屬層墊 206與鋁墊210之間，及鋁墊21〇與鈍化物層18之間提供—擴 散阻障及黏結層。但是，請注意在其它具體實施例中，阻 障層212可以不存在。舉例而言，在當最終金屬層墊2〇6由 鋁而非鋼所形成時，即不需要阻障層212。同時可注意到接 線墊200可由任何可以打線接合的導電材料形成，例如像是 銘、銅及金。 半導體裝置216係接受到如圖4所示的製造技術及材料。 如圖4所示，在圖16的裝置中，該接線墊2〇〇之一部份延伸 到鈍化物層18及底部有效電路26及/或互連區域之上，而其 餘的部份則在鈍化物層1 8中的一開口處連接到最終金屬層 墊206。如上所述，接線墊2〇〇係分為打線接合區域2〇2及打 線接合區域204»在所示的具體實施例中，打線接合區域2〇4 89343-951107.doc -20- 1313921 係形成在接線墊200的連接到該最終金屬層墊2〇6之該部份 上，而打線接合區域202形成在鈍化物層18上。也就是說， 可注意到接線墊200之一部份係延伸到純化物層18之上。因 此，在一具體實施例中，不論打線接合區域2〇2或打線接合 區域204之一非周邊部份，或是打線接合區域2〇2或打線接 合區域204之大部份皆可位在鈍化物層18之上。例如在一具 體實施例中，僅有打線接合區域2〇4的一部份可形成在接線 墊200之連接到該最終金屬層墊2〇6的該部份上。在此具體 實施例中，所有的打線接合2〇2及該打線接合2〇4之其餘部 份皆蓋過鈍化物層18。另外，所有的打線接合2〇4及打線接 合202之一部份可形成在該接線墊2〇〇中連接到該最終金屬 層墊206之該部份上。在此具體實施例中，僅有該打線接合 202之剩餘部份會覆蓋鈍化物層丨卜在又其它的具體實施例 中，鈍化物層18可具有多個開口來曝露最終金屬層28，其 中接線墊200之多個部份（包括打線接合2〇4的部份、打線接 合202的部份，或兩者的部份）皆可連接到最終金屬層28。 請注意到延伸在鈍化物層18之上的打線接合區域可足夠 堅固來承受一打線接合工具的撞擊，而不會損壞，或使底 部鈍化物層1 8或電路變形。同時可注意到雖然圖丨5及丨6中 僅顯不之兩個打線接合區域，接線墊2〇〇可以形成為包括任 何數目的打線接合區域，但不限於僅有兩個。 藉由延伸該接線墊200於鈍化物層18之上方，該最終金屬 層墊206之尺寸不受影響，而該接線墊2〇〇之尺寸卻能在不 增加該半導體總尺寸的情況下得以增加。增加了接線墊2〇〇 89343-951107.doc •21 - 1313921 之尺寸可允許多個打線接合連接到一單一接線墊，其可用 於包裝多個積體電路晶粒在一起，如下述參考圖21所示。 同時’因為最終金屬層墊206並未用於打線接合，該最終金 屬層塾206之尺寸及形狀、在鈍化物層18中開口的尺寸及形 狀’皆僅限於提供一電連接到一接線墊2〇〇所需要的面積。 在其它具體實施例中，有複數個較小的最終金屬層墊及相 對應的鈍化物開口，其共同提供充份的電連接到接線墊 200。因為接線塾200延伸到純化物層is之上，且該最終金 屬層墊206之尺寸並不受到影響，在佈置打線接合區域中可 有更多的彈性。舉例而言，該等打線接合區域在其它具體 實施例中不需要鄰接。 圖17所示為根據本發明另一具體實施例之半導體裝置 230的上視圖。積體電路230包括複數個類似於圖15所示之 接線墊的接線墊’並可根據圖16所示之具體實施例來建 構。積體電路230包括複數個接線墊222-225，其沿著該積 體電路230之邊緣232形成。在該複數個接線墊中每個之上 的虛線代表在一鈍化物層中形成的一開口 22〇。每個該等接 線墊係分為多個打線接合區域（在此例中即為兩個區域），如 圖15所述。在每個接線墊上由一圓形所界定的區域通常係 為了打線接合來標示的區域。該複數個接線塾係相對於周 界232來配置。在所示的具體實施例中，該等接線墊係維持 在一條線上，而與邊緣232具有一相等距離。在其它具體實 施例中’每個該複數個接合墊可包括比圖17所示的只有兩 個要更多的打線接合區域。 89343-951107.doc -22- 1313921 該等接線塾222-225之—部份係形成在該鈍化物層之‘ 上且該等接線墊之一部份可形成在該最終金屬層之上，-如圖16所不。請注意當開口 22〇顯示為在整個該打線接合區 域之下，開口 220可用許多方式形成，如參考圖16所示。同 時’開口220可為任何尺寸或形狀。舉例而言，開口22〇可 大到整個接合塾222 ’或可小於所示。開口 22()亦可為任何 . 形狀命J如圓形、正方形等。另外，開口 22〇可包括接線塾 222之下的多個開口（可為任何尺寸或形狀）。亦可注意到， 其它的具體實施例可使用接線塾222_225之其它的組態。舉 _ 例而言’它們可用許多種方式來交錯、調整大小、佈置及 放置。舉例而§ ’圖7-14所示的組態亦可用於具有多個打 線接合區域，即使不存在探針區域。但是，如下所述，其 它的具體實施例可使用圖5_14之組態來用於具有多個打線 接合區域及一探針區域之接線墊（或多個探針區域）。 圖賴示為根據本發明另一具體實施例之接線塾_的 上視圖。接線墊300分為一探針區域3〇2、一第一打線接合 區域304及-第二打線接合區域3〇6,如虛線所示。打線接春 合區域304、306與探針區域3〇2係根據需要佈置及確定尺， 寸，以容納打線接合與探針工具的尺寸與精確度。在所* 、 的具體實施例中’打線接合區域3〇4所示為具有相同的尺 寸，並相鄰接於打線接合區域·。同時在所示的具體實施 例中，打線接合區域3〇4及3〇6係顯示成小於探針區㈣2。 但是在其它具體實施例中’該等區域的大小可以不同。同 時，在其它具體實施例中，探針區域302可為在打線接合區 89343-951107.doc -23· 1313921 域及打線接合區域3〇6之間，或可位在相鄰接於打線接《 合306之相對側上，而非相鄰接於打線接合3〇4。在其它具 體實紅例中，探針區域3〇2可同時鄰接於打線接合區域 及306，或僅鄰接於打線接合區域3〇4及之一。也就是 說，任何打線接合及探針區域的順序可用於形成接線墊 3〇〇。同時，雖然並未示出’接線墊3〇〇可視需要來包括任 何數目的打線接合區域及任何數目的探針區域，並可為任 何順序。 · 接線墊300可設計在不同的半導體裝置中，例如像是具有 _ 如圖19所示之橫截面的半導體裝置314中。圖19所示為根據 本發明另一具體實施例之半導體裝置314 (其亦可稱之為積 體電路3 14)的橫截面圖。半導體裝置3 14具有一邊緣或周界 25、鈍化物層18、互連區域24及有效區域％，及接線墊^⑼。 接線墊300包括鋁墊308及最終金屬層墊2〇6<>最終金屬層墊 206係形成為最終金屬層28的一部份。因此在一具體實施例 中，接線墊300可由鋁製成，而該最終金屬層墊2〇6可由銅 形成。接線墊300之位置係相對於半導體裝置3 14的周界 _ 25，並由一垂直虛線分為兩個打線接合區域3〇4及3〇6及一 . 探針區域302，如圖19所示。在圖19所示的具體實施例中，. 鋁墊308係由一阻障層310與該最終金屬層墊2〇6隔開，其可 在最終金屬層墊206與鋁墊308之間，及鋁墊308與鈍化物層 18之間提供一擴散阻障及黏結層。但是，請注意在其它具 體實施例中，阻障層310可以不存在。舉例而言，在當最^ 金屬層墊206由鋁而非銅所形成時，即不需要阻障層31〇。 89343-951107.doc -24- 1313921 同時可注意到接線墊200可由任何可以打線接合的導電材 料形成，例如像是鋁、銅及金。 半導體裝置314係接受到圖16所示之製造技術及材料。如 圖16所示，在圖19的裝置中，該接線墊3〇〇之一部份延伸到 鈍化物層18及底部有效電路26及/或互連區域24之上，且其 餘的部份係在鈍化物層18中的開口處連接到該最終金屬層 墊206。如上所述’接線墊300係分為探針區域3〇2、打線接 合區域304及打線接合區域306。在所示的具體實施例中， 打線接合區306係形成在接線墊3〇〇中連接到該最終金屬層 墊206之該部份上，而打線接合區域3〇4及探針區域3〇2形成 在接線墊300中延伸到鈍化物層18之上的該部份中（並在互 連區域24及有效區域26之電互連層28、30及32之上）。也就 是說’請注意到接線墊300之一部份延伸在鈍化物層丨8之 上。因此’在一具體實施例中，不論打線接合區域3〇4、打 線接合區域306或探針區域302之一非周邊的部份，或另外 打線接合區域304、打線接合區域306或探針區域302之大部 份可位在純化物層1 8之上。舉例而言，在一具體實施例中， 僅有打線接合區域3 06的一部份可形成在該接線塾3〇〇中連 接到該最終金屬層墊206之該部份上。在此具體實施例中， 所有的打線接合3 04、探針區域302及打線接合306的其餘部 份覆蓋鈍化物層18。另外，打線接合區域3 04及3 06及探針 區域302之任何部份可形成在該接線墊30〇中連接到該最終 金屬層墊206之該部份中，其中該其餘部份延伸在鈍化物層 18之上。在另外的具體實施例中，鈍化物層18可具有多個 89343-951107.doc •25- 1313921 開口來曝露最終金屬層28，其中接線墊300之多個部份可連 接到最終金屬層28。 請注意到延伸在純化物層1 8之上的打線接合區域3〇4及 306可足夠堅固來承受一打線接合工具的撞擊，而不會損 壞，或使底部鈍化物層18或電路變形。同時亦可注意到當 探針區域302形成在鈍化物層18之上，該探針工具的撞擊也 不會損壞鈍化物層18。 藉由延伸該接線墊300於鈍化物層18之上方，該最終金屬 層墊206之尺寸不受影響，而該接線墊300之尺寸卻能在不 增加該半導體總尺寸的情況下得以增加。增加了接線塾3 〇 〇 之尺寸可允許多個打線接合連接到一單一接線墊，其可用 於包裝多個積體電路晶粒在一起，如以下參考圖21所述之 細節，其仍可允許探針測試《同時，因為該最終金屬層墊 206並未用於探針測試或打線接合’該最終金屬層整2〇6之 大小與形狀，及在鈍化物層18中開口的大小與形狀，僅受 限於提供一電連接到接線墊300所需要的面積。在其它具體 實施例中’可有複數個較小的最終金屬層墊及相對應的鈍 化物開口，其共同提供了充份的電連接到接線墊3〇〇。因為 接線墊300延伸到鈍化物層is之上，且該最終金屬層塾2〇6 的大小不受到影響，在佈置探針及打線接合區域時有更多 的彈性。舉例而言，該等探針與打線接合區域在其它具體 實施例中不需要鄰接。 除了具有多個打線接合區域來允許多個打線接合連接到 一相同的接線墊，將該探針區域與該等打線接合區域隔 89343-951107.doc -26- 1313921 開，其造成更為可靠的打線接合，同時，分隔該探針區域 與該打線接合區域以使打線接合更可靠，在該鈍化物層18 上方探測消除了因疏忽而曝露最終金屬層墊2〇6之銅的風 險。曝露的銅會立即氧化，並對於打線接合產生一不可靠 的表面。 圖20所示為根據本發明另一具體實施例之半導體裝置 324的上視圖。積體電路324包括複數個類似於圖18所示之 接線墊300的接線墊，並可根據圖19所示之具體實施例來建 構。積體電路324包括複數個接線墊3 18_321，其沿著該積 體電路324之邊緣322形成。在該複數個接線墊中每個之上 的虛線代表在一鈍化物層中形成的一開口 316。每個該等接 線墊係分為多個打線接合區域（如在此例中為兩個區域）及 一探針區域，如圖18所述。在每個接線墊上由一橢圓所界 定的區域通常為用於探針測試所指定的區域，且在每個接 線墊上由一圓形所界定的區域通常為用於打線接合所指定 的區域。該等複數個接線墊係相對於周界322配置。在所示 的八體實施例中，該等打線接合區域係比每個接線墊之探 針區域更為靠近周界322,且相鄰接接線墊之打線接合區域 係維持在一條線上，而與邊緣322為相等距離。類似地，相 鄰接線墊之探針區域維持在一條線上，而與邊緣保持一 相等距離。在其它具體實施例中，每個該等複數個接線塾 可包括比圖20所示的兩個打線接合區域要更多及/或更多 的探針區域。同時’如參考圖18所述，在每個接線塾中該 4鉍針區域及打線接合區域可用任何順序配置。 89343-951107.doc -27· 1313921 -亥等接線塾318-321之-部份係形成在該純化物層之 上’且該等接線墊之-部份可形成在該最終金屬層墊之 上”如圖19所不。请注意當開σ 316顯示為在整個該打線接 口區域之下’@口316可用許多方式形成，如參考圖19所 示。同時，開口316可為任何尺寸或形狀。舉制言，開口 316可大到整個接合塾318，或可小於所示。開口316亦可為 任何形狀’例如圓形、正方形等。另外，開口⑽可包括接 線墊318之下的多個開口（可為任何尺寸或形狀）。亦可注意 到，其它的具體實施例可使用接線墊318_321之其它的組 態。舉例而言，它們可用許多種方式來交錯、調整大小、 佈置及放置，如以上之圖7·14所示。舉例而言，圖7_14所示 的組態亦可用於具有多個打線接合區域及一或多個探針區 域的接線墊。 圖21所示為根據本發明一具體實施例中使用具有多個打 線接合區域的接線墊之一多個積體電路晶粒組態325之上 視圖。凊注意到圖面並未成比例，且並未顯示出所有的接 線墊。也就是說，為了解釋方便，僅顯示該等接線墊的一 部份，但本技術專業人士應可瞭解如何來完成該接線墊組 態。圖21所示為一將一第一積體電路晶粒328,及一第二積 體電路晶粒330堆疊在該第一積體電路晶粒328上的一印刷 電路板（PCB) 326。也就是說，圖21顯示為設置成一堆疊的 多晶片包裝之多個積體電路晶粒。積體電路晶粒33〇包括接 線墊332-334、33 6、337及3 53 ’其係位在沿著積體電路晶 粒330之周界上（及在積體電路晶粒33〇的一周邊區域中），及 89343-951107.doc • 28- 1313921 一接線墊350位在積體電路晶粒33〇之一非周邊區域。在所· 示的具體實施例中，每個接線墊332_334、336、337及Mg 白’、有單一打線接合區域，但在其它具體實施例中，其 亦可具有任何數目的打線接合區域及一或多個探針區域。 積體電路晶粒328包括接線塾338_343，其係沿著積體電路 曰曰粒328的周界放置（及積體電路晶粒328之周邊區域中），及 在積體電路晶粒328的一非周邊區域中的接線墊351。在所 不的具體實施例中，每個接線塾338_343皆具有多個打線接 合區域，且接線墊343具有多個打線接合區域及一探針區 籲 域。但是在其它具體實施例中，每個接線墊可具有任何數 目的打線接合及探針區域。PCB 326包括接線柱344-348及 352 〇 如圖21所示，具有多個打線接合區域的接線墊可用來提 供多個電連接到一單一接線墊。舉例而言，位在一積體電 路330之非周邊區域中的接線墊35〇可用來同時提供在積體 電路330上的接線墊353及積體電路328上的接線墊351之連 籲 接（如一導線連接）。例如在一具體實施例中，接線墊350可 對應於電源或接地，其需要來導引到積體電路330上另一個 位置，及積體電路328上一接線墊。具有兩個打線接合區域 . 的接線墊351即可具有一第二打線接合連接到接線柱352， 使得一連接（如導線連接）可僅使用兩個接線墊來由積體電 路330到積體電路328到PCB 326。類似地，在積體電路328 上的接線墊339及342分別允許積體電路330之接線墊334及 3 36之間的電連接（如導線連接）到？€8 326(到接線柱345及 89343-951107.doc -29- 1313921 347)，及接線墊339及342之間的連接到PCB 326 (到接線柱 345及347)。由於使用具有多個打線接合區域的接線墊，不 需要額外的接線墊來允許多個晶粒連接到pCB 326。雖然未 顯示出來，其亦可注意到從積體電路晶粒33〇可直接構成電 連接到PCB 326。舉例而言，來自接線墊35〇之連接之一可 直接連接到接線柱352，而非連接到接線柱352，其係透過 積體電路晶粒328上的接線墊351。 接線墊343顯示出除了一探針區域之外一具有多個打線 接合區域的接線墊之範例。接線墊338所示為一具有多個打 線接合區域的一接線墊之範例，使得其可接收來自積體電 路晶粒330之多個打線接合連接（來自接線墊332及333)，並 可僅使用一單一接線塾來提供一打線接合連接到PCB 326 (到接線柱344)。此外，具有多個打線接合區域的接線墊可 用來提供一相同的積體電路晶粒之接線墊之間的電連接。 舉例而言，接線墊350可允許在積體電路晶粒330之外的一 打線接合連接（到接線墊351) ’及一個在積體電路晶粒330 内的連接（到接線墊353)。類似地，接線墊341可允許在積體 電路晶粒328之外的一打線接合連接（到接線柱346)，及一個 在積體電路晶粒328内的連接（到接線柱34〇>因此由此可看 出’具有多個打線接合區域的接線塾，及如果需要的話一 探針區域，其可允許當最不影響到晶粒尺寸時連接多個積 體電路晶粒可有較大的彈性。同時，雖然並未顯示出所有 的可能性，具有多個打線接合區域的接線墊，且如果需要 的話一或多個探針區域可位在積體電路晶粒33〇或積體電 89343_951107.doc -30- 1313921 路晶粒328之上。 在所示的具體實施例中，積體電路晶粒330及積體電路晶 粒328為包含在相同的包裝中堆疊的積體電路晶粒。但是， 在其它具體實施例中，積體電路晶粒33〇可相鄰接於積體電 路晶粒328 ’而非堆疊。也就是說，此處所述的接線墊可用 於具有任何組態下任何數目的積體電路晶粒之任何的多晶 片包裝。同時’請注意任何數目的積體電路晶粒可使用此 處所述的接線墊及電連接來彼此連接。在此具體實施例 中，參考圖21所述的接線墊亦可用來提供多個打線接合連 接，並可允許探針測試（如果在該接線墊上存在一探針區 域）。 同時’如圖21所示，積體電路晶粒328連接到PCB 326。 但疋在其它具體實施例中，一導線架，而非一 pCB，可在 接線柱344-348及352位在一導線架之上時來使用，如本技 術中所熟知。同時在本技術中可知，可使用任何種類的打 線接合來提供參考圖21所述的該等連接。舉例而言，可使 用球型接纟、楔型接纟、柱上球型接合等。#者，在本技 術中已知的任何種類材料皆可使用，例如像是金、鋁、銅 及絕緣線。 在以上之說明中，本發明已參考特定之具體實施例來做 說明H熟悉技術人士應明白’可對本發明作各種修 改及變化’而不致背離如下申請專利範圍所提出的本發明 之範傳與精神。因此，說明書暨附圖應視為解說，而不應 視為限制，並且所有此類的修改皆屬本發明範疇内。 89343-951107.doc •31· 1313921 :於特定具體實施例的優勢、其他優 已參照具體實施例如上所、…a 简决方案 決方…“ 是’優勢、優點、問題解 件二 彩顯任何優勢、優點或解決方案的任何元 :其均不應視為任何或所有中請專利範圍的關鍵、必要: 或基本功能或元件。本文中所使用的術語「包括」、「包人 或其任何其他變化，抑θ 3」 疋用來涵蓋非專有内含項， =件清單的程序、方法、物品或裝置，不僅包括該等= ^且還包括未明確列出或此類程序、方法、物 置原有的其他元件。 牧 【圖式簡單說明】 圖1所示為根據本發明之打線接合墊的上視圖； 圖2所示為根據本發明之具有圖1之打線接合塾的半導體 裝置之橫截面圖； 圖3所示為根據本發明另一具體實施例之半導體裝置的 橫截面圖； ~ 圖4所示為根據本發明另一具體實施例之半導體裝置的 橫截面圖； 圖5至14所示為根據本發明中具有複數個打線接合墊之 積體電路的其它具體實施例之上視圖； 圖1 5所不為根據本發明一具體實施例之打線接合墊的上 視圖； 圖16所不為根據本發明之具有圖15之打線接合墊的半導 體裝置之橫截面圖； 圖17所示為根據本發明之一具體實施例之具有複數個打 89343-951107.doc •32- 1313921 線接合墊之積體電路的上視圖； 圖18所不為根據本發明另一具體實施例之打線接合墊的 上視圖； 圖19所不為根據本發明另一具體實施例之具有圖18之打 線接合墊的半導體裝置之橫截面圖； 圖20所不為根據本發明另一具體實施例之具’有複數個打 線接合墊之積體電路的上視圖；及 圖21所不為根據本發明一具體實施例中每個具有複數個 打線接合塾之多個積體電路晶粒之上視圖。 【圖式代表符號說明】 10 接線墊 12 打線接合區域 14 探針區域 16 最終金屬層墊 18 鈍化物層 20 半導體裝置 22 阻障層 24 互連區域 25 周界 26 有效區域 28 金屬層 30 金屬層 32 金屬層 34 半導體裝置 89343-951107.doc -33- 1313921 35 鋁墊層 36 接線墊 37 探針區域 38 打線接合區域 40 半導體裝置 42 最終金屬塾 43 阻障層 44 接線墊 45 鋁墊 60 積體電路 61 邊緣 62 接線墊 63 接線墊 64 接線墊 65 接線墊 66 開口 70 積體電路 71 邊緣 72 接線墊 73 接線墊 74 接線墊 75 接線墊 76 開口 80 積體電路

89343-951107.doc -34- 1313921 81 邊緣 82 接線塾 83 接線塾 84 接線墊 85 接線塾 86 開口 90 積體電路 91 邊緣 92 接線墊 93 接線墊 94 接線墊 95 接線墊 96 開口 100 積體電路 101 邊緣 102 接線墊 103 接線墊 104 接線墊 105 接線墊 106 開口 110 積體電路 111 邊緣 112 接線墊 113 接線墊

89343-951107.doc •35- 1313921 114 接線塾 115 接線墊 116 開口 120 積體電路 121 邊緣 122 接線墊 123 接線墊 124 接線墊 125 接線墊 126 開口 130 積體電路 131 邊緣 132 接線墊 133 接線墊 134 接線墊 135 接線墊 136 開口 140 積體電路 141 邊緣 142 接線墊 143 接線墊 144 接線塾 145 接線墊 146 開口 89343-951107.doc 1313921 150 積體電路 151 邊緣 152 接線墊 153 接線墊 154 接線墊 155 接線墊 156 開口 200 接線墊 202 打線接合區域 204 打線接合區域 206 最終金屬層塾 210 鋁墊 212 阻障層 216 半導體裝置 220 開口 222 接線塾 223 接線墊 224 接線墊 225 接線墊 230 積體電路 232 邊緣 300 接線墊 302 探針區域 304 打線接合區域 89343-951107.doc 1313921 306 打線接合區域 308 鋁墊 310 阻障層 314 半導體裝置 316 開口 318 接線墊 319 接線塾 320 接線塾 321 接線墊 322 邊緣 324 積體電路 325 積體電路晶粒組態 326 印刷電路板（PCB) 328 積體電路晶粒 330 積體電路晶粒 332 接線墊 333 接線墊 334 接線整 336 接線墊 337 接線墊 338 接線塾 339 接線墊 340 接線塾 341 接線墊 89343-951107.doc -38- 1313921 342 343 344 345 346 347 348 350 351 352 353 接線墊 接線墊 接線柱 接線柱 接線柱 接線柱 接線柱 接線墊 接線墊 接線柱 接線墊 89343-951107.doc

Claims (1)

1313921 拾、申請專利範圍： ι· 一種積體電路，其包括： 一基板； 一在該基板之上的鈍化物層；及 在該基板之上的接線墊，該接線墊包括： 一用於耦合一第一打線接合到該積體電路的第一打 線接合區域；及 一用於耦合一第二打線接合到該積體電路的第二打 線接合區域， 其中該第一打線接合區域的至少一非周邊部份係位在 該鈍化物之上，且其中位於該接線墊之下的該鈍化物層 具有一開口，且其中該開口係為任何形狀；及 其中該基板具有-互連區域，且其中該互連區域的至 少一部份位在該接線墊中位在該鈍化物之上的一部份之 下。 2. 如申請專利範圍第！項之積體電路，其中該基板具有有效 電路，且其中該有效電路的至少一部份位在該接線墊位 在該鈍化物之上的一部份之下。 3. 如申請專利圍第1項之積體電路，其中該第一打線接合 區域的大部份係位在該鈍化物之上。 4. 如申請專利範圍第j項之積體電路，其中該第二打線接合 區域均未位於該鈍化物之上。 5·如申請專利範圍第i項之積體電路，其中該帛一打線接合 區域的至少一部份係位在該鈍化物之上，且該第二打: 89343-951107.doc 1313921 接合區域的至少一部份係位在該鈍化物之上。 6·如申請專利範圍第1項之㈣電路，其 該鈍化層具有一第一開口及一第二開口。 7.如申請專利範圍第i項之積體電路，其中該第一打線接合 區域與該第二打線接合區域係電連接。 8·如申請專利範圍第1項之積體電路，其中該接線塾係位在 該積體電路的一周邊區域中。 9·如申請專利範圍第！項之積體電路，其中該接線塾係位在 該積體電路的一非周邊區域中。 1〇.如申請專利範圍第1項之積體電路，纟中該積體電路係包 裝於一多晶片包裝中，且其中該多晶片包裝包括： 一第二積體電路，其包括一第二接線墊；及 一用以電耦合該第一打線接合區域與該第二打線墊的 導線。 11. 一種積體電路，其包括： 一基板； 一在該基板之上的純化物層；及 一在該基板之上的接線墊，該接線墊包括： 一用於耦合一第一打線接合到該積體電路的第一打 線接合區域； 一用於耦合一第二打線接合到該積體電路的第二打 線接合區域，及 一用於接收一探針的探針區域， 其中該第一打線接合區域的至少一非周邊部份係位在 89343-951107.doc 1313921 該純化物之上。 12.如申請專利 姊匕鄰至該第 區域。 鼽圍第11項之積體電路，其中該探針區域係 打線接合區域且不此鄰至該第二打線接合 13 ·如申請專利範图笛, 圍第11項之積體電路，其中該第一 合區域係及該笛_ 4 ^ 第一打線接合區域之間。 14 ·如申清專利範圊笛】 已固第11項之積體電路，其中該第— 合區域係毗鄰？兮笙 叮綠接 冲至3亥第二打線接合區域。 15. 如申請專利範圍坌〗w 圍第11項之積體電路’其中該第—打線接 合區域包括_第一锒绪道& 打琛接 弟絕緣導線且該第二打線接合區域包括 —第二絕緣導線。 匕符 16. 如中請專利範圍第11項之積體電路，其中該基板具有有 效電路，且其中該有效電路的至少一部份位在該接線替 位在該鈍化物之上的—部份之下。 17. 如申請專利範圍第11項之積艚雷政甘^ 槓體電路，其中該接線墊下方 的該鈍化層具有一開口， 1八中該開口係為任何形狀。 18_ -種形成一積體電路之方法，該方法包含： 提供一基板； 在該基板之上形成一鈍化物層；及 在該基板之上形成一接線墊， 形成該接線墊包括： 形成一第一打線接合區域， 用於耦合一第一打線接 合到該積體電路；及 形成一第一打線接合區域 ^用於耦合一第二打線接 合到該積體電路， 89343-951107.doc 1313921 其中該弟一打線接合區域的至少一非周邊部份係位在> 該純化物之上，且其中位於該接線墊下方的該鈍化層具‘ 有一開口，且其中該開口係為任何形狀；及 其中該基板具有一互連區域，且其中該互連區域的至 少一部份位在該接線墊中位在該鈍化物之上的一部份之 下〇 19. 一種多晶片包裝，其包括： 一第一積體電路’其包含： 一基板； 一在該基板之上的鈍化物層；及 -在該基板之上的第一接線墊’該第一接線墊包括： 一第一打線接合區域，用於麵合_第__打、線接合到 該第一積體電路；及 -第二打線接合區域，用於耦合—第二打線接合到 該第一積體電路， 其中該第-打線接合區域的至少—非周邊部份係位 在該鈍化物之上； 一第二積體電路，其包含： 一第二接線墊；及 -第-導線’用於電耦合該第—打線接合區域及該 第二接線墊。 其中該第一積體 其中該第一積體 20.如申請專利範圍第19項之多晶片包裳， 電路及該第二積體電路係為堆疊的。 2 1.如申請專利範圍第19項之多晶片包裳 89343-951107.doc -4- 1313921 電路及遠弟一積體電路係為比鄰的。 22. 23. 24. 25. 26. 27. 如申請專利範圍第丨9項之多晶片包裝，其中該第—積體 電路進一步包括一位於該基板上的第三接線墊，且其中 該多晶片包裝進一步包括一用以電耦合該第二打線接合 區域及該第三接線墊的第二導線。 一種積體電路，其包括： 一具有有效電路的基板； 一在該基板之上的鈍化物層；及 一在該基板之上的接線墊’該接線墊包括： 一用於耦合一第一打線接合到該積體電路的第一打 線接合區域；及 一用於耦合一第二打線接合到該積體電路的第二打 線接合區域， 其中該第一打線接合區域的至少一非周邊部份係位在 該鈍化物之上，且其中該有效區域的至少一部份位在該 接線墊中位在該鈍化物之上的一部份之下。 如申請專利範圍第23項之積體電路，其中該基板具有一 互連區域，且其中該互連區域的至少—部份位在該接線 墊位在該鈍化物之上的一部份之下。 如申請專利範圍第23項之積體電路，其中該第一打線接 合區域的大部份係位在該鈍化物之上。 如申請專利範圍第23項之積體電路，其中該第二打線接 合區域均未位於該鈍化物之上。 如申請專利範圍第23項之積體電路，其中該第—打線接 89343-951107.doc 1313921 合區域的至少一部份係位在該純化物之上，且該第二打 線接合區域的至少一部份係位在該純化物之上。 28. 29. 30. 31. 32. 33. 如申請專利範圍第23項之積體電路，其中該接線墊之下 的該鈍化層具有一第一開口及一第二開口。 如申請專利範圍第23項之積體電路，其中該第一打線接 合區域與該第二打線接合區域係電連接。 如申請專利範圍第1項之積體電路，其中該接線墊係位在 該積體電路的一周邊區域中。 如申請專利範圍第1項之積體電路，其中該接線墊係位在 該積體電路的一非周邊區域中。 一種形成一積體電路之方法，該方法包含： 提供一具有有效電路的基板； 在該基板之上形成一鈍化物層；及 在該基板之上形成一接線墊，其中形成該接線墊包括·· 形成一第一打線接合區域，用於麵合 合到該積體電路；及 —第一打線接 "π π祸合一第二打 合到該積體電路， 其中該第一打線接合區域的至少—非月邊部 ，、 該鈍化物之上，且其中該有效電路的 ’、 』芏〆一邵份位 接線塾中位在該純化物之上的一部份之下 一種形成一積體電路之方法，該方法包含： 提供一基板； 在该基板之上形成一純化物層；.及 89343-951107.doc • 6 - 1313921 在該基板之上形成—接線墊，其中形成該接線墊包括: 形成一第一打線揍合區域，用於耦合一第一打線接 合到該積體電路； 形成一第二打線接合區域，用於耦合一第二打線接 合到該積體電路；及 一用以接收一探針的探針區域， 其中該第一打線接合區域的至少一非周邊部份係位在 該純化物之上。 89343-951107.doc 1313921 柒、指定代表圖： (一) 本案指定代表圖為：第（16 )圖。 (二) 本代表圖之元件代表符號簡單說明： 18 純化物層 24 互連區域 25 周界 26 有效區域 28 金屬層 30 金屬層 32 金屬層 200 接線墊 202 打線接合區域 204 打線接合區域 206 最終金屬層墊 210 鋁墊 212 阻障層 216 半導體裝置 捌、本案若有化學式時，請揭示最能顯示發明特徵的化學式： (無） 89343-951107.doc