TWI382389B

TWI382389B - 用於顯示器讀取記憶體資料的電路系統

Info

Publication number: TWI382389B
Application number: TW096122903A
Authority: TW
Inventors: Jung Ping Yang
Original assignee: Novatek Microelectronics Corp
Priority date: 2007-06-25
Filing date: 2007-06-25
Publication date: 2013-01-11
Also published as: US20080316199A1; TW200901148A

Description

用於顯示器讀取記憶體資料的電路系統

本發明係關於一種用於一顯示器的電路系統，尤指一種用於一顯示器讀取記憶體資料的電路系統。

液晶顯示器(liquid crystal display)為一種平面顯示裝置(flat panel display)，其具有低輻射、外型輕薄及低耗能等優點，因而廣泛地應用在筆記型電腦(notebook computer)、個人數位助理(personal digital assistant，PDA)、平面電視，或行動電話等資訊產品上。液晶顯示器的工作原理係將影像資料訊號(如紅、藍、綠訊號)轉換成適當的電壓訊號後，透過電壓訊號扭轉液晶分子，改變背光穿透液晶分子的角度，以使每個像素呈現不同的顏色，進而顯示整個畫面。

如本領域具通常知識者所熟知，液晶顯示器係利用一控制及驅動電路來轉換影像資料訊號成適當的電壓訊號。請參考第1圖，第1圖為習知用於一顯示器之一控制及驅動電路10之方塊示意圖。控制及驅動電路10包含一記憶體100、一時序控制裝置(Timing Controller)110、一移位暫存器(Shift Register)112、一線栓鎖器(Line Latch)114、一準位移位器(Level Shifter)116、一數位至類比轉換器(DAC)118及一源極驅動器(Source Driver)120。記憶體100用來儲存影像資料，並透過一資料匯流排DB1輸出影像資料至時序控制裝置110。一般來說，由於顯示器採逐列掃描方式，因此記憶體100一次輸出一列的影像資料(以下稱列顯示資料訊號)。時序控制裝置110可對列顯示資料訊號進行簡易的邏輯運算(如反黑、反白等等)，並接著透過一資料匯流排DB2傳送至移位暫存器112。移位暫存器112用來漸進式地儲存列顯示資料訊號，並在完整儲存列顯示資料訊號後，一次送至線栓鎖器114，線栓鎖器114再將顯示資料傳送至準位移位器116作準位調整。最後，數位至類比轉換器118將列顯示資料訊號轉換成類比電壓訊號，再由源極驅動器120將類比電壓訊號輸出至對應的像素。此外，時序控制裝置110不僅需處理顯示資料訊號的邏輯運算，亦需接收來自外部的控制訊號，以適時地控制記憶體100及移位暫存器112輸出及接收資料的時間及順序。

在控制及驅動電路10中，時序控制裝置110同時具有邏輯運算功能與對其他週邊裝置的時序控制功能，如此一來，在時序控制裝置110的硬體實作上，將面臨複雜度高及晶片面積大的問題。此外，記憶體100所儲存的影像資料係先後透過資料匯流排DB1及資料匯流排DB2，傳送至時序控制裝置110及移位暫存器112。兩次的資料匯流排傳輸會導致較多的功率消耗。另外，對於大面板尺寸的液晶顯示器而言，時序控制裝置110一次需要處理的資料量也越來越大。因此，在處理記憶體100的影像資料過程中，如何設計出一個低功耗、傳輸效率高的資料讀取系統是重要的課題。

本發明主要目的在於提供一種用於一顯示器讀取記憶體資料的電路系統，以減少傳輸功耗，並提昇傳輸效能。

本發明係揭露一種用於一顯示器讀取記憶體資料的電路系統。該電路系統包含有一記憶體、一資料匯流排及一栓鎖電路。該記憶體用來儲存複數個像素資料及根據一輸出控制信號，輸出該複數個像素資料。該資料匯流排用來傳送該記憶體輸出之該複數個像素資料。該栓鎖電路耦接於該資料匯流排，並且用來接收該資料匯流排所傳送之該複數個像素資料。此外，該栓鎖電路包含有複數個栓鎖器及複數個邏輯電路。該複數個栓鎖器用來儲存該資料匯流排傳送之該複數個像素資料。該複數個邏輯電路用來根據一讀取控制信號，對該複數個栓鎖器所儲存之像素資料進行邏輯運算。

本發明係另揭露一種用於一顯示器讀取記憶體資料的電路系統。該電路系統包含有一記憶體及一栓鎖電路。該記憶體包含至少一記憶體區塊(Memory Bank)，其中每一記憶體區塊包含一內部資料匯流排，並且用來儲存複數個像素資料及根據一輸出控制信號，透過該內部資料匯流排輸出該複數個像素資料。該栓鎖電路耦接於該記憶體，並用來根據一讀取控制信號，接收該記憶體輸出之像素資料。

本發明係另揭露一種用於一顯示器讀取記憶體資料的電路系統。該電路系統包含有複數個記憶體區塊(Memory Bank)、複數個分段資料匯流排及一栓鎖電路。該複數個記憶體區塊之每一記憶體區塊用來儲存複數個像素資料及根據一輸出控制信號，輸出該複數個像素資料。該複數個分段資料匯流排係串接成一列，用來傳送該複數個記憶體區塊所輸出之像素資料。其中，每一分段資料匯流排包含有一資料匯流排區段及一傳輸閘。該資料匯流排區段耦接於該複數個記憶體區塊之一記憶體區塊，並用來傳送該記憶體區塊所輸出的像素資料。該傳輸閘耦接於該資料匯流排區段與另一資料匯流排區段之間，並用來根據一開關控制信號，導通或阻斷該資料匯流排區段與該另一資料匯流排區段之間的傳輸連結。該栓鎖電路耦接於該複數個分段資料匯流排，並用來根據一讀取控制信號，接收該複數個分段資料匯流排所傳送之像素資料。

請參考第2圖，第2圖為本發明一實施例用於一顯示器之一控制及驅動電路20之方塊示意圖。控制及驅動電路20之功能同於第1圖的控制及驅動電路10，用來轉換記體內的影像資料成適當的電壓訊號，以輸出至顯示器面板上的像素。控制及驅動電路20包含有一電路系統22、一時序控制裝置210、一線栓鎖器212、一準位移位器214、一數位至類比轉換器216及一源極驅動器218。電路系統22用來讀取內部的記憶體資料，並送至線栓鎖器212執行列顯示資料栓鎖訊號的動作。時序控制裝置210透過相關控制訊號及設定，控制電路系統22的運作，例如資料讀取的時間、順序、位置及數量。線栓鎖器212、準位移位器214、數位至類比轉換器216及源極驅動器218相同於控制及驅動電路10的對應裝置，相關運作原理不再贅述。

請接續參考第3圖，第3圖為本發明一實施例電路系統32之示意圖。電路系統32用來實現第2圖之電路系統22，其包含有一記憶體300、一資料匯流排DB3及一栓鎖電路310。記憶體300用來儲存顯示用的像素資料，以及根據時序控制裝置210所輸出之一輸出控制信號M_READ來輸出像素資料。類似於第1圖之記憶體100，記憶體300較佳地一次輸出一列的像素資料(以下稱列顯示資料訊號)，而資料匯流排DB3用來傳送記憶體300輸出之列顯示資料訊號。栓鎖電路310用來接收資料匯流排DB3所傳送之列顯示資料訊號，其包含栓鎖器LR1~LRN及邏輯電路LC1~LCN。如第3圖所示，栓鎖器LR1~LRN及邏輯電路LC1~LCN交叉設置，並以一對一方式耦接。栓鎖器LR1~LRN分別耦接於資料匯流排DB3，用來儲存資料匯流排DB3所傳送的列顯示資料訊號。在本實施例中，栓鎖器的數量為顯示畫面一列的像素數目，並且每個栓鎖器儲存一個像素的資料訊號，使栓鎖器LR1~LRN正好可儲存一列的顯示資料訊號。邏輯電路LC1~LCN根據時序控制裝置210所輸出之一讀取控制信號L_READ，分別對栓鎖器LR1~LRN所儲存之像素資料訊號進行邏輯運算，如反黑或反白等灰階值調整。由上述可知，記憶體300透過資料匯流排DB3，將列顯示資料訊號平行地送至栓鎖電路310執行相關邏輯運算。因此，列顯示資料訊號從記憶體300傳送至線栓鎖器212的過程僅需一次的資料匯流排傳輸，並且由栓鎖電路310來執行邏輯運算，可減低時序控制裝置210的設計上的複雜度及縮小其晶片面積。

另外，在實作上，由於記憶體300與栓鎖電路310尺寸不一，因此列顯示資料訊號在記憶體的位置與輸出至栓鎖電路310的位置定義不同。為了讓記憶體讀出正確的列顯示資料訊號以及讓列顯示資料訊號正確地儲存於栓鎖電路310，時序控制裝置210輸出對應於列顯示資料訊號的第一位址資訊(initial address)給栓鎖電路310，以及輸出對應於該位址資訊的重映位址資訊(remapped address)至記憶體300。另外，栓鎖電路310解碼第一位址資訊，以得知栓鎖器LR1~LRN中每個栓鎖器的儲存對象。記憶體300透過一解碼器320來解碼重映位址資訊。

舉例來說，假設顯示器使用的畫面尺寸為640×480(行×列)，栓鎖電路310應有640個栓鎖器，而記憶體300包含600×512記憶單元陣列。若記憶體300逐列儲存外部影像來源提供的畫面資料時，對畫面資料中第一列的列顯示資料來說，記憶體300透過第一列的記憶體單元儲存600個像素資料，另外透過第二列的前40個記憶體單元儲存剩下的40個像素資料。因此，當第一列的列顯示資料訊號需要輸出至顯示器面板時，時序控制裝置210輸出的重映位址資訊在解碼後，記憶體300得知需要輸出之像素資料的範圍為第一列全部及第二列前40個記憶體單元的像素資料。時序控制裝置210輸出的第一位址資訊在解碼後，栓鎖電路310控制栓鎖器LR1~LRN依序儲存記憶體300輸出之資料，即栓鎖器LR1儲存記憶體300中第一列的第一個像素的資料，而栓鎖器LRN儲存第二列的第40個像素的資料。換句話說，第一位址資訊及重映位址資訊用來將二維的資料型態轉映(Remap)為一維的一資料型態。

請參考第4圖，第4圖為本發明另一實施例電路系統42之示意圖。電路系統42用來實現第2圖之電路系統22，其包含有一記憶體400及一栓鎖電路410。記憶體400包含記憶體區塊(Memory Bank)MBK1~MBK4，其分別包含一內部資料匯流排M_DB1~M_DB4。記憶體區塊MBK1~MBK4用來儲存複數個像素資料及根據時序控制裝置210所輸出之一輸出控制信號M_READ，透過其內部資料匯流排M_DB1~M_DB4輸出該複數個像素資料。在本實施中，記憶體區塊MBK1~MBK4所儲存的像素資料可組成完整的列顯示資料訊號，即每個記憶體區塊各儲存一部分的列顯示資料訊號。栓鎖電路410之架構與運作原理相同於第3圖之栓鎖電路310，亦包含栓鎖器LR1~LRN及邏輯電路LC1~LCN，且用來根據時序控制裝置210所輸出之一讀取控制信號L_READ，接收記憶體400輸出之列顯示資料訊號。如第4圖所示，栓鎖器LR1~LR(N/4)、LR(N/4＋1)~LR(N/2)、LR(N/2＋1)~LR(3N/4)及LR(3N/4＋1)~LRN分別用來儲存內部資料匯流排M_DB1~M_DB4所輸出像素資料。較佳地，每個栓鎖器儲存列顯示資料訊號中一個像素的資料，如此一來，透過栓鎖器LR1~LRN，栓鎖電路410可接收完整的列顯示資料訊號。栓鎖器LR1~LRN所儲存之像素資料訊號接著經由邏輯電路LC1~LCN進行邏輯運算後，輸出至線栓鎖器212。由上可知，列顯示資料訊號經分段後儲存於不同的記憶體區塊，並分別透過其記憶體區塊的內部資料匯流排平行地輸出至栓鎖電路。因此，透過分段式內部資料匯流排直接傳送資料給栓鎖電路，本發明實施例可減低資料傳輸過程的功率消耗。

在電路系統42中，記憶體400之內部資料匯流排M_DB1~M_DB4可能耦接一外部資料匯流排EX_DB，以將影像資料傳送至外部週邊元件。在此情況下，為了順利輸出列顯示資料訊號至栓鎖電路410，在記憶體區塊MBK1~MBK4中內部資料匯流排M_DB1~M_DB4與外部資料匯流排之間各設置一傳輸閘。當記憶體區塊MBK1~MBK4輸出列顯示資料訊號至栓鎖電路410的期間，傳輸閘阻斷兩者之間的傳輸連結，才不致於使列顯示資料訊號傳送至外部資料匯流排。若記憶體400需要與外部資料匯流排進行像素資料傳輸時，傳輸閘則導通兩者之間的傳輸連結，其中，該外部資料匯流排可由時序控制裝置210控制。另外，類似於第3圖之電路系統32，為使列顯示資料訊號能被正確傳輸及接收，時序控制裝置210亦需輸出對應於列顯示資料訊號的第一位址資訊給栓鎖電路410，以及輸出對應於該位址資訊的重映位址資訊至記憶體區塊MBK1~MBK4。栓鎖電路410亦用來解碼第一位址資訊，以得知栓鎖器LR1~LRN的儲存對象，而記憶體區塊MBK1~MBK4各包含一解碼器，用來解碼重映位址資訊，以得知列顯示資料訊號的儲存位置。其工作原理已於前文中詳細解釋，於此處不再贅述。

特別注意的是，此領域具有通常知識者可視所運用的記憶體區塊大小與像素資料量來決定記憶體區塊的數量，本實施例僅用作方便解釋本發明之概念，其記憶體區塊的數量不僅限於四個。記憶體區塊之內部匯流排與栓鎖電路之栓鎖器的耦接情形亦不設限於本實施例，其耦接之栓鎖器數量可視需求而調整。因此，在像素資料量(列顯示資料量)較少且記憶體區塊之內部匯流排的頻寬夠大的情況下，第4圖之電路系統42可僅利用一個記憶體區塊來完成。請參考第5圖，第5圖為根據第4圖之電路系統42利用一記憶體區塊所實現之一電路系統52之示意圖。由第5圖可知，內部資料匯流排M_DB1耦接於栓鎖器LR1~LRN，使記憶體區塊MBK1一次輸出完整的列顯示資料訊號的對象至栓鎖電路410。

請參考第6圖，第6圖為本發明另一實施例電路系統62之示意圖。電路系統62用來實現第2圖之電路系統22，其包含有記憶體區塊(Memory Bank)MBK1~MBK4、分段資料匯流排SGDB1~SGDB4及一栓鎖電路610。記憶體區塊MBK1~MBK4之每一記憶體區塊用來儲存複數個像素資料及根據一輸出控制信號M_READ，輸出該複數個像素資料。在本實施中，記憶體區塊MBK1~MBK4所儲存的像素資料可組成完整的列顯示資料訊號，意即每個記憶體區塊儲存一部分的列顯示資料訊號。如第6圖所示，分段資料匯流排SGDB1~SGDB4係串接成一列，並用來傳送記憶體區塊MBK1~MBK4所輸出之像素資料。分段資料匯流排SGDB1~SGDB4各包含一資料匯流排區段及一傳輸閘，依序為資料匯流排區段SDB1~SDB4及傳輸閘TG1~TG4。資料匯流排區段SDB1~SDB4分別耦接於記憶體區塊MBK1~MBK4，並分別傳送記憶體區塊MBK1~MBK4所輸出的像素資料。每個傳輸閘用來根據一開關控制信號SC，導通或阻斷兩個連續的分段資料匯流排之間的傳輸連結。舉例來說，由第6圖可知，傳輸閘TG2耦接於資料匯流排區段SDB1與SDB2之間，因此當分段資料匯流排SGDB1及SGDB2有資料要共享或傳輸時，傳輸閘TG2導通傳輸連結；當分段資料匯流排SGDB1及SGDB2需獨立作業時，傳輸閘TG2則阻斷兩者之間傳輸連結，使分段資料匯流排SGDB1及SGDB2的資料傳輸不會相互影響。此外，若記憶體區塊MBK2需與外部週邊元件進行資料傳輸時，可透過傳輸閘TG2~TG4導通傳輸連結來達成傳輸目的，其中，該外部週邊元件可為時序控制裝置210。

類似於第4圖之栓鎖電路410，栓鎖電路610包含栓鎖器LR1~LRN及邏輯電路LC1~LCN，並用來根據一讀取控制信號L_READ，接收分段資料匯流排SGDB1~SGDB4所傳送之像素資料。栓鎖器LR1~LR(N/4)、LR(N/4＋1)~LR(N/2)、LR(N/2＋1)~LR(3N/4)及LR(3N/4＋1)~LRN分別用來儲存資料匯流排區段SDB1~SDB4所傳送的像素資料。邏輯電路LC1~LCN2對栓鎖器LR1~LRN所儲存之像素資料訊號進行邏輯運算。較佳地，每個栓鎖器儲存列顯示資料訊號中一個像素的資料，如此一來，透過栓鎖器LR1~LRN，栓鎖電路610可接收完整的列顯示資料訊號。另外，類似於第4圖之電路系統42，為使列顯示資料訊號能被正確傳輸及接收，時序控制裝置210輸出對應於列顯示資料訊號的第一位址資訊給栓鎖電路610，以及輸出對應於該位址資訊的重映位址資訊至記憶體區塊MBK1~MBK4。栓鎖電路610解碼第一位址資訊來得知栓鎖器LR1~LRN的儲存對象，而記憶體區塊MBK1~MBK4各包含一解碼器，用來解碼重映位址資訊，以得知列顯示資料訊號的儲存位置。其工作原理已於前文中詳細解釋，於此處不再贅述。因此，由上可知，透過串接、獨立且分段的資料匯流排，本發明實施例能同時傳送多個記憶體區塊的資料，因此可利用較低頻寬的資料匯流排以節省成本，並增加資料傳輸效率。

特別注意的是，此領域具有通常知識者可視所運用的記憶體區塊大小與像素資料量來決定記憶體區塊的數量，本實施例之目的在於解釋串接、獨立、分段的資料匯流排之概念，其記憶體區塊的數量不僅限於四個。每個分段資料匯流排之匯流排區段與栓鎖電路之栓鎖器的耦接情形亦不設限於本實施例，其耦接之栓鎖器數量可視需求而調整。另外，本實施例係以一次輸出一列顯示資料為範例，因此簡單以共用的開關控制信號SC來控制傳輸閘TG1~TG4。對於某些顯示器之應用，此領域具有通常知識者利用時序控制器210產生個別的開關控制信號來獨立控制傳輸閘TG1~TG4的導通或阻斷連結。

總括而言，在習知技術中，記憶體輸出的像素資料需先透過時序控制器進行影像運算後輸出至移位暫存器，最後再送至線栓鎖器。在這期間，像素資料需經過兩次的匯流排傳輸。因此，像素資料的傳輸過程消耗的功率較多，且習知時序控制器的設計需較高複雜度及較大的晶片面積。相對於習知技術，本發明實施例之栓鎖電路不僅替換移位暫存器並具有習知時序控制器之影像運算功能，因此像素資料僅需一次匯流排傳輸。在本發明電路系統之第二實施例中(第4及5圖)，由於外部匯流排通常負責許多元件之間的資料傳遞，像素資料透過內部資料匯流排來傳送，可減低外部匯流排的負載量及消耗功率。在本發明電路系統之第三實施例中(第6圖)，像素資料係透過串接、獨立且分段式的資料匯排流來傳送，亦可當成把一外部資料匯排流分成數個獨立區段，如此一來，記憶體區塊內的資料輸出可以多工且獨立控制。因此，在資料量大的情況下，本發明實施例不需要增加外部資料匯排流的頻寬，也增加控制上的彈性。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10、20．．．控制及驅動電路

100、300、400．．．記憶體

110、210．．．時序控制裝置

112．．．移位暫存器

114、212．．．線栓鎖器

116、214．．．準位移位器

118、216．．．數位至類比轉換器

120、218．．．源極驅動器

22、32、42、52、62．．．電路系統

310、410、610．．．栓鎖電路

320．．．解碼器

MR_EAD．．．輸出控制信號

L_READ．．．讀取控制信號

SC．．．開關控制信號

TG1、TG2、TG3、TG4．．．傳輸閘

MBK1、MBK2、MBK3、MBK4．．．記憶體區塊

M_DB1、M_DB2、M_DB3、M_DB4．．．內部資料匯流排

LR1、LR(N/4)、LR(N/4＋1)、LR(N/2)、LR(N/2＋1)、LR(3N/4)、LR(3N/4＋1)、LRN．．．栓鎖器

LC1、LC(N/4)、LC(N/4＋1)、LC(N/2)、LC(N/2＋1)、LC(3N/4)、LC(3N/4＋1)、LCN．．．邏輯電路

SGDB1、SGDB2、SGDB3、SGDB4．．．分段資料匯流排

SDB1、SDB2、SDB3、SDB4．．．資料匯流排區段

DB1、DB2、DB3、EX_DB、M_DB1、M_DB2、M_DB3、M_DB4．．．資料匯流排

第1圖為習知用於一顯示器之一控制及驅動電路之方塊示意圖。

第2圖為本發明一實施例用於一顯示器之一控制及驅動電路之方塊示意圖。

第3至6圖為本發明一實施例根據第2圖之控制及驅動電路之電路系統之示意圖。

22．．．電路系統

300．．．記憶體

DB3．．．資料匯流排

310．．．栓鎖電路

320．．．解碼器

210．．．時序控制裝置

M_READ．．．輸出控制信號

L_READ．．．讀取控制信號

LR1~LRN．．．栓鎖器

LC1~LCN．．．邏輯電路

Claims

一種用於一顯示器讀取記憶體資料的電路系統，包含有：一記憶體，用來儲存複數個像素資料及根據一輸出控制信號，輸出該複數個像素資料；一資料匯流排，耦接於該記憶體，用來傳送該記憶體輸出之該複數個像素資料；以及一栓鎖電路，耦接於該資料匯流排，用來接收該資料匯流排所傳送之該複數個像素資料，該栓鎖電路包含有：複數個栓鎖器，用來儲存該資料匯流排傳送之該複數個像素資料；以及複數個邏輯電路，分別耦接於該複數個栓鎖器，用來分別由一時序控制裝置接收一讀取控制信號，並根據該讀取控制信號，對該複數個栓鎖器所儲存之像素資料進行邏輯運算及灰階值調整。
如請求項1所述之電路系統，其另包含一時序控制裝置，用來產生該輸出控制信號及該讀取控制信號。
如請求項1所述之電路系統，其中該栓鎖電路另用來解碼對應於該栓鎖電路所接收之該複數個像素資料的一第一位址資訊。
如請求項3所述之電路系統，其中該第一位址資訊對應於一重映位址(Remapped Address)資訊。
如請求項4所述之電路系統，其另包含一解碼器，耦接於該記憶體，用來解碼該重映位址資訊後，輸出該重映位址資訊至該記憶體。
如請求項1所述之電路系統，其另包含一線閂鎖器(Line Latch)，耦接於該栓鎖電路，用來接收該栓鎖電路所輸出的資料。
一種用於一顯示器讀取記憶體資料的電路系統，包含有：一記憶體，包含至少一記憶體區塊(Memory Bank)，每一記憶體區塊包含一內部資料匯流排，用來儲存複數個像素資料及根據一輸出控制信號，透過該內部資料匯流排輸出該複數個像素資料；以及一栓鎖電路，耦接於該記憶體，用來根據一讀取控制信號，接收該記憶體輸出之像素資料，包含有：複數個栓鎖器，用來直接接收並儲存該記憶體之相對應記憶體區塊之相對應內部資料匯流排輸出之像素資料；以及複數個邏輯電路，分別耦接於該複數個栓鎖器，用來對該複數個栓鎖器所儲存之像素資料進行邏輯運算。
如請求項7所述之電路系統，其另包含一時序控制裝置，用來產生該輸出控制信號及該讀取控制信號。
如請求項7所述之電路系統，其另包含至少一傳輸閘，用來於該栓鎖電路接收該記憶體輸出之像素資料期間，阻斷或導通該記憶體之內部匯流排與一外部匯流排之間的一傳輸連結。
如請求項7所述之電路系統，其中該栓鎖電路另用來解碼對應於該栓鎖電路所接收之像素資料的一第一位址資訊。
如請求項10所述之電路系統，其中該第一位址資訊對應於一重映位址(Remapped Address)資訊。
如請求項11所述之電路系統，其中該至少一記憶體區塊之每一記憶體區塊另包含一解碼器，用來解碼該重映位址資訊。
如請求項7所述之電路系統，其另包含一線閂鎖器(Line Latch)，耦接於該栓鎖電路，用來接收該栓鎖電路所輸出的資料。
一種用於一顯示器讀取記憶體資料的電路系統，包含有：複數個記憶體區塊(Memory Bank)，每一記憶體區塊用來儲存複數個像素資料及根據一輸出控制信號，輸出該複數個像素資料；複數個分段資料匯流排，串接成一列，用來傳送該複數個記憶體區塊所輸出之像素資料，每一分段資料匯流排包含有：一資料匯流排區段，耦接於該複數個記憶體區塊之一記憶體區塊，用來傳送該記憶體區塊所輸出的像素資料；以及一傳輸閘，耦接於該資料匯流排區段與另一資料匯流排區段之間，用來根據一開關控制信號，導通或阻斷該資料匯流排區段與該另一資料匯流排區段之間的傳輸連結；以及一栓鎖電路，耦接於該複數個分段資料匯流排，用來根據一讀取控制信號，接收該複數個分段資料匯流排所傳送之像素資料。
如請求項14所述之電路系統，其另包含一時序控制裝置，用來產生該輸出控制信號、該開關控制信號及該讀取控制信號。
如請求項14所述之電路系統，其中該栓鎖電路包含有：複數個栓鎖器，用來儲存該複數個分段資料匯流排所傳送之像素資料；以及複數個邏輯電路，分別耦接於該複數個栓鎖器，用來對該複數個栓鎖器所儲存之像素資料進行邏輯運算。
如請求項14所述之電路系統，其中每一分段資料匯流排的傳輸閘係於該資料匯流排區段傳送像素資料期間，阻斷該資料匯流排區段與該上一分段資料匯流排之間的傳輸連結。
如請求項14所述之電路系統，其中該栓鎖電路另用來解碼對應於該栓鎖電路所接收之像素資料的一第一位址資訊。
如請求項18所述之電路系統，其中該第一位址資訊對應於一重映位址(Remapped Address)資訊。
如請求項19所述之電路系統，其中該至少一記憶體區塊之每一記憶體區塊另包含一解碼器，用來解碼該重映位址資訊。
如請求項14所述之電路系統，其另包含一線閂鎖器(Line Latch)，耦接於該栓鎖電路，用來接收該栓鎖電路所輸出的資料。
一種用於一顯示器讀取記憶體資料的電路系統，包含有：一時序控制裝置，用來產生一輸出控制信號及一讀取控制信號；一記憶體，耦接於該時序控制裝置，用來儲存複數個像素資料及根據該輸出控制信號，輸出該複數個像素資料；一資料匯流排，耦接於該記憶體，用來傳送該記憶體輸出之該複數個像素資料；以及一栓鎖電路，耦接於該資料匯流排及該時序控制裝置，用來接收該資料匯流排所傳送之該複數個像素資料，該栓鎖電路包含有：複數個栓鎖器，用來儲存該資料匯流排傳送之該複數個像素資料；以及複數個邏輯電路，分別耦接於該複數個栓鎖器，用來分別由該時序控制裝置接收該讀取控制信號，並根據該讀取控制信號，對該複數個栓鎖器所儲存之像素資料進行邏輯運算及灰階值調整。
如請求項22所述之電路系統，其中該栓鎖電路另用來解碼對應於該栓鎖電路所接收之該複數個像素資料的一第一位址資訊。
如請求項23所述之電路系統，其中該第一位址資訊對應於一重映位址(Remapped Address)資訊。
如請求項24所述之電路系統，其另包含一解碼器，耦接於該記憶體，用來解碼該重映位址資訊後，輸出該重映位址資訊至該記憶體。
如請求項22所述之電路系統，其另包含一線閂鎖器(Line Latch)，耦接於該栓鎖電路，用來接收該栓鎖電路所輸出的資料。
一種用於一顯示器讀取記憶體資料的電路系統，包含有：一時序控制裝置，用來產生一輸出控制信號及一讀取控制信號；一記憶體，耦接於該時序控制裝置，該記憶體包含至少一記憶體區塊(Memory Bank)，每一記憶體區塊包含一內部資料匯流排，用來儲存複數個像素資料及根據該輸出控制信號，透過該內部資料匯流排輸出該複數個像素資料；以及一栓鎖電路，耦接於該記憶體及該時序控制裝置，用來根據該讀取控制信號，接收該記憶體輸出之像素資料，包含有：複數個栓鎖器，用來直接接收並儲存該記憶體之相對應記憶體區塊之相對應內部資料匯流排輸出之像素資料；以及複數個邏輯電路，分別耦接於該複數個栓鎖器，用來對該複數個栓鎖器所儲存之像素資料進行邏輯運算。
如請求項27所述之電路系統，其另包含至少一傳輸閘，用來於該栓鎖電路接收該記憶體輸出之像素資料期間，阻斷或導通該記憶體之內部匯流排與一外部匯流排之間的一傳輸連結。
如請求項27所述之電路系統，其中該栓鎖電路另用來解碼對應於該栓鎖電路所接收之像素資料的一第一位址資訊。
如請求項29所述之電路系統，其中該第一位址資訊對應於一重映位址(Remapped Address)資訊。
如請求項30所述之電路系統，其中該至少一記憶體區塊之每一記憶體區塊另包含一解碼器，用來解碼該重映位址資訊。
如請求項27所述之電路系統，其另包含一線閂鎖器(Line Latch)，耦接於該栓鎖電路，用來接收該栓鎖電路所輸出的資料。
一種用於一顯示器讀取記憶體資料的電路系統，包含有：一時序控制裝置，用來產生一輸出控制信號、一開關控制信號及一讀取控制信號；複數個記憶體區塊(Memory Bank)，耦接於該時序控制裝置，每一記憶體區塊用來儲存複數個像素資料及根據該輸出控制信號，輸出該複數個像素資料；複數個分段資料匯流排，串接成一列，用來傳送該複數個記憶體區塊所輸出之像素資料，每一分段資料匯流排包含有：一資料匯流排區段，耦接於該複數個記憶體區塊之一記憶體區塊，用來傳送該記憶體區塊所輸出的像素資料；以及一傳輸閘，耦接於該資料匯流排區段與另一資料匯流排區段之間，用來根據該開關控制信號，導通或阻斷該資料匯流排區段與該另一資料匯流排區段之間的傳輸連結；以及一栓鎖電路，耦接於該複數個分段資料匯流排及該時序控制裝置，用來根據該讀取控制信號，接收該複數個分段資料匯流排所傳送之像素資料。
如請求項33所述之電路系統，其中該栓鎖電路包含有：複數個栓鎖器，用來儲存該複數個分段資料匯流排所傳送之像素資料；以及複數個邏輯電路，分別耦接於該複數個栓鎖器，用來對該複數個栓鎖器所儲存之像素資料進行邏輯運算。
如請求項33所述之電路系統，其中每一分段資料匯流排的傳輸閘係於該資料匯流排區段傳送像素資料期間，阻斷該資料匯流排區段與該上一分段資料匯流排之間的傳輸連結。
如請求項33所述之電路系統，其中該栓鎖電路另用來解碼對應於該栓鎖電路所接收之像素資料的一第一位址資訊。
如請求項36所述之電路系統，其中該第一位址資訊對應於一重映位址(Remapped Address)資訊。
如請求項37所述之電路系統，其中該至少一記憶體區塊之每一記憶體區塊另包含一解碼器，用來解碼該重映位址資訊。
如請求項33所述之電路系統，其另包含一線閂鎖器(Line Latch)，耦接於該栓鎖電路，用來接收該栓鎖電路所輸出的資料。